>[0015]圖1是用于OLED像素電路的脈沖彳目號(hào)的不意圖；
[0016]圖2是現(xiàn)有技術(shù)中提供圖1中的第一低電平脈沖信號(hào)的電路示意圖；
[0017]圖3是現(xiàn)有技術(shù)中提供圖1中的第二低電平脈沖信號(hào)的電路示意圖；
[0018]圖4是現(xiàn)有技術(shù)中提供圖1中的高電平脈沖信號(hào)的電路示意圖；
[0019]圖5是根據(jù)本發(fā)明的實(shí)施例的移位寄存器的示意性框圖；
[0020]圖6是用于說明圖5所示的移位寄存器的示例性電路圖；
[0021 ]圖7是用于說明圖6所示的移位寄存器的工作時(shí)序的示意圖；
[0022]圖8是本發(fā)明的一個(gè)實(shí)施例的柵極驅(qū)動(dòng)電路的示意性框圖；
[0023]圖9本發(fā)明的另一個(gè)實(shí)施例的柵極驅(qū)動(dòng)電路的示意性框圖。
【具體實(shí)施方式】
[0024]為了使本發(fā)明的實(shí)施例的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合附圖，對(duì)本發(fā)明的實(shí)施例的技術(shù)方案進(jìn)行清楚、完整的描述。顯然，所描述的實(shí)施例是本發(fā)明的一部分實(shí)施例，而不是全部的實(shí)施例?；谒枋龅谋景l(fā)明的實(shí)施例，本領(lǐng)域技術(shù)人員在無需創(chuàng)造性勞動(dòng)的前提下所獲得的所有其他實(shí)施例，也都屬于本發(fā)明保護(hù)的范圍。
[0025]圖5是根據(jù)本發(fā)明的實(shí)施例的移位寄存器的示意性框圖。如圖5所示，移位寄存器包括控制信號(hào)生成模塊、第一低電平脈沖生成模塊、第二低電平脈沖生成模塊以及高電平脈沖生成模塊?？刂菩盘?hào)生成模塊與第一時(shí)鐘端CK1、第二時(shí)鐘端CK2、第一電壓端VGH、第二電壓端VGL以及第一輸入端STVG連接，并被配置為生成第一控制信號(hào)以及第二控制信號(hào)。第一控制信號(hào)以及第二控制信號(hào)被輸出到第一低電平脈沖生成模塊、第二低電平脈沖生成模塊以及高電平脈沖生成模塊。
[0026]第一低電平脈沖生成模塊與第二時(shí)鐘端CK2以及第一電壓端VGH連接，并被配置為接收來自控制信號(hào)生成模塊的第一控制信號(hào)以及第二控制信號(hào)，并生成第一低電平脈沖信號(hào)。第二低電平脈沖生成模塊與第三時(shí)鐘端CK3以及第一電壓端VGH連接，并被配置為接收來自所述控制信號(hào)生成模塊的第一控制信號(hào)以及第二控制信號(hào)，并生成第二低電平脈沖信號(hào)。高電平脈沖生成模塊與第一時(shí)鐘端CK1、第一電壓端VGH、第二電壓端VGL以及第二輸入端STVE連接，并被配置為接收來自所述控制信號(hào)生成模塊的第一控制信號(hào)，并生成高電平脈沖信號(hào)。
[0027]在本實(shí)施例的移位寄存器中，對(duì)于三個(gè)脈沖生成模塊，實(shí)現(xiàn)了控制信號(hào)的復(fù)用，能夠減少移位寄存器中使用的電路元件的數(shù)量。
[0028]圖6是用于說明圖5所示的移位寄存器的示意性電路圖。如圖6所示，控制信號(hào)生成模塊包括第一晶體管Tl、第二晶體管T2、第三晶體管T3、第四晶體管T4、第五晶體管T5以及第一電容Cl。第一晶體管Tl的控制極與第一時(shí)鐘端CKl連接，第一極與第一輸入端STVG連接，第二極與第二晶體管T2的第二極連接。第二晶體管T2的控制極與第二時(shí)鐘端CK2連接，第一極與第三晶體管T3的第二極連接，第二極與第一晶體管Tl的第二極連接。第三晶體管T3的控制極與第四晶體管T4的第一極連接，第一極與第一電壓端VGH連接，第二極與第二晶體管T2的第一極連接。第四晶體管T4的控制極與第一時(shí)鐘端CKl連接，第一極與第三晶體管T3的控制極連接，第二極與第二電壓端VGL連接。第五晶體管T5的控制極與第一晶體管TI的第二極連接，第一極與第三晶體管T3的控制極連接，第二極與第一時(shí)鐘端CKl連接。第一電容Cl被連接在第一電壓端VGH與第三晶體管T3的控制極之間。第一晶體管Tl的第二極與第二晶體管T2的第二極的連接點(diǎn)形成第一控制信號(hào)輸出端Q。第三晶體管T3的控制極與第四晶體管T4的第一極的連接點(diǎn)形成第二控制信號(hào)輸出端P。
[0029]第一低電平脈沖生成模塊包括第六晶體管T6、第七晶體管T7以及第二電容C2。第六晶體管T6的控制極連接第一控制信號(hào)輸出端Q，即被配置為接收第一控制信號(hào)，第六晶體管T6的第一極與第七晶體管T7的第二極連接，第二極與第二時(shí)鐘端CK2連接。第七晶體管T7的控制極與第二控制信號(hào)輸出端P連接，即被配置為接收第二控制信號(hào)，第七晶體管T7的第一極與第一電壓端VGH連接，第二極與第六晶體管T6的第一極連接。第二電容C2的被連接在第六晶體管T6的第一極與第六晶體管T6的控制極之間。第六晶體管T6的第一極與第七晶體管T7的第二極的連接點(diǎn)形成用于輸出第一低電平脈沖信號(hào)的第一低電平脈沖輸出端Reset0
[0030]第二低電平脈沖生成模塊包括第八晶體管T8、第九晶體管T9以及第三電容C3。第八晶體管T8的控制極連接第一控制信號(hào)輸出端Q，即被配置為接收第一控制信號(hào)，第八晶體管T8的第一極連接第九晶體管T9的第二極，第二極連接第三時(shí)鐘端CK3。第九晶體管T9的控制極連接第二控制信號(hào)輸出端P，即被配置為接收第二控制信號(hào)，第九晶體管T9的第一極連接第一電壓端VGH，第二極連接第八晶體管T8的第一極。第三電容C3被連接在第八晶體管T8的第一極和第八晶體管T8的控制極之間。第八晶體管T8的第一極與第九晶體管T9的第二極的連接點(diǎn)形成用于輸出第二低電平脈沖信號(hào)的第二低電平脈沖輸出端Gate。
[0031]高電平脈沖生成模塊包括第十晶體管T10、第^^一晶體管Tll、第十二晶體管T12、第十三晶體管T13、第十四晶體管T14、第十五晶體管T15、第四電容C4以及第五電容C5。第十晶體管TlO的控制極與第一時(shí)鐘端CKl連接，第一極與第一電壓端VGH連接，第二極與第^^一晶體管Tl I的第一極連接。第i^一晶體管Tl I的控制極與第二輸入端STVE連接，第一極與第十晶體管TlO的第二極連接，第二極與第十二晶體管T12的第一極連接。第十二晶體管T12的控制極與第一控制信號(hào)輸出端Q連接，即被配置為接收第一控制信號(hào)，第十二晶體管T12的第一極與第i^一晶體管Tll的第二極連接，第二極與第二電壓端VGL連接。第十三晶體管T13的控制極與第一時(shí)鐘端CKl連接，第一極與第二輸入端STVE連接，第二極與第十五晶體管T15的控制極連接。第十四晶體管T14的控制極與第十一晶體管Tll的第二極連接，第一極與第一時(shí)鐘端CKl連接，第二極與第十五晶體管T15的第一極連接。第十五晶體管T15的控制極與第十三晶體管T13的第二極連接，第一極與第十四晶體管T14的第二極連接，第二極與第二電壓端VGL連接。第四電容C4被連接在第一電壓端VGH與第十四晶體管T14的控制極之間。第五電容C5被連接在第十五晶體管T15的第一極與第十五晶體管T15的控制極之間。第十四晶體管T14的第二極與第十五晶體管T15的第一極的連接點(diǎn)形成用于輸出高電平脈沖信號(hào)的高電平脈沖輸出端EM。
[0032]N點(diǎn)表示第十二晶體管T12的第一極、第十四晶體管T14的控制極與第四電容C4的第二極的連接點(diǎn)。M點(diǎn)表示第十三晶體管T13的第二極、第十五晶體管T15的控制極與第五電容C5的第二極的連接點(diǎn)。
[0033]在本實(shí)施例的移位寄存器中，使用較少的電路元件實(shí)現(xiàn)了三個(gè)脈沖生成模塊，能夠減少移位寄存器中使用的電路元件的數(shù)量。
[0034]圖7是用于說明圖6所示的移位寄存器的工作時(shí)序的示意圖。如圖7所示，本例中移位寄存器的工作時(shí)序包括第一階段、第二階段、第三階段、第四階段。以下，以移位寄存器中的晶體管是P型薄膜晶體管TFT為例來對(duì)各個(gè)階段信號(hào)狀態(tài)以及晶體管狀態(tài)進(jìn)行說明，并且，在本例中，用VL表示時(shí)鐘端、輸入端與第二電壓端VGL提供的低電平電壓，用VG表示時(shí)鐘端、輸入端與第一電壓端VGH提供的高電平電壓。在圖7中，第一時(shí)鐘端CKl的信號(hào)、第二時(shí)鐘端CK2的信號(hào)與第三時(shí)鐘端CK3的信號(hào)為高低電平周期性地切換的時(shí)鐘信號(hào)，低電平的占空比均為33 %。
[0035]在第一階段，在第一時(shí)鐘端提供低電平信號(hào)，在第二時(shí)鐘端提供高電平信號(hào)，在第三時(shí)鐘端提供高電平信號(hào)，在第一輸入端提供低電平信號(hào)，在第二輸入端提供高電平信號(hào)，以使得所述移位寄存器輸出高電平的第一低電平脈沖信號(hào)、高電平的第二低電平脈沖信號(hào)和低電平的高電平脈沖信號(hào)。
[0036]具體而言，在第一階段tl中，第一輸入端STVG與第一時(shí)鐘端CKl的電壓跳變?yōu)榈碗娖?，第一晶體管Tl導(dǎo)通，將第一輸入端STVG的低電平的電壓傳遞到第一控制信號(hào)輸出端Q。由于P型TFT傳遞低電平有閾值損失，所以第一控制信號(hào)輸出端Q電壓為VL與第一晶體管Tl閾值電壓vthp絕對(duì)值之和。第六晶體管T6導(dǎo)