專利名稱：半導(dǎo)體集成電路裝置及其識(shí)別和制造方法以及半導(dǎo)體芯片的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路裝置的識(shí)別方法，半導(dǎo)體集成電路裝置的制造方法，半導(dǎo)體集成電路裝置以及半導(dǎo)體芯片，主要是涉及在半導(dǎo)體集成電路裝置或者半導(dǎo)體芯片中分配固有的識(shí)別信息，進(jìn)行各個(gè)半導(dǎo)體集成電路裝置或者半導(dǎo)體芯片識(shí)別的技術(shù)。
背景技術(shù)：
半導(dǎo)體集成電路裝置如果被提供固有的識(shí)別信息，則能夠根據(jù)該識(shí)別信息進(jìn)行各種所希望的利用行為。在半導(dǎo)體集成電路裝置中，如果能夠按照一個(gè)個(gè)等級(jí)設(shè)定固有的識(shí)別信息，則通過(guò)利用該固有的識(shí)別信息，能夠提供本發(fā)明者以后所明確說(shuō)明的新的制造方法或者產(chǎn)品管理技術(shù)。
在半導(dǎo)體集成電路裝置的實(shí)際使用階段發(fā)生了不理想狀況的情況下，如果能夠從該半導(dǎo)體集成電路裝置得到固有的識(shí)別信息，則能夠容易地追查產(chǎn)生不理想狀況的主要原因。例如，對(duì)于半導(dǎo)體生產(chǎn)廠家，根據(jù)半導(dǎo)體集成電路裝置的固有的識(shí)別信息，能夠掌握其制造時(shí)期，生產(chǎn)線，制造批號(hào)，檢查來(lái)歷，設(shè)計(jì)信息等等信息。由此，能夠容易追查產(chǎn)生不理想狀況的主要原因，還能夠容易地采取對(duì)策。
添加在構(gòu)成半導(dǎo)體集成電路裝置的封裝上的由油墨印刷法或者激光刻印法印刷的標(biāo)記能夠視為一種識(shí)別信息。這種標(biāo)記以半導(dǎo)體集成電路裝置的產(chǎn)品型號(hào)作為主體，而與其產(chǎn)品型號(hào)的同時(shí)，有時(shí)還包括年、周等制造日期的代碼表示。但是，在這種標(biāo)記顯示中，由于用該標(biāo)記能夠表示的信息量很少，因此難以設(shè)定在作為工業(yè)產(chǎn)品大量制造或者經(jīng)過(guò)長(zhǎng)期間制造的半導(dǎo)體集成電路裝置的一個(gè)個(gè)等級(jí)中的固有的識(shí)別信息。
對(duì)于構(gòu)成半導(dǎo)體集成電路裝置的半導(dǎo)體芯片，設(shè)定熔斷元件那樣可編程的元件，在該可編程的元件上能夠設(shè)想提供固有的識(shí)別信息。但是，這種能夠設(shè)想的技術(shù)如果原來(lái)的半導(dǎo)體集成電路裝置不用編程元件，則為了該可編程的元件需要新的制造工藝，具有使半導(dǎo)體集成電路裝置的制造工藝復(fù)雜化或者引起價(jià)格上升的缺點(diǎn)。半導(dǎo)體集成電路裝置如果本來(lái)具有可編程的元件，則沒(méi)有新的制造工藝復(fù)雜化。即使是這樣的情況，對(duì)于可編程的元件也需要添加或者變更用于寫(xiě)入固有的識(shí)別信息的制造工藝。
在被稱為硅署名的已知技術(shù)中，以能夠電讀出產(chǎn)品型號(hào)或者固有信息的形態(tài)寫(xiě)入到半導(dǎo)體集成電路裝置中。但是，在這種技術(shù)中，與上述相同，需要添加或者變更用于讀入該信息的制造工藝。
本發(fā)明者根據(jù)完成本發(fā)明以后的調(diào)查，作為與在后面說(shuō)明的本發(fā)明相關(guān)聯(lián)的內(nèi)容，接受了存在于特開(kāi)平6-196435號(hào)公報(bào)，特開(kāi)平10-055939號(hào)公報(bào)，特開(kāi)平11-214274號(hào)公報(bào)，特開(kāi)平7-335509號(hào)公報(bào)，特開(kāi)平7-050233號(hào)公報(bào)中記載的發(fā)明。本發(fā)明者在記載于這些公報(bào)中的發(fā)明每一個(gè)中都見(jiàn)到為了在芯片中寫(xiě)入固有的識(shí)別信息，需要額外的制造工藝。但是，在這些公報(bào)中沒(méi)有見(jiàn)到關(guān)于如在后面所說(shuō)明的本發(fā)明那樣，可以不需要追加或者變更額外的制造工藝的半導(dǎo)體集成電路裝置的識(shí)別方法的記載。

發(fā)明內(nèi)容
從而，本發(fā)明的一個(gè)目的在于提供能夠以簡(jiǎn)單的結(jié)構(gòu)進(jìn)行各個(gè)半導(dǎo)體集成電路裝置或者半導(dǎo)體芯片的識(shí)別的半導(dǎo)體集成電路裝置或者半導(dǎo)體芯片及其識(shí)別方法。本發(fā)明的另一個(gè)目的在于提供在高可靠性的同時(shí)能夠進(jìn)行各個(gè)半導(dǎo)體集成電路裝置或者半導(dǎo)體芯片的識(shí)別的半導(dǎo)體集成電路裝置。本發(fā)明的再一個(gè)目的在于提供合理的半導(dǎo)體集成電路裝置的制造方法。本發(fā)明的上述以及除此以外的目的和新的特征將從本說(shuō)明書(shū)的記述以及附圖中明確。
在本申請(qǐng)所公開(kāi)的發(fā)明中，如果簡(jiǎn)單地說(shuō)明代表性部分的概要?jiǎng)t如下。即，在半導(dǎo)體集成電路裝置的制造工藝中，形成具有相同形態(tài)的多個(gè)識(shí)別元件，與上述多個(gè)識(shí)別元件的工藝分散性相對(duì)應(yīng)的物理量的相互大小關(guān)系被用作這種半導(dǎo)體集成電路的固有的識(shí)別信息。
本發(fā)明能夠廣泛地應(yīng)用在把固有的識(shí)別信息分配到半導(dǎo)體集成電路裝置或者半導(dǎo)體芯片上，進(jìn)行一個(gè)個(gè)半導(dǎo)體集成電路裝置或者半導(dǎo)體芯片的識(shí)別那樣的半導(dǎo)體集成電路裝置或者半導(dǎo)體芯片的識(shí)別方法和半導(dǎo)體集成電路裝置的制造方法、半導(dǎo)體集成電路裝置以及半導(dǎo)體芯片中。


圖1是示出本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的一個(gè)實(shí)施例的基本電路圖。
圖2是示出本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的又一個(gè)實(shí)施例的基本電路圖。
圖3是示出本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的又一個(gè)實(shí)施例的基本電路圖。
圖4是上述圖3的識(shí)別號(hào)碼發(fā)生電路的動(dòng)作的說(shuō)明圖。
圖5是示出本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的又一個(gè)實(shí)施例的基本電路圖。
圖6是用于說(shuō)明上述圖5的實(shí)施例電路的等效電路圖。
圖7是示出與上述圖5的實(shí)施例相對(duì)應(yīng)的具體的一個(gè)實(shí)施例的電路圖。
圖8是用于說(shuō)明上述圖7的實(shí)施例電路的動(dòng)作的時(shí)序圖。
圖9是上述圖7的實(shí)施例電路的動(dòng)作的說(shuō)明圖。
圖10是示出由成為本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的核心的CMOS反相器電路和開(kāi)關(guān)MOSFET構(gòu)成的單位電路的一個(gè)實(shí)施例的變形例。
圖11是示出由成為本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的核心的CMOS反相器電路和開(kāi)關(guān)MOSFET構(gòu)成的單位電路的又一個(gè)實(shí)施例的變形例。
圖12是示出由成為本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的核心的CMOS反相器電路和開(kāi)關(guān)MOSFET構(gòu)成的單位電路的又一個(gè)實(shí)施例的變形例。
圖13是示出由成為本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的核心的CMOS反相器電路和開(kāi)關(guān)MOSFET構(gòu)成的單位電路的又一個(gè)實(shí)施例的變形例。
圖14是示出由成為本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的核心的CMOS反相器電路和開(kāi)關(guān)MOSFET構(gòu)成的單位電路的又一個(gè)實(shí)施例的變形例。
圖15是示出由成為本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的核心的CMOS反相器電路和開(kāi)關(guān)MOSFET構(gòu)成的單位電路的又一個(gè)實(shí)施例的變形例。
圖16是示出在本發(fā)明的識(shí)別號(hào)碼發(fā)生電路中使用的CMOS反相器電路的一個(gè)實(shí)施例的電路圖。
圖17是示出本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的又一個(gè)實(shí)施例的電路圖。
圖18是用于說(shuō)明上述圖17所示的實(shí)施例電路的動(dòng)作的波形圖。
圖19是示出本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的又一個(gè)實(shí)施例的框圖。
圖20是示出本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的又一個(gè)實(shí)施例的電路圖。
圖21是示出本發(fā)明的半導(dǎo)體集成電路裝置的一個(gè)實(shí)施例的概略框圖。
圖22是示出本發(fā)明的半導(dǎo)體集成電路裝置的一個(gè)實(shí)施例的元件布局圖。
圖23是與上述圖22相對(duì)應(yīng)的等效電路圖。
圖24是示出把本發(fā)明適用在動(dòng)態(tài)型RAM時(shí)的一個(gè)實(shí)施例的框圖。
圖25是示出使用了本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的半導(dǎo)體集成電路裝置的一個(gè)實(shí)施例的概略結(jié)構(gòu)圖。
圖26是說(shuō)明本發(fā)明的識(shí)別號(hào)碼的識(shí)別算法的說(shuō)明圖。
圖27是說(shuō)明本發(fā)明的識(shí)別號(hào)碼的識(shí)別算法的說(shuō)明圖。
圖28是示出本發(fā)明的半導(dǎo)體集成電路裝置的識(shí)別系統(tǒng)中的匹配算法的登錄方法的一個(gè)實(shí)施例的結(jié)構(gòu)圖。
圖29是示出本發(fā)明的半導(dǎo)體集成電路裝置的識(shí)別系統(tǒng)中的匹配算法的登錄方法的一個(gè)實(shí)施例的結(jié)構(gòu)圖。
圖30是示出上述圖29的比較方法的一個(gè)例子的說(shuō)明圖。
圖31是說(shuō)明使用了CMOS反相器電路的邏輯閾值的順序時(shí)的比較方法的一個(gè)例子的說(shuō)明圖。
圖32是說(shuō)明使用了CMOS反相器電路的邏輯閾值的順序時(shí)的比較方法的一個(gè)例子的說(shuō)明圖。
圖33是示出使用了本發(fā)明的半導(dǎo)體集成電路裝置的一個(gè)實(shí)施例的結(jié)構(gòu)圖。
圖34是示出適用了本發(fā)明的多芯片模塊的一個(gè)實(shí)施例的框圖。
圖35是示出上述圖34的程序?qū)Ｓ眯酒囊粋€(gè)實(shí)施例的框圖。
圖36是用于說(shuō)明搭載了本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的半導(dǎo)體集成電路裝置的一個(gè)實(shí)施例的制造工藝的結(jié)構(gòu)圖。
圖37是用于說(shuō)明把搭載了本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的半導(dǎo)體集成電路裝置組裝到電路安裝板時(shí)的一個(gè)實(shí)施例的制造工藝的結(jié)構(gòu)圖。
圖38是用于說(shuō)明搭載了本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的半導(dǎo)體集成電路裝置的又一個(gè)實(shí)施例的制造工藝的結(jié)構(gòu)圖。
圖39是示出設(shè)置了本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的特定用途LSI的一個(gè)例子的框圖。
圖40是示出把本發(fā)明的CMOS反相器的邏輯閾值的分散性應(yīng)用在隨機(jī)數(shù)發(fā)生器中的實(shí)施例的電路圖。
圖41是用于說(shuō)明以減輕企業(yè)之間的電子產(chǎn)品調(diào)配市場(chǎng)中的不正當(dāng)行為或者各種事故為目的的本發(fā)明的芯片識(shí)別號(hào)碼發(fā)生電路的利用例的結(jié)構(gòu)圖。
圖42是模式地示出本發(fā)明的半導(dǎo)體集成電路裝置的又一個(gè)實(shí)施例的平面圖。
圖43是示出本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的又一個(gè)實(shí)施例的基本電路圖。
圖44是示出本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的又一個(gè)實(shí)施例的電路圖。
圖45是示出本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的一個(gè)實(shí)施例的具體電路圖。
圖46是示出本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的又一個(gè)實(shí)施例的具體電路圖。
圖47是用于說(shuō)明上述圖46的實(shí)施例電路的動(dòng)作的定時(shí)圖。
圖48是示出在上述圖46的實(shí)施例中使用的單位電路的又一個(gè)實(shí)施例的電路圖。
圖49是示出本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的又一個(gè)實(shí)施例的電路圖。
圖50是示出本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的又一個(gè)實(shí)施例的電路圖。
圖51是示出適用本發(fā)明的半導(dǎo)體集成電路裝置和半導(dǎo)體芯片的一個(gè)實(shí)施例的電路布局圖。
圖52是示出上述I/O單元的標(biāo)準(zhǔn)的一個(gè)實(shí)施例的框圖。
圖53是示出在本發(fā)明的半導(dǎo)體集成電路裝置或者半導(dǎo)體芯片中設(shè)置的I/O的一個(gè)實(shí)施例的電路布局圖。
圖54是示出在本發(fā)明的半導(dǎo)體集成電路裝置或者半導(dǎo)體芯片中設(shè)置的輸出緩沖器電路的一個(gè)實(shí)施例的電路圖。
圖55是示出在本發(fā)明的半導(dǎo)體集成電路裝置或者半導(dǎo)體芯片中設(shè)置的輸出緩沖器電路的又一個(gè)實(shí)施例的電路圖。
圖56是示出本發(fā)明的半導(dǎo)體集成電路裝置的一個(gè)實(shí)施例的概略結(jié)構(gòu)圖。
圖57是示出本發(fā)明的半導(dǎo)體集成電路裝置的基本的JTAG單元的一個(gè)實(shí)施例的框圖。
圖58是用于說(shuō)明利用了本發(fā)明的半導(dǎo)體集成電路裝置的邊界掃描寄存器的移位動(dòng)作的識(shí)別號(hào)碼的串行輸出動(dòng)作的一個(gè)實(shí)施例的結(jié)構(gòu)圖。
圖59是用于說(shuō)明利用了本發(fā)明的半導(dǎo)體集成電路裝置的邊界掃描寄存器的移位動(dòng)作的識(shí)別號(hào)碼的串行輸出動(dòng)作的又一個(gè)實(shí)施例的結(jié)構(gòu)圖。
圖60是用于說(shuō)明利用了本發(fā)明的半導(dǎo)體集成電路裝置的邊界掃描寄存器的移位動(dòng)作的識(shí)別號(hào)碼的串行輸出動(dòng)作的又一個(gè)實(shí)施例的結(jié)構(gòu)圖。
圖61是用于說(shuō)明利用了本發(fā)明的半導(dǎo)體集成電路裝置的邊界掃描寄存器的移位動(dòng)作的識(shí)別號(hào)碼的串行輸出動(dòng)作的又一個(gè)實(shí)施例的結(jié)構(gòu)圖。
圖62是示出本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的又一個(gè)實(shí)施例的電路圖。
圖63是本發(fā)明的識(shí)別號(hào)碼的說(shuō)明圖。
圖64是本發(fā)明的識(shí)別號(hào)碼的說(shuō)明圖。
圖65是用于說(shuō)明在本發(fā)明的識(shí)別號(hào)碼發(fā)生電路中生成的識(shí)別號(hào)碼的高速識(shí)別號(hào)碼匹配(檢索)算法的一個(gè)實(shí)施例的流程圖。
圖66是與圖65的實(shí)施例對(duì)應(yīng)的結(jié)構(gòu)圖。
圖67是示出組裝了本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的半導(dǎo)體芯片的電路布局方法的一個(gè)實(shí)施例的流程圖。
圖68是示出在內(nèi)部安裝了本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的LSI布局方法的一個(gè)實(shí)施例的流程圖。
圖69示出使用了內(nèi)部安裝本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的半導(dǎo)體芯片的半導(dǎo)體集成電路裝置的制造方法的一個(gè)實(shí)施例的流程圖。
圖70是示出使用搭載了本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的半導(dǎo)體芯片的半導(dǎo)體集成電路裝置的組裝工藝的一個(gè)實(shí)施例的流程圖。
圖71是示出減少本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的位數(shù)的方法的一個(gè)實(shí)施例的結(jié)構(gòu)圖。
圖72是示出減少本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的位數(shù)的方法的一個(gè)實(shí)施例的結(jié)構(gòu)圖。
圖73是用于說(shuō)明利用了搭載在本發(fā)明的半導(dǎo)體集成電路裝置中的識(shí)別號(hào)碼發(fā)生電路的檢查方法的結(jié)構(gòu)圖。
圖74是用于說(shuō)明利用了在半導(dǎo)體集成電路裝置中搭載的本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的檢查方法的結(jié)構(gòu)圖。
圖75是用于說(shuō)明利用了在半導(dǎo)體集成電路裝置中搭載的本發(fā)明的識(shí)別號(hào)碼發(fā)生電路，在各個(gè)檢查工藝中管理每個(gè)半導(dǎo)體芯片的特性數(shù)據(jù)的相關(guān)性的結(jié)構(gòu)圖。
圖76是用于說(shuō)明利用了在半導(dǎo)體集成電路裝置中搭載的本發(fā)明的識(shí)別號(hào)碼發(fā)生電路，在前一個(gè)工藝中自動(dòng)地管理晶片的方法的結(jié)構(gòu)圖。
圖77是用于說(shuō)明在半導(dǎo)體集成電路裝置中搭載的本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的識(shí)別號(hào)碼的保存、檢索方法的結(jié)構(gòu)圖。
圖78是用于說(shuō)明在半導(dǎo)體集成電路中搭載的本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的識(shí)別號(hào)碼的保存、檢索方法的又一個(gè)例子的結(jié)構(gòu)圖。
圖79是示出利用了本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的半導(dǎo)體集成電路裝置的救濟(jì)方法的一個(gè)實(shí)施例的結(jié)構(gòu)圖。
圖80是示出搭載了本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的半導(dǎo)體集成電路裝置的一個(gè)實(shí)施例的布局圖。
圖81是圖80的布局圖的部分放大布局圖。
圖82是示出搭載了本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的半導(dǎo)體集成電路裝置的又一個(gè)實(shí)施例的布局圖。
圖83是與圖81的布局相對(duì)應(yīng)的電路圖。
圖84是示出搭載了本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的半導(dǎo)體集成電路裝置的又一個(gè)實(shí)施例的結(jié)構(gòu)圖。
圖85是構(gòu)成圖84的實(shí)施例的半導(dǎo)體集成電路裝置的部分平面圖形。
圖86是構(gòu)成圖84的實(shí)施例的半導(dǎo)體集成電路裝置的其它部分平面圖形。
圖87是示出搭載了本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的半導(dǎo)體集成電路裝置的一個(gè)實(shí)施例的電路圖。
具體實(shí)施例方式
為了更詳細(xì)地說(shuō)明本發(fā)明，根據(jù)添加的附圖進(jìn)行說(shuō)明。
圖1中示出本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的一個(gè)實(shí)施例的基本電路圖。CMOS反相器電路INV1～I(xiàn)NV4在半導(dǎo)體集成電路裝置的設(shè)計(jì)以及制造方面，在當(dāng)前可控制的范圍內(nèi)，構(gòu)成為使得相互具有相同的特性。用于使多個(gè)反相器相互成為相同特性的本發(fā)明中的適宜的具體結(jié)構(gòu)通過(guò)參考后面的圖22及對(duì)于其的說(shuō)明，能夠更好地理解。因此，以下概略地說(shuō)明得到彼此相同特性的技術(shù)。
在CMOS反相器電路中，其特性概略地講能夠理解為由構(gòu)成該電路的P溝道型MOSFET與N溝道型MOSFET的相對(duì)電導(dǎo)決定。根據(jù)該觀點(diǎn)，可以理解為即使用溝道寬度W與溝道長(zhǎng)度之比W/L相同但是尺寸不同的MOSFET也能夠構(gòu)成相同特性的CMOS反相器。但是，由半導(dǎo)體集成電路裝置的制造分散性產(chǎn)生的對(duì)于電特性的影響對(duì)于不同尺寸的元件也不同。
在實(shí)施例中，這樣多個(gè)CMOS反相器INV1～I(xiàn)NV4的每一個(gè)最好是構(gòu)成每一個(gè)的元件的彼此之間，即P溝道型MOSFET的相互之間以及N溝道型MOSFET的相互之間以相同的構(gòu)造和相同的尺寸構(gòu)成。當(dāng)然這些元件是根據(jù)用相同的工藝一起制造的相同元件的半導(dǎo)體集成電路裝置的特性而制造的。由此多個(gè)CMOS反相器INV1～I(xiàn)NV4均勻地受到由半導(dǎo)體集成電路裝置在制造時(shí)的加工尺寸分散性，各種層的厚度分散性，雜質(zhì)濃度分散性等等制造分散性產(chǎn)生的影響。
如圖1所示，使輸入輸出短路的CMOS反相器電路的輸出電壓達(dá)到邏輯閾值電壓。所有的CMOS反相器電路如果具有完全相同的電特性，則4個(gè)反相器電路INV1～I(xiàn)NV4的短路節(jié)點(diǎn)的電位相等。但是，這是理想的狀態(tài)，在實(shí)際的半導(dǎo)體元件中，由于存在微小的特性差異，因此在各反相器電路INV1～I(xiàn)NV4的輸入輸出短路節(jié)點(diǎn)電位即邏輯閾值電壓方面產(chǎn)生差異。
作為CMOS反相器電路的邏輯閾值的分散性的主要原因，可以抓住MOS晶體管特性的分散性是支配性的這一點(diǎn)。而且，作為MOS晶體管特性的分散性的主要原因，能夠舉出MOS晶體管的柵極寬度，或者柵極絕緣膜的膜厚，決定導(dǎo)電的雜質(zhì)濃度及其分布等。這些分散性分為宏觀部分和微觀部分。作為宏觀部分，是同一個(gè)批量?jī)?nèi)的多個(gè)晶片之間的柵極寬度分散性等。
在本發(fā)明中，主要利用微觀部分的分散性，使用配置在比較接近位置的元件之間的分散性。這是因?yàn)橛^測(cè)到這種微觀的分散性在比較接近的元件之間隨機(jī)發(fā)生。
即，可以認(rèn)為圖1的反相器電路INV1～I(xiàn)NV4的邏輯閾值的分散性也是隨機(jī)的。該邏輯閾值的分散性成為作為本發(fā)明要解決的課題的「作為固有的識(shí)別信息抽取出半導(dǎo)體元件具有的特征性特性的分散性」的解決方法的基礎(chǔ)。在利用了CMOS反相器電路的情況下，在邏輯閾值中發(fā)生的分散性能夠視為在N溝道型MOS晶體管具有的分散性上加入了P溝道型MOS晶體管具有的分散性，能夠有效地?cái)U(kuò)展分散范圍，發(fā)生識(shí)別號(hào)碼或者識(shí)別信息。
在圖1所示的實(shí)施例中，判斷4個(gè)反相器電路INV1～I(xiàn)NV4的邏輯閾值的大小順序。即，用開(kāi)關(guān)選擇各CMOS反相器電路INV1～I(xiàn)NV4的短路了的輸入輸出節(jié)點(diǎn)的電壓(相當(dāng)于邏輯閾值)，順序輸入到模擬/數(shù)字轉(zhuǎn)換器ADC，把量化后的測(cè)定值(數(shù)字信號(hào))保存在寄存器中，用未圖示的數(shù)字比較器等比較大小。
即，保存在上述寄存器中的4個(gè)CMOS反相器電路INV1～I(xiàn)NV4的數(shù)字化了的邏輯閾值由比較器等比較其大小；按照從大到小或者反之從小到大的順序排列。在形成了識(shí)別號(hào)碼發(fā)生電路的半導(dǎo)體集成電路裝置中如果搭載了CPU等處理器，則還能夠用該處理器由軟件進(jìn)行大小比較。
例如，根據(jù)分配給CMOS反相器電路INV1～I(xiàn)NV4的數(shù)字1～4相對(duì)應(yīng)保存數(shù)字值，根據(jù)其大小比較，例如按照1-3-2-4那樣決定順序，根據(jù)這樣的順序1-3-2-4生成識(shí)別信息。
圖2中示出本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的又一個(gè)實(shí)施例的基本電路圖。在該實(shí)施例中，使用模擬比較器COMP。在該實(shí)施例中，由上述開(kāi)關(guān)順序供給與各一個(gè)CMOS反相器電路INV1～I(xiàn)NV4的邏輯閾值相對(duì)應(yīng)的電壓，把該電壓與比較器COMP的參考電位進(jìn)行比較。這里使該參考電壓階梯形地變化，把比較器的比較結(jié)果從低電平變化到高電平時(shí)的檢測(cè)電平保存在寄存器中，比較上述CMOS反相器電路INV1～I(xiàn)NV4的邏輯閾值的大小的方式。即，參考電壓為最低電壓時(shí)比較器的輸出信號(hào)從低電平變化到高電平可以視為邏輯閾值最小。
在上述圖1或者圖2所示的識(shí)別號(hào)碼發(fā)生電路中，需要高分辨率的模擬/數(shù)字轉(zhuǎn)換器ADC或者比較器COMP，階梯電壓發(fā)生器等電路，即，需要在數(shù)字電路、邏輯電路中所沒(méi)有的電路。
圖3中示出本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的又一個(gè)實(shí)施例基本電路圖。在該實(shí)施例中，考慮利用實(shí)際上構(gòu)成數(shù)字電路或者邏輯電路的一種單元的形式以便容易進(jìn)行實(shí)施。在該實(shí)施例中，把4個(gè)CMOS反相器電路INV1～I(xiàn)NV4的邏輯閾值每2個(gè)分為一組，由比較器COMP進(jìn)行比較，這些CMOS反相器電路INV1～I(xiàn)NV4的邏輯閾值的比較以循環(huán)戰(zhàn)(聯(lián)盟賽)方式進(jìn)行。
圖4是上述圖3的識(shí)別號(hào)碼發(fā)生電路的動(dòng)作的說(shuō)明圖，示出上述循環(huán)比較的一個(gè)例子。在圖4(A)以及圖4(B)中，是把開(kāi)關(guān)Y1～Y4與開(kāi)關(guān)X1～X4的分別各一個(gè)置為導(dǎo)通狀態(tài)的所謂對(duì)戰(zhàn)表，從由連接在比較器COMP的正相輸入端子(+)的開(kāi)關(guān)(Y)選擇的CMOS反相器電路的短路節(jié)點(diǎn)電位(即邏輯閾值電壓)，減去由連接在比較器COMP的反相輸入端子(-)的開(kāi)關(guān)(X)選擇的CMOS反相器電路的短路節(jié)電電位的結(jié)果如果是正(高電平)，則在圖中記錄“+”符號(hào)，如果是負(fù)(低電平)，則記入“-”符號(hào)?！?”由于是自己對(duì)戰(zhàn)(無(wú)對(duì)戰(zhàn))，因此是無(wú)效的。
如果觀看圖4(A)，則Y1的3個(gè)是“+”，即是全勝。其次，Y2是2個(gè)，Y1是1個(gè)，Y4是0個(gè)(完敗)。即，由于CMOS反相器電路的邏輯閾值(VLT)的大小的順序能夠用“+”比較，因此成為VLT1(INV1的邏輯閾值)-VLT2-VLT3-VLT4的順序。
圖4(B)中是示出其它的例子。這里，以在各CMOS反相器電路的邏輯閾值中存在明確差別為前提。即，在實(shí)際的游戲中有時(shí)平局或者勝數(shù)相同。用(＝)示出平局。如果有這樣的平局(＝)，則Y1與Y2成為同級(jí)，Y3與Y4也成為同級(jí)。不用添加上述的順序。另外，在該實(shí)施例中，進(jìn)行了16次的比較(游戲)，而由于n個(gè)隊(duì)進(jìn)行的循環(huán)戰(zhàn)的最少游戲數(shù)是n(n-1)/2就很充分，因此實(shí)際上也可以是6次。
在上述圖3的實(shí)施例中，由1個(gè)比較器和2個(gè)選擇電路構(gòu)成，與上述圖1或者圖2實(shí)施例相比較雖然成為比較簡(jiǎn)單的結(jié)構(gòu)，但是由于使用比較器COMP這樣的模擬電路，因此在門(mén)陣列或者邏輯ASIC這樣的半導(dǎo)體集成電路裝置中形成時(shí)有時(shí)比較困難。
圖5示出本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的又一個(gè)實(shí)施例的基本電路圖。在該實(shí)施例中，示出像上述的圖1至圖3的實(shí)施例那樣不使用一切模擬電路，僅用CMOS邏輯電路和MOSFET開(kāi)關(guān)構(gòu)成的基本電路。
該圖的CMOS反相器電路INV1～I(xiàn)NV4全部是相同的開(kāi)關(guān)。在各個(gè)CMOS反相器電路INV1～I(xiàn)NV4中，分別設(shè)置4個(gè)開(kāi)關(guān)。開(kāi)關(guān)A(A1～A4)和開(kāi)關(guān)B(B1～B4)聯(lián)動(dòng)，同時(shí)開(kāi)閉。另外，開(kāi)關(guān)C(C1～C4)和開(kāi)關(guān)D(D1～D4)也聯(lián)動(dòng)，同時(shí)開(kāi)閉。
圖6示出用于說(shuō)明圖5的實(shí)施例電路的與開(kāi)關(guān)的開(kāi)閉狀態(tài)相對(duì)應(yīng)的等效電路。在圖5中，開(kāi)關(guān)A1和B1，C2，D2閉合(接通動(dòng)態(tài))。通過(guò)開(kāi)關(guān)B1，把CMOS反相器電路INV1的輸入輸出短路，通過(guò)開(kāi)關(guān)A1向公共節(jié)點(diǎn)P供給短路節(jié)點(diǎn)電壓。進(jìn)而，通過(guò)開(kāi)關(guān)C2把公共節(jié)點(diǎn)P的電位加入到CMOS反相器電路INV2的輸入上，通過(guò)開(kāi)關(guān)D2把CMOS反相器電路INV2的輸出供給到公共節(jié)點(diǎn)PP上。另外，放大電路AMP1和AMP2由與INV1～I(xiàn)NV4相同形狀的CMOS反相器電路構(gòu)成。
在圖6的等效電路中，CMOS反相器電路INV1的輸入和輸出由接通開(kāi)關(guān)B1短路，公共節(jié)點(diǎn)P的電位通過(guò)接通開(kāi)關(guān)A1成為CMOS反相器電路INV1的邏輯閾值。CMOS反相器電路INV2的輸入通過(guò)接通開(kāi)關(guān)C2連接到公共節(jié)點(diǎn)P。如果CMOS反相器電路INV1和INV2具有完全相同的電特性，則連接CMOS反相器電路INV2的輸出的公共節(jié)點(diǎn)PP的電位成為與上述公共節(jié)點(diǎn)P的電位相等。同樣，放大電路AMP1和AMP2的輸出節(jié)點(diǎn)電位也相等。即，4個(gè)反相器的輸入輸出全部等于CMOS反相器電路INV1的邏輯閾值電壓。
例如，CMOS反相器電路INV1的邏輯閾值VLT1與CMOS反相器電路INV2邏輯閾值VLT2的關(guān)系當(dāng)VLT1＜VLT2時(shí)，成為公共節(jié)點(diǎn)PP的電位＞公共節(jié)點(diǎn)P的電位。反之，當(dāng)VLT1＞VLT2時(shí)，成為公共節(jié)點(diǎn)PP的電位＜公共節(jié)點(diǎn)P的電位。
CMOS反相器電路也是高增益的反相放大器，其增益在動(dòng)作點(diǎn)變化，在輸入電位是CMOS反相器電路的邏輯閾值附近的狀態(tài)下可以得到最大的增益。一般，CMOS反相器電路的邏輯閾值附近的反相增益是數(shù)十倍到百倍。
從而，圖6的CMOS反相器電路INV1與INV2的邏輯閾值的差由后一級(jí)的CMOS反相器電路INV2放大。即，在前一級(jí)的CMOS反相器電路中發(fā)生的邏輯閾值電壓以后一級(jí)的CMOS反相器電路自身的邏輯閾值電壓為參考電壓進(jìn)行大小比較和放大動(dòng)作。
進(jìn)而，還由放大電路AMP2、AMP3進(jìn)行放大，CMOS反相器電路INV1和INV2的邏輯閾值的差通過(guò)CMOS反相器電路INV2和放大電路AMP1、AMP2放大為數(shù)萬(wàn)倍。最終在節(jié)點(diǎn)Q，能夠得到CMOS電源電壓振幅信號(hào)。即，能夠用CMOS振幅信號(hào)檢測(cè)出2個(gè)CMOS反相器電路INV1和INV2的邏輯閾值的大小比較結(jié)果(正負(fù)符號(hào))。
如圖6所示，通過(guò)變更開(kāi)關(guān)的開(kāi)閉的組合，能夠容易進(jìn)行所有的CMOS反相器電路INV1～I(xiàn)NV4的比較，能夠得到圖4(A)所示的結(jié)果。這樣，該實(shí)施例電路適于進(jìn)行CMOS反相器電路的邏輯閾值的比較。
即，根據(jù)CMOS反相器電路和開(kāi)關(guān)的組合，把1個(gè)CMOS反相器電路或者用作為邏輯閾值電壓的發(fā)生源，或者用作為判斷在其它的CMOS反相器電路中發(fā)生的邏輯閾值電壓的判斷電路，因此不需要另外的比較器，能夠大幅度簡(jiǎn)化電路結(jié)構(gòu)。在此基礎(chǔ)上，由于包括CMOS反相器電路在內(nèi)，全部用進(jìn)行開(kāi)關(guān)動(dòng)作的MOSFET構(gòu)成，因此在搭載到門(mén)陣列或者邏輯ASIC那樣的半導(dǎo)體集成電路裝置中時(shí)不會(huì)產(chǎn)生特別的困難。
圖7示出與上述圖5的實(shí)施例相對(duì)應(yīng)的具體的一個(gè)實(shí)施例的電路圖。CMOS反相器電路INV1～I(xiàn)NV4以及放大電路AMP1、AMP2是相同形狀的CMOS反相器電路。在該實(shí)施例中，作為上述開(kāi)關(guān)使用N溝道型MOSFET。而且，設(shè)置用于形成這些開(kāi)關(guān)的控制信號(hào)Y1～Y4以及X1～X4的二進(jìn)制計(jì)數(shù)器和譯碼器。
如果以CMOS反相器電路INV1為例進(jìn)行說(shuō)明則如下。在把CMOS反相器電路1的輸入和輸出短路的開(kāi)關(guān)MOSFET以及連接公共節(jié)點(diǎn)P和輸入的開(kāi)關(guān)MOSFET的柵極上供給控制信號(hào)X1。在連接CMOS反相器電路1的輸入和上述公共節(jié)點(diǎn)P的開(kāi)關(guān)MOSFET以及連接輸出和公共節(jié)點(diǎn)PP的開(kāi)關(guān)MOSFET的柵極上供給控制信號(hào)Y1。以下，同樣在各個(gè)CMOS反相器電路INV2～I(xiàn)NV4上，在上述相對(duì)應(yīng)的開(kāi)關(guān)MOSFET的柵極上也供給控制信號(hào)X2～X4和控制信號(hào)Y2～Y4。
二進(jìn)制計(jì)數(shù)器由復(fù)位信號(hào)RES復(fù)位，是通過(guò)時(shí)鐘信號(hào)CLK的供給，計(jì)數(shù)其脈沖數(shù)的總計(jì)4比特的二進(jìn)制計(jì)數(shù)器，與下位2比特的計(jì)數(shù)輸出相對(duì)應(yīng)，由譯碼器形成Y1～Y4的控制信號(hào)，與上位2比特的計(jì)數(shù)輸出相對(duì)應(yīng)，由譯碼器生成X1～X4的控制信號(hào)。
圖8示出用于說(shuō)明上述圖7的實(shí)施例電路的動(dòng)作的時(shí)序圖。復(fù)位信號(hào)RES用于把二進(jìn)制計(jì)數(shù)器初始化。這里，在復(fù)位過(guò)程中(RES＝“H”)以及在剛剛復(fù)位以后，二進(jìn)制記數(shù)器的輸出全部成為“1”。因此，譯碼器的輸出的X4和Y4成為激活狀態(tài)。在復(fù)位結(jié)束后的最初的時(shí)鐘CLK的上升沿，二進(jìn)制計(jì)數(shù)器前進(jìn)(+1)，全部成為“0”。因此，譯碼器的輸出的控制信號(hào)X1和Y1成為激活狀態(tài)。
以后，二進(jìn)制計(jì)數(shù)器的輸出在時(shí)鐘信號(hào)CLK的上升沿定時(shí)前進(jìn)(+1)，如圖8所示，譯碼器也前進(jìn)。當(dāng)然，在時(shí)鐘信號(hào)CLK的第17次的上升沿，二進(jìn)制計(jì)數(shù)器的輸出再次返回到全部為“0”。但是，在這里的實(shí)施例中，由于在16次的動(dòng)作中取出所需要的信息，因此不需要第17次以后的時(shí)鐘動(dòng)作。
復(fù)位解除后，在每個(gè)時(shí)鐘信號(hào)CLK的上升沿，二進(jìn)制計(jì)數(shù)器的計(jì)數(shù)動(dòng)作前進(jìn)，每一次輸出到輸出節(jié)點(diǎn)OUT的信息b1～b16如圖9所示。如在前邊所敘述的那樣，CMOS反相器電路的邏輯閾值的差由放大電路AMP1、2放大，當(dāng)VLTQy-VLTQx＞0時(shí)，輸出端子OUT出“H”(高電平)，當(dāng)VLTQy-VLTQx＜0時(shí)，輸出端子OUT輸出“L”(低電平)。
這樣，能夠把4個(gè)CMOS反相器電路INV1～I(xiàn)NV4的循環(huán)戰(zhàn)的勝負(fù)結(jié)果直接利用為識(shí)別信息b1～b16。在上述4個(gè)CMOS反相器電路INV1～I(xiàn)NV4的循環(huán)戰(zhàn)的勝負(fù)b1～b16中，可以如后述那樣把自對(duì)戰(zhàn)的部分預(yù)先設(shè)定為高電平或者低電平的特定電平。把分配給4個(gè)CMOS反相器電路的號(hào)碼1～4置換為2比特的信息，在按照從大到小的順序排列該比特的情況下，例如，由于排列成1-2-3-4，因此能夠得到如2×4＝8比特那樣壓縮為1/2的識(shí)別信息。
圖10示出由成為本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的核心的4個(gè)CMOS反相器電路和開(kāi)關(guān)MOSFET構(gòu)成的單位電路的一個(gè)實(shí)施例的變形例。在圖10的電路中，上述圖5的4個(gè)開(kāi)關(guān)MOSFET(A～D)的每一個(gè)是CMOS對(duì)偶型。即，把N溝道型MOSFET和P溝道型MOSFET連接成并聯(lián)形態(tài)，在其柵極上供給互補(bǔ)信號(hào)X和X/。
這樣，在使用了CMOS開(kāi)關(guān)的情況下，由于通過(guò)開(kāi)關(guān)MOSFET傳送的電壓信號(hào)不受閾值電壓限制，因此在電源電壓或電路的接地電位與上述邏輯閾值電壓的電壓差，或者電源電壓或電路的接地與要輸出到公共節(jié)點(diǎn)PP的電壓的差電壓比上述開(kāi)關(guān)MOSFET的閾值電壓小的低電壓下進(jìn)行動(dòng)作的電路中是有效的。
圖11示出由成為本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的核心的CMOS反相器電路和開(kāi)關(guān)MOSFET構(gòu)成的單位電路的其它實(shí)施例的變形例。在圖11的電路中，變更了向公共節(jié)點(diǎn)P供給CMOS反相器電路的輸入輸出短路電位的N溝道型的開(kāi)關(guān)MOSFET的位置。即，把使輸入輸出短路的CMOS反相器電路的輸出一側(cè)與公共節(jié)點(diǎn)P相連接。
圖12示出由成為本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的核心的CMOS反相器電路和開(kāi)關(guān)MOSFET構(gòu)成的單位電路的其它實(shí)施例的變形例。在圖12的電路中，在CMOS反相器電路的輸入與電源電壓端子之間設(shè)置了連接成串聯(lián)形態(tài)的2個(gè)P溝道型MOSFET。在這些P溝道型MOSFET的柵極上供給選擇信號(hào)X和Y。在該實(shí)施例中，在沒(méi)有選擇CMOS反相器電路的狀態(tài)，即選擇信號(hào)X以及Y都沒(méi)有激活時(shí)，P溝道型MOSFET成為導(dǎo)通狀態(tài)，把CMOS反相器電路的輸入固定為電源電壓那樣的高電平，防止CMOS反相器電路中的穿通電流。即，如果使CMOS反相器電路的輸入成為浮置狀態(tài)，則由于成為中間電位，在CMOS反相器電路的N溝道型MOSFET與P溝道型MOSFET之間有時(shí)流過(guò)很大的穿通電流，因此本電路用于防止這一點(diǎn)。
圖13示出由成為本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的核心的CMOS反相器電路和開(kāi)關(guān)MOSFET構(gòu)成的單位電路的又一個(gè)實(shí)施例的變形例。在圖13的電路中，把開(kāi)關(guān)MOSFET從上述實(shí)施例那樣的N溝道型MOSFET變更為P溝道型MOSFET，進(jìn)而在非激活時(shí)，通過(guò)N溝道型MOSFET把CMOS反相器電路的輸入固定為低電平。這種情況下加入在N溝道型MOSFET的柵極上的選擇信號(hào)成為反相信號(hào)X/以及Y/。
圖14示出由成為本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的核心的CMOS反相器電路和開(kāi)關(guān)MOSFET構(gòu)成的單位電路的又一個(gè)實(shí)施例的變形例。在圖14的電路中，為了避免在上述的自對(duì)戰(zhàn)時(shí)，公共節(jié)點(diǎn)PP成為不確定，即輸出成為“H”或者成為“L”而不穩(wěn)定，在CMOS反相器電路的輸入與電路的接地電位之間設(shè)置連接成串聯(lián)型態(tài)的2個(gè)N溝道型MOSFET，把CMOS反相器電路的輸入固定為低電平。
在這些N溝道型MOSFET的柵極上，供給選擇信號(hào)X和Y。由此，當(dāng)自對(duì)戰(zhàn)時(shí)，選擇信號(hào)X和Y成為高電平，在輸入中供給電路的接地電位。設(shè)置在CMOS反相器電路的輸入與輸出之間的短路開(kāi)關(guān)由接受選擇信號(hào)X的N溝道型MOSFET和接受選擇信號(hào)Y的P溝道型MOSFET的串聯(lián)電路構(gòu)成。由此，當(dāng)自對(duì)戰(zhàn)時(shí)，不把輸入和輸出短路，能夠輸出與供給到上述輸入的固定低電平相對(duì)應(yīng)的高電平。另外，當(dāng)上述非激活時(shí)，與圖12的實(shí)施例相同，輸入被固定為電源電壓那樣的高電平。
圖15示出由成為本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的核心的CMOS反相器電路和開(kāi)關(guān)MOSFET構(gòu)成的單位電路的又一個(gè)實(shí)施例的變形例。在圖15的電路中，為了避免上述自對(duì)戰(zhàn)時(shí)公共節(jié)點(diǎn)PP不穩(wěn)定，即，輸出成為“H”或者成為“L”而不穩(wěn)定，把CMOS反相器電路的輸入固定為高電平。與上述相同，為了避免自對(duì)戰(zhàn)時(shí)輸入與輸出的短路，與上述圖14的實(shí)施例相同，短路開(kāi)關(guān)由N溝道型MOSFET和P溝道型MOSFET的電路構(gòu)成。
在后面詳細(xì)地?cái)⑹霰苊馍鲜龉补?jié)點(diǎn)PP的電平不穩(wěn)定的目的和效果。上述圖10至圖15所示的各個(gè)變形例也可以組合起來(lái)實(shí)施。例如，可以把圖14的N溝道型的開(kāi)關(guān)MOSFET置換為CMOS對(duì)偶型。
在上述圖14和圖15的實(shí)施例中，能夠利用在圖9中的自對(duì)戰(zhàn)(*)部分中埋入固定信息。原本自對(duì)戰(zhàn)部分是不穩(wěn)定的，嚴(yán)密地講，換言之，由于是各個(gè)CMOS反相器電路與放大電路AMP的邏輯閾值的比較結(jié)果，因此即使忽視該部分的信息，轉(zhuǎn)用其它的信息，也將引起識(shí)別能力的降低。如圖14和圖15那樣把所添加的串聯(lián)連接的N溝道型MOSFET固定為接地電位或者電源電壓，使CMOS反相器電路INV1～I(xiàn)NV4的輸入偏向低電平或者高電平一側(cè)，能夠任意地設(shè)定自對(duì)戰(zhàn)部分的輸出。
近年來(lái)，在稱為組合(build-up)基板那樣的基板上搭載裸片形態(tài)的半導(dǎo)體集成電路裝置技術(shù)也正在發(fā)展，在該裝置中，從外觀由于不能夠特定產(chǎn)品或者出廠日期，因此插入特定這樣的產(chǎn)品或者出廠日期的固定號(hào)碼的需要性很高。即，在后述那樣的芯片基系統(tǒng)(SOC)中，在基底芯片上裝載著什么，組合了什么特性的單獨(dú)芯片，反之要組合什么芯片等在單個(gè)產(chǎn)品的管理上仍然越來(lái)越重要，提供上述固定號(hào)碼是有益的。
圖16示出在本發(fā)明的識(shí)別號(hào)碼發(fā)生電路中使用的CMOS反相器電路的一個(gè)實(shí)施例的電路圖。CMOS反相器電路一般能夠構(gòu)成為在電源電壓與電路的接地電位之間串聯(lián)設(shè)置P溝道型MOSFET和N溝道型MOSFET，共通連接?xùn)艠O作為輸入，把共同連接了的漏極作為輸出。上述實(shí)施例的CMOS反相器電路INV1～I(xiàn)NV4或者放大電路AMP1、AMP2能夠由上述那樣的2個(gè)MOSFET構(gòu)成。
與此不同，在本實(shí)施例中，使用2個(gè)P溝道型MOSFET和2個(gè)N溝道型MOSFET構(gòu)成CMOS反相器電路。2個(gè)P溝道型MOSFET并聯(lián)連接在輸入端子與電路的接地電位點(diǎn)之間，2個(gè)P溝道型MOSFET串聯(lián)連接在電源電壓與輸出端子之間。
該結(jié)構(gòu)N溝道型MOSFET一側(cè)的電導(dǎo)大，P溝道型MOSFET一側(cè)的電導(dǎo)小。即，根據(jù)P溝道型MOSFET的小電導(dǎo)(大接觸電阻值)，設(shè)定在N溝道型MOSFET中流過(guò)的電流。很明顯，由于能夠使得在N溝道型MOSFET中流過(guò)恒定電流，因此2個(gè)N溝道型MOSFET的閾值電壓在CMOS反相器電路的邏輯閾值電壓中起到支配作用。由此，CMOS反相器電路的邏輯閾值電壓難以受到電源電壓變動(dòng)的影響。
這樣使P溝道型MOSFET作為簡(jiǎn)單的高電阻元件進(jìn)行動(dòng)作，N溝道型MOSFET的閾值電壓在邏輯閾值中起到支配作用的結(jié)構(gòu)具有能夠難以受到后述的元件特性惡化(NBTI)的影響的優(yōu)點(diǎn)。
如后述那樣，在由門(mén)陣列構(gòu)成識(shí)別號(hào)碼發(fā)生電路的情況下，由于決定N溝道型MOSFET或者P溝道型MOSFET的元件尺寸，因此通過(guò)上述那樣的多個(gè)MOSFET的組合，等效地使N溝道型MOSFET與P溝道型MOSFET的元件尺寸之比不同，與此相對(duì)應(yīng)，能夠進(jìn)行邏輯閾值的設(shè)定。
圖17示出本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的又一個(gè)實(shí)施例的電路圖。在該實(shí)施例中，示出在前面已經(jīng)敘述過(guò)的發(fā)生隨機(jī)識(shí)別號(hào)碼的功能的基礎(chǔ)上，把其識(shí)別號(hào)碼的一部分固化為任意號(hào)碼的電路。在上述圖7所示的實(shí)施例中，能夠發(fā)生24種識(shí)別號(hào)碼。信息比特?cái)?shù)包括自對(duì)戰(zhàn)結(jié)果在內(nèi)是16比特。如果簡(jiǎn)單地說(shuō)明該實(shí)施例電路，則是把圖6所示的第一級(jí)CMOS反相器電路的輸出節(jié)點(diǎn)(公共節(jié)點(diǎn))P強(qiáng)制地固定為任意值的電路。這種情況下，不能夠交換第1級(jí)與第2級(jí)的順序。
在該實(shí)施例電路中，從上述圖7的實(shí)施例電路通過(guò)MOSFETQ11把與CMOS反相器電路INV1相對(duì)應(yīng)的輸出節(jié)點(diǎn)固定為“H”(＝VDD)，通過(guò)MOSFETQ21把與CMOS反相器電路INV2相對(duì)應(yīng)的輸出節(jié)點(diǎn)固定為“L”(＝VSS)。形成這樣被固定了的電平“H”和“L”的MOSFETQ11和Q21由于沒(méi)有成為公共節(jié)點(diǎn)P的輸入，因此不需要譯碼信號(hào)Y1和Y2。從而，二進(jìn)制計(jì)數(shù)器電路也可以采用3比特結(jié)構(gòu)，譯碼器電路的輸出信號(hào)也可以形成為Y3，Y4。
圖18示出用于說(shuō)明上述圖17所示的實(shí)施例電路的動(dòng)作的波形圖。第1級(jí)的選擇有4個(gè)，第2級(jí)的選擇有2個(gè)，總計(jì)可以得到8個(gè)。即，信息比特?cái)?shù)是8比特。在該實(shí)施例，輸出信號(hào)b1～b4始終輸出“0”、“0”、“1”、“1”。其余的b5～b8是基于CMOS反相器電路Q3與Q4的邏輯閾值的分散性的結(jié)果。在該實(shí)施例中，僅發(fā)生2種固定號(hào)碼和最大2種隨機(jī)識(shí)別號(hào)碼。
在實(shí)際使用中，固定部分和隨機(jī)部分能夠組合任意的大小。固定部分能夠示出產(chǎn)品代碼，隨機(jī)部分能夠示出抽樣號(hào)碼。另外，作為在信息比特序列中插入固定識(shí)別號(hào)碼的方法還可以考慮幾種方法。例如，有在圖14、圖15中說(shuō)明過(guò)的置換自對(duì)戰(zhàn)部分的方法，或者置換重復(fù)對(duì)戰(zhàn)(交換了第1級(jí)與第2級(jí)的比較)的一方的方法。實(shí)際上在實(shí)現(xiàn)這些電路時(shí)，不僅在發(fā)生識(shí)別號(hào)碼的電路，而且在登錄或者匹配系統(tǒng)總體中哪一部分承擔(dān)功能是一個(gè)問(wèn)題。但是，在系統(tǒng)總體中登錄或者匹配功能由于能夠主要用計(jì)算機(jī)的軟件實(shí)現(xiàn)的可能性很高，因此也能夠比較容易地實(shí)現(xiàn)高度的功能。
圖19示出本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的又一個(gè)實(shí)施例的框圖。該圖中僅用實(shí)質(zhì)性的方框顯示的邏輯閾值判斷單元根據(jù)從在該圖所示的而且在下面說(shuō)明的電源電路輸出的比較低的電壓而且穩(wěn)定的電壓V2進(jìn)行動(dòng)作。
即，在柵極上恒定地提供電路的接地電位的P溝道型MOSFET作為負(fù)載裝置進(jìn)行動(dòng)作，使得在作用為恒壓元件的串聯(lián)連接的二極管形態(tài)的4個(gè)N溝道型MOSFET中流過(guò)動(dòng)作電流。由此，形成與上述串聯(lián)狀態(tài)的N溝道型MOSFET的柵極、源極之間的恒定電壓(閾值電壓)相對(duì)應(yīng)的恒定電壓V1，該電壓經(jīng)過(guò)N溝道型MOSFET的柵極、源極，供給為上述邏輯閾值判斷單元的動(dòng)作電壓V2。這種供給到邏輯閾值電壓判斷單元的電壓被恒壓化。其結(jié)果使上述CMOS反相器電路INV1～I(xiàn)NV4等的邏輯閾值減輕電源電壓VDD變動(dòng)的影響。由此，能夠期待更穩(wěn)定的邏輯閾值的判斷動(dòng)作。
另外，在本發(fā)明中，這種邏輯閾值判斷單元的動(dòng)作電壓的恒壓化不是必需的。即，在本發(fā)明中，可以不使用多個(gè)CMOS反相器電路的邏輯閾值電壓的絕對(duì)值，而根據(jù)各個(gè)CMOS反相器電路的相互的邏輯閾值電壓的差分設(shè)定識(shí)別號(hào)碼。這是因?yàn)橛捎谏鲜鲭娫措妷旱淖儎?dòng)同樣地在各個(gè)CMOS反相器電路的邏輯閾值電壓上產(chǎn)生影響，因此并沒(méi)有大幅度地替代其大小關(guān)系。
圖19(B)示出MOSFET隨時(shí)間變化的防御對(duì)策的具體電路。該MOS晶體管具有其閾值電壓根據(jù)依賴于電場(chǎng)強(qiáng)度和溫度那樣的電場(chǎng)應(yīng)力而進(jìn)行不希望變動(dòng)的特點(diǎn)。特別是稱為NBTI(負(fù)偏置溫度不穩(wěn)定性)的現(xiàn)象是在P溝道型MOSFET中顯著出現(xiàn)的現(xiàn)象。作為其防御對(duì)策，廣泛使用在目的之外的時(shí)間內(nèi)，使加入在PMOS的柵極上的電壓成為高電壓的方法。在本實(shí)施例中，通過(guò)N溝道型MOSFET供給邏輯閾值判斷單元的電路的接地電位VSS，根據(jù)電源控制信號(hào)PON的高電平，在邏輯閾值判斷動(dòng)作時(shí)，使這樣的N溝道型MOSFET成為導(dǎo)通狀態(tài)，供給電路的接地電位VSS。而且，在邏輯閾值判斷動(dòng)作以外時(shí)，成為電源控制信號(hào)PON的低電平，使N溝道型MOSFET成為關(guān)斷的同時(shí)，使P溝道型MOSFET成為導(dǎo)通狀態(tài)，在電路的接地電位一側(cè)也供給電源電壓VDD。而且，如以下說(shuō)明的那樣，如在P溝道型MOSFET的柵極上供給電源電壓VDD那樣，把柵極電壓取為固定電壓。由此，P溝道型MOSFET的柵極、漏極以及源極與基板(溝道)的全部成為與電源電壓VDD相同的等電位，能夠極力抑制上述MOSFET的時(shí)間變化產(chǎn)生的邏輯閾值的變動(dòng)。
圖20示出本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的又一個(gè)實(shí)施例的電路圖。在該實(shí)施例電路中，在各個(gè)CMOS反相器電路INV1～I(xiàn)NV4的輸入端設(shè)置P溝道型MOSFET的串聯(lián)電路，使得極力抑制由上述MOSFET的時(shí)間變化產(chǎn)生的邏輯閾值的變動(dòng)。在信號(hào)RES/成為低電平的復(fù)位時(shí)，把CMOS反相器電路INV1～I(xiàn)NV4的輸入電壓固定為電源電壓。
即，根據(jù)上述信號(hào)RES/的低電平(邏輯0)，接受二進(jìn)制計(jì)數(shù)器電路的計(jì)數(shù)輸出B0～B3的與非門(mén)電路的輸出信號(hào)全部成為高電平(邏輯1)。其結(jié)果，構(gòu)成譯碼電路的或非門(mén)電路的輸出信號(hào)Y1～Y4以及X1～X4全部成為低電平(邏輯0)，使設(shè)置在上述各個(gè)CMOS反相器電路INV1～I(xiàn)NV4的輸入與電源電壓VDD之間的串聯(lián)形態(tài)P溝道型MOSFET成為導(dǎo)通狀態(tài)，固定為電源電壓。由此，構(gòu)成各個(gè)CMOS反相器電路INV1～I(xiàn)NV4的P溝道型MOSFET的柵極被供給電源電壓VIDD。
進(jìn)而，在該實(shí)施例中，通過(guò)根據(jù)上述信號(hào)RES/的低電平成為導(dǎo)通狀態(tài)的P溝道型MOSFET，放大電路AMP1和AMP2的輸入也固定為電源電壓VDD，在構(gòu)成放大電路的P溝道型MOSFET的柵極上供給上述電源電壓。
或者，可以使選擇信號(hào)Y1～Y4全部成為導(dǎo)通狀態(tài)，把公共輸入節(jié)點(diǎn)P固定為電源電壓?？傊?，可以像這樣采取控制構(gòu)成CMOS反相器電路INV1～I(xiàn)NV4或者構(gòu)成放大電路AMP1、AMP2的P溝道型MOSFET的柵極電壓，或者完全切斷識(shí)別號(hào)碼發(fā)生電路的電源的方法。其中，在完全切斷電源的方法中，需要考慮使形成構(gòu)成識(shí)別號(hào)碼發(fā)生電路的MOSFET的元件區(qū)與其它電路電分離。即，這是因?yàn)榧词惯M(jìn)行上述電源切斷，但通過(guò)在MOSFET的基板柵極(溝道)始終恒定地加入一定的電壓，從上述元件特性的惡化的觀點(diǎn)出發(fā)并不是所希望的。
另一方面，如果對(duì)于這樣的NBTI過(guò)于注意，則通常的可靠性保證成為問(wèn)題。即，通過(guò)實(shí)施上述那樣的避免應(yīng)力的方法，則不能夠進(jìn)行在所謂的老化工序中進(jìn)行的工藝缺陷的篩選。雖然本電路的規(guī)模與LSI總體相比較如果視為極小并不成為問(wèn)題，但是應(yīng)該預(yù)先設(shè)想篩選時(shí)所需要的應(yīng)用。這種情況下，在老化工藝等中準(zhǔn)備任意解除復(fù)位或者電源切斷的模式。
當(dāng)然，根據(jù)這里的應(yīng)力，能夠充分考慮識(shí)別號(hào)碼發(fā)生變動(dòng)。但是，在老化工藝以后采取最終識(shí)別號(hào)碼，能夠再次登錄在數(shù)據(jù)庫(kù)中，另外，在老化工藝中處理的批量的大小由于限制為數(shù)百～數(shù)千，因此即使發(fā)生識(shí)別號(hào)碼的大幅變動(dòng)影響也很小。
圖21示出本發(fā)明的半導(dǎo)體集成電路裝置的一個(gè)實(shí)施例的概略框圖。該實(shí)施例在系統(tǒng)LSI中面向搭載了本發(fā)明的識(shí)別號(hào)碼發(fā)生電路時(shí)的電源控制。該系統(tǒng)LSI以使用了VDD1和VDD2這兩種不同電源的情況為例。
識(shí)別號(hào)碼發(fā)生電路在動(dòng)作時(shí)接受來(lái)自VDD1的電源供給。這里所謂動(dòng)作時(shí)，是具有來(lái)自本體LSI電路部分1的識(shí)別號(hào)碼讀出請(qǐng)求，發(fā)送出識(shí)別號(hào)碼期間的時(shí)間。在除此以外的狀態(tài)下，切斷電源的供給。控制電源供給的信號(hào)是電源控制信號(hào)，輸入到電源控制電路中。電源控制電路由電源控制信號(hào)連接到柵極的N溝道型MOSFET和P溝道型MOSFET構(gòu)成。當(dāng)電源控制信號(hào)是高電平時(shí)，識(shí)別號(hào)碼發(fā)生電路的電源固定為VSS，進(jìn)而識(shí)別號(hào)碼輸出信號(hào)固定為低電平。當(dāng)電源控制信號(hào)是低電平時(shí)，在識(shí)別號(hào)碼發(fā)生電路中供給VDD1。包含在圖中的識(shí)別號(hào)碼發(fā)生電路部分中的電路例如是圖20所示的CMOS反相器電路的邏輯閾值判斷電路單元，二進(jìn)制計(jì)數(shù)器單元以及譯碼器單元。另外，也可以僅采用CMOS反相器電路的邏輯閾值判斷電路單元，而把二進(jìn)制計(jì)數(shù)器單元以及譯碼器單元包含在本體LSI電路單元中。
圖22示出在本發(fā)明的半導(dǎo)體集成電路裝置中適宜的一個(gè)實(shí)施例的元件布局圖。該圖結(jié)構(gòu)雖然沒(méi)有特別限制，但可以理解為在所謂母片方式的半導(dǎo)體集成電路中適宜的布局例子。該圖中，為了容易進(jìn)行理解，僅示出構(gòu)成MOS晶體管的有源區(qū)的平面圖形，金屬布線層那樣的布線層圖形省略了圖示。即使是這樣的平面圖形，從在應(yīng)該可以得到MOS晶體管的電路特性方面產(chǎn)生支配性影響，而且對(duì)于可以得到金屬布線那樣的布線的電路特性的影響較小這樣的事實(shí)出發(fā)，也應(yīng)該能夠很好地理解技術(shù)的本質(zhì)。
半導(dǎo)體集成電路裝置的基本器件構(gòu)造本身由于與本發(fā)明沒(méi)有直接的關(guān)系，因此不進(jìn)行詳細(xì)的說(shuō)明，而如果概略地進(jìn)行說(shuō)明則如下。
即，使用由N型單晶硅構(gòu)成的半導(dǎo)體基板，通過(guò)雜質(zhì)選擇導(dǎo)入技術(shù)在這樣的半導(dǎo)體基板表面形成N型阱區(qū)以及P型阱區(qū)。在設(shè)置于半導(dǎo)體基板表面上的由氧化硅膜構(gòu)成的所謂場(chǎng)絕緣膜上開(kāi)設(shè)確定有源區(qū)的開(kāi)孔，在這樣的開(kāi)孔中露出的N型阱區(qū)、P型阱區(qū)的表面用硅的熱氧化法等形成柵極絕緣膜。在柵極絕緣膜上以及場(chǎng)絕緣膜上選擇由多晶硅層構(gòu)成的柵極電極層。通過(guò)把柵極電極層以及場(chǎng)絕緣膜作為實(shí)質(zhì)上的雜質(zhì)導(dǎo)入掩模進(jìn)行P型雜質(zhì)的導(dǎo)入，在N型阱區(qū)表面形成構(gòu)成P溝道型MOS晶體管源極區(qū)、漏極區(qū)的P型半導(dǎo)體區(qū)。同樣，通過(guò)把柵極電極層以及場(chǎng)絕緣膜作為實(shí)質(zhì)上的雜質(zhì)導(dǎo)入掩模進(jìn)行N型雜質(zhì)的導(dǎo)入，在P型阱區(qū)表面形成構(gòu)成N溝道型MOS晶體管的源極區(qū)、漏極區(qū)的N型半導(dǎo)體區(qū)。對(duì)于這樣基本器件構(gòu)造，通過(guò)眾所周知的布線層形成技術(shù)，絕緣層形成技術(shù)，形成所希望的布線層。
圖22示出比較小的幾乎方形的圖形構(gòu)成一個(gè)有源區(qū)。由這樣比較小的幾乎方形的圖形，以及在其上面重疊那樣描繪的分別意味著柵極電極層的相互平行的細(xì)長(zhǎng)形的2個(gè)圖形，構(gòu)成1個(gè)單位區(qū)。例如，由添加了配置在圖面右上端的符號(hào)PP、B、P的比較小的方形圖形以及在其上面重疊那樣描繪而且分別添加了符號(hào)Y0/、X0/的細(xì)長(zhǎng)形的2個(gè)圖形構(gòu)成單位區(qū)。
從而，在一個(gè)有源區(qū)上，由2個(gè)平行的柵極電極層，以及對(duì)于這2個(gè)柵極電極層自對(duì)準(zhǔn)地形成在有源區(qū)表面的源、漏用半導(dǎo)體區(qū)形成2個(gè)MOS晶體管。
圖22中，如圖示那樣矩陣形地排列了多個(gè)用于N溝道型MOS晶體管的單位區(qū)，以及多個(gè)用于P溝道型MOS晶體管的單位區(qū)。圖面上，在位于最上方的用于P溝道型MOS晶體管的4個(gè)單位區(qū)的列(以下稱為第1區(qū)列)中，各單位區(qū)以相互相同的平面尺寸，相同的延長(zhǎng)方向構(gòu)成。位于該第1列下方的用于N溝道型MOS晶體管的4個(gè)單位區(qū)的列(以下稱為第2區(qū)列)中的各單位區(qū)的相互之間也以相互相同的平面尺寸，相同的延長(zhǎng)方向構(gòu)成。設(shè)上述第1區(qū)列和上述第2區(qū)列用于構(gòu)成圖20那樣的反相器以及與其耦合的開(kāi)關(guān)MOS晶體管。
同樣，第3區(qū)列和第4區(qū)列設(shè)用于構(gòu)成X譯碼器單元，第5區(qū)列和第6區(qū)列設(shè)用于構(gòu)成Y譯碼器單元。
從圖22的分別各具有4個(gè)單位區(qū)構(gòu)成的第1區(qū)列到第6區(qū)列的總體還作為基本重復(fù)單位。即，根據(jù)要得到的電路規(guī)模，沿著該圖的軸方向相鄰配置多個(gè)圖22的基本重復(fù)單位。如果依據(jù)該結(jié)構(gòu)，則不同的基本重復(fù)單位中的第1區(qū)列在布局上作為總體也構(gòu)成一個(gè)列(也稱為總體區(qū)列)，同樣，第2列以后的各列也分別構(gòu)成總體區(qū)列。
圖22的布局以及上述那樣的重復(fù)布局構(gòu)成本發(fā)明的用于識(shí)別信息形成的適宜的例子。
通過(guò)不是圖22的布局，而是把構(gòu)成相同區(qū)列的多個(gè)單位區(qū)由構(gòu)成其它電路的元件區(qū)等夾在中間進(jìn)行配置，在以相互比較大的距離配置的情況下，將產(chǎn)生以下的難點(diǎn)。即，多個(gè)單位區(qū)強(qiáng)烈地受到基于半導(dǎo)體集電路裝置的制造條件的變動(dòng)那樣的圖形尺寸的微小變動(dòng)或者圖形畸變的微小變動(dòng)產(chǎn)生的影響，產(chǎn)生相對(duì)大的圖形上的差異。
通過(guò)安裝半導(dǎo)體芯片在半導(dǎo)體芯片上加入的機(jī)械應(yīng)力由于根據(jù)半導(dǎo)體芯片的部分而不同的可能性很大，因此在多個(gè)單位區(qū)之間也具有相互比較大的差異的可能性。通過(guò)在電路中流過(guò)電源電流所帶來(lái)的動(dòng)作溫度的上升對(duì)于多個(gè)單位區(qū)的相互之間并不一致。柵極絕緣膜的厚度，或者導(dǎo)入雜質(zhì)的微妙的濃度變化也具有通過(guò)多個(gè)單位區(qū)相互之間相對(duì)偏離而成為比較大的危險(xiǎn)性。
在圖22的布局的情況下，在相同的區(qū)列所具有的多個(gè)單位區(qū)配置成比較接近，并且以相互相同的尺寸，相同的方向構(gòu)成，因此難以受到上述那樣的相對(duì)的圖形尺寸，圖形畸變，機(jī)械應(yīng)力，動(dòng)作溫度，膜厚，雜質(zhì)濃度的影響。
所謂的相移掩模技術(shù)可以理解為在把構(gòu)成半導(dǎo)體集成電路裝置的電路元件、布線等在所謂的亞微米級(jí)上進(jìn)行微細(xì)化方面是有效的技術(shù)。在這樣的相移掩模技術(shù)中，也產(chǎn)生在使作為掩模的感光材料層感光時(shí)的光的相位差的微小變化，使得要得到的圖形的左右形狀的不同那樣，在圖形中有時(shí)帶來(lái)非對(duì)稱性或者畸變。圖22那樣的布局即使有這種圖形畸變也能夠充分減小多個(gè)單位區(qū)相互的電特性的偏差。
在以上觀點(diǎn)中的結(jié)構(gòu)上的差異的同時(shí)，半導(dǎo)體中的載流子遷移率的晶體取向依賴性的影響對(duì)于利用上述那樣微特性的本發(fā)明也是不能夠輕視的。在圖22的布局的情況下，由于構(gòu)成第1區(qū)列的多個(gè)柵極電極層的全部做成為相互相同的方向而且相同的圖形，同樣，構(gòu)成第2區(qū)列的多個(gè)柵極電極層的全部也做成相互相同的方向而且相同的同形，因此這些屬于第1區(qū)列的MOS晶體管相互之間，以及屬于第2區(qū)列的MOS晶體管相互之間不會(huì)發(fā)生基于上述的晶體取向性的特性的差異。
這樣，圖22的布局從半導(dǎo)體集成電路裝置的設(shè)計(jì)以及制造出發(fā)，可以考慮上述那樣的微小的分散性或者特性的偏差顯著地減小，可以考慮能夠適當(dāng)利用上述那樣微小的分散性，這一點(diǎn)是可以理解的。
在需要更充分地排除根據(jù)圖22的結(jié)構(gòu)得到的MOS晶體管的電特性的偏差的情況下，能夠設(shè)定用于消除由圖22的多個(gè)基本重復(fù)單位構(gòu)成的總體排列的端部效應(yīng)的虛擬區(qū)。虛擬區(qū)是用于使上述總體排列的上述端部與所布局的上述總體排列的內(nèi)部對(duì)等的結(jié)構(gòu)，能夠構(gòu)成為至少具有上述基本重復(fù)單位中的端部的多個(gè)單位區(qū)。
在沒(méi)有設(shè)定這種虛擬區(qū)的情況下，根據(jù)上述總體排列中的端部的外側(cè)做成何種結(jié)構(gòu)，有時(shí)這種端部的加工形狀受到影響，另外在半導(dǎo)體基板及其表面的絕緣膜之間所帶來(lái)的應(yīng)力這樣的在元件特性上帶來(lái)影響的力的加入，有時(shí)使這樣的端部與其以外的部分不同。這些也構(gòu)成帶來(lái)電特性偏差的主要因素。在設(shè)置上述那樣的虛擬區(qū)的情況下，充分排除帶來(lái)上述電特性偏差的主要原因。
虛擬區(qū)既可以做成作為電路不加以利用的區(qū)域，也可以做成不在意電特性的偏差而用于構(gòu)成其它電路的結(jié)構(gòu)。
圖23示出與上述圖22的等效電路圖。在圖22以及圖23中，端子名以及元件號(hào)碼相對(duì)應(yīng)。其中對(duì)于譯碼器單元，配置在CMOS邏輯閾值檢測(cè)電路的下方(也可以是上方)，除此以外由于沒(méi)有特別的限制，因此沒(méi)有示出詳細(xì)情況。在把圖22那樣的基本重復(fù)單位平行配置的情況下，用元件形成的CMOS反相器電路能夠使相鄰接的相同電路和形狀以及周圍的環(huán)境一致。在門(mén)陣列方式以外的布局方式中，與此相同，可以布局基本重復(fù)單位使得CMOS反相器電路單元成為完全相同。在使用這樣的門(mén)陣列構(gòu)成電路的情況下，如果依據(jù)上述圖16的實(shí)施例，則能夠減輕電源電壓變動(dòng)的影響，使N溝道型MOSFET的閾值電壓的分散性支配性地反映在邏輯閾值中。
圖24示出把本發(fā)明適用在動(dòng)態(tài)型RAM(隨機(jī)存取存儲(chǔ)器；以下簡(jiǎn)單地稱為DRAM)時(shí)的一個(gè)實(shí)施例的框圖。在該實(shí)施例中，從圖20等所示的識(shí)別號(hào)碼發(fā)生電路中省略了二進(jìn)制計(jì)數(shù)器單元以及譯碼器單元。代替這些計(jì)數(shù)器單元以及譯碼器單元，把搭載該電路的DRAM的行地址信號(hào)以及列地址信號(hào)供給為在上述譯碼器單元中形成的信號(hào)X和Y，直接用作為CMOS反相器電路邏輯閾值判斷電路的選擇信號(hào)。對(duì)于DRAM設(shè)定識(shí)別號(hào)碼的讀出模式，由電路DFT生成起動(dòng)信號(hào)，從外部供給用于上述讀出的地址信號(hào)X和Y，代替存儲(chǔ)器陣列的選擇動(dòng)作，通過(guò)輸入輸出電路和DQ管腳輸出在識(shí)別號(hào)碼發(fā)生電路中生成的識(shí)別號(hào)碼。這種情況下，由于能夠使地址信號(hào)X和Y的輸入順序任意，因此能夠僅指定自對(duì)戰(zhàn)部分的固定信息讀出?；蛘?，也可以把地址信號(hào)X和Y的輸入順序作為密碼輸入，使得能夠輸出僅是特定的部分與自對(duì)戰(zhàn)相對(duì)應(yīng)的固定信號(hào)或者識(shí)別信號(hào)。
該結(jié)構(gòu)除去DRAM以外，還同樣地能夠適用于其它的靜態(tài)型RAM或者閃速EPROM等那樣的其它半導(dǎo)體存儲(chǔ)裝置，或者具有地址端子的CPU(微處理器)等那樣的半導(dǎo)體集成電路裝置。
圖25是適用本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的半導(dǎo)體集成電路裝置的一個(gè)實(shí)施例的概略結(jié)構(gòu)圖。在半導(dǎo)體集成電路裝置中提供識(shí)別號(hào)碼的目的在于在每一個(gè)LSI中添加固有的號(hào)碼。添加的方法雖然有使用激光熔斷器或者閃速存儲(chǔ)器等，但是需要特別的工藝或者編程過(guò)程等。
在本實(shí)施例中，在芯片狀態(tài)下由測(cè)試器讀出本發(fā)明的識(shí)別號(hào)碼發(fā)生電路發(fā)生的識(shí)別號(hào)碼，在工作站與各種數(shù)據(jù)等相關(guān)聯(lián)進(jìn)行登錄。各個(gè)LSI成為產(chǎn)品，搭載到個(gè)人計(jì)算機(jī)PC等電子設(shè)備上以后，從LSI讀出識(shí)別號(hào)碼。這時(shí)，所讀出的識(shí)別號(hào)碼即使是同一個(gè)LSI，但有時(shí)動(dòng)作環(huán)境或者條件與登錄時(shí)不同，不能夠保證完全一致。但是，根據(jù)識(shí)別號(hào)碼的差異程度，能夠推定是相同還是不相同。
說(shuō)明本發(fā)明中識(shí)別系統(tǒng)的判斷算法。如已經(jīng)說(shuō)明的那樣，本實(shí)施例中的識(shí)別號(hào)碼是多個(gè)CMOS反相器電路的邏輯閾值的大小的順序。把具有上述實(shí)施例那樣的4個(gè)CMOS反相器電路的電路計(jì)數(shù)為1個(gè)單元。例如，4個(gè)CMOS反相器電路的邏輯閾值的順序(排序的數(shù)量)是P44＝4?。?×3×2×1＝24個(gè)。這里有2個(gè)單元時(shí)，該邏輯閾值如果完全隨機(jī)地發(fā)散，則該2個(gè)單元的CMOS反相器電路為相同順序的概率是大約4。2％(＝1-23/24)。
另外，在1個(gè)單元由8個(gè)CMOS反相器電路構(gòu)成時(shí)，其排列的數(shù)量是8?。?0320個(gè)。有50個(gè)單元時(shí)，相同順序的部分存在1組以上的概率是大約3％(＝1-(40320×40319×……×40271)/4032050)。
在1個(gè)單元16個(gè)CMOS反相器電路中，其組合是16?。?.09E13個(gè)。這樣16的排列是毫無(wú)道理的數(shù)量，當(dāng)CMOS反相器電路的邏輯閾值隨機(jī)地分散時(shí)，幾乎不存在相同排列的部分。實(shí)際上，當(dāng)有100萬(wàn)個(gè)單元時(shí)，相同順序的單元存在1組以上的概率至少是5％以下(嚴(yán)密地計(jì)算由于位數(shù)多難以進(jìn)行，因此根據(jù)其大致的運(yùn)算)推斷。即，200萬(wàn)個(gè)單位是1組。根據(jù)這樣的計(jì)算，為完成實(shí)用的識(shí)別號(hào)碼，考慮在1個(gè)單元中需要16個(gè)左右的CMOS反相器電路。由此以后，設(shè)以1個(gè)單元16個(gè)CMOS反相器電路為例進(jìn)行說(shuō)明。
如果如圖7那樣實(shí)現(xiàn)1個(gè)單元16個(gè)CMOS反相器電路，則循環(huán)比較結(jié)果，包括自對(duì)戰(zhàn)在內(nèi)是256個(gè)。另外以后把1個(gè)比較結(jié)果輸出稱為1比特。
圖26是16個(gè)CMOS反相器電路的邏輯閾值按照VLTQ1＞VLTQ2＞…＞VLTQ 16連續(xù)地排列的最簡(jiǎn)單的例子。
圖27是CMOS反相器電路的邏輯閾值隨機(jī)時(shí)的例子。當(dāng)?shù)?級(jí)CMOS反相器電路的邏輯閾值比第1級(jí)高時(shí)作為“1”，低時(shí)作為“0”，另外自對(duì)戰(zhàn)不確定作為“*”。如在2個(gè)例子所知道的那樣，與圖26或者圖27相對(duì)應(yīng)的電路的OUT的比特圖形按照CMOS反相器電路的邏輯閾值的排列方法變化為特有的圖形。即，作為識(shí)別號(hào)碼，可以把直接使用該輸出的OUT的比特圖形考慮為最簡(jiǎn)單的方式。該方法的識(shí)別號(hào)碼信息的比特?cái)?shù)，即數(shù)據(jù)量是256比特。
上述比特圖形是所謂的對(duì)戰(zhàn)結(jié)果表。另一方面，成為本發(fā)明基礎(chǔ)的考慮方法是多個(gè)CMOS反相器電路的邏輯閾值的大小的順序。如果從對(duì)戰(zhàn)結(jié)果表僅取出大小順序的信息，則可以認(rèn)為能夠使所處理的信息的數(shù)據(jù)量減少。
在圖26以及圖27的下側(cè)以及右側(cè)，示出縱向以及橫向的“1”或者“0”的除去了自對(duì)戰(zhàn)部分的總計(jì)數(shù)。例如如果光看圖26以及圖27的下側(cè)的“1”的總計(jì)，則數(shù)字的大小與邏輯閾值的大小的順序相對(duì)應(yīng)。例如如果這是足球或者棒球這樣的體育循環(huán)賽，則這與強(qiáng)隊(duì)勝算多的道理相同。如果用CMOS反相器電路描述，則成為邏輯閾值越高“1”越多。
由于勝數(shù)或者“1”的總計(jì)數(shù)是與順序等價(jià)的，因此在表示CMOS反相器電路的邏輯閾值的大小順序方面，能夠使用該“1”的總計(jì)數(shù)。當(dāng)然使用“0”的總計(jì)數(shù)，使用橫向的“1”或“0”的總計(jì)數(shù)基本上也不改變。如果使用該方法，則能夠減少信息比特的數(shù)據(jù)量。各個(gè)CMOS反相器電路由于可以具有能夠分別用從0到15的數(shù)表示的順序，因此在二進(jìn)制數(shù)下需要4比特的信息量。由于CMOS反相器電路是16個(gè)，因此需要總計(jì)64比特(＝4×16)。與前面的比較結(jié)果(對(duì)戰(zhàn)結(jié)果)表相比較，能夠從256比特向64比特減少四分之一的數(shù)據(jù)量。
這里，雖然是使用了1個(gè)單元16個(gè)CMOS反相器電路的結(jié)構(gòu)，但是CMOS反相器電路的數(shù)量越多，效果越高。例如，在1個(gè)單元32個(gè)CMOS反相器電路的結(jié)構(gòu)中，在比較結(jié)果中是1024比特，而在使用了順序的情況下，是160比特(＝5×32)，成為6.5分之一。如果采用其它的敘述方法，則雖然比較結(jié)果增加到4倍(＝1024/256)，但是在使用了順序的信息中抑制為2.5倍(＝160/64)。這時(shí)，具有作為識(shí)別系統(tǒng)所管理的數(shù)據(jù)量少，能夠縮短匹配所花費(fèi)的處理時(shí)間這樣的優(yōu)點(diǎn)。
圖28以及圖29中分別示出本發(fā)明的半導(dǎo)體集成電路裝置的識(shí)別系統(tǒng)中的匹配算法的一個(gè)實(shí)施例的結(jié)構(gòu)圖。這里，說(shuō)明使用了CMOS反相器電路的邏輯閾值的比較結(jié)果信息的方法，而使用邏輯閾值的大小順序的方法的全部流程也相同。
圖28中示出登錄方法。
(1)從識(shí)別號(hào)碼發(fā)生電路讀出256比特的CMOS反相器電路的邏輯閾值的比較結(jié)果信息。
(2)把該信息登錄到識(shí)別號(hào)碼管理帳簿，為了與保存了測(cè)定數(shù)據(jù)等信息的數(shù)據(jù)庫(kù)相關(guān)聯(lián)，設(shè)置管理號(hào)碼。
(3)把登錄數(shù)增加1。這里，新登錄的識(shí)別號(hào)碼以始終與已經(jīng)登錄完畢的不重復(fù)為前提，添加在新登錄時(shí)確認(rèn)與已經(jīng)登錄完畢的號(hào)碼的重復(fù)，發(fā)生某些警告的順序也是有效的。
圖29示出匹配方法。在本系統(tǒng)中，特征在于允許由登錄時(shí)和匹配時(shí)的環(huán)境或者條件的差異產(chǎn)生的識(shí)別號(hào)碼的變動(dòng)。
(1)從識(shí)別號(hào)碼發(fā)生電路讀出256比特的CMOS反相器電路的邏輯閾值的比較結(jié)果信息。把其稱為被識(shí)別號(hào)碼。
(2)從管理帳簿順序讀出登錄識(shí)別號(hào)碼。
(3)把登錄識(shí)別號(hào)碼與被識(shí)別號(hào)碼進(jìn)行比較。有關(guān)比較方法在后面敘述。
(4)把登錄識(shí)別號(hào)碼與被識(shí)別號(hào)碼的比較結(jié)果差異小的作為一致候選。通過(guò)反復(fù)進(jìn)行(2)～(4)，最終在全部的登錄識(shí)別號(hào)碼中差異最小的成為相同的最有力候選。
圖30示出圖29的比較方法的一個(gè)例子的說(shuō)明圖。被識(shí)別號(hào)碼是取出并顯示作為256比特的CMOS反相器電路的邏輯閾值的比較結(jié)果輸出的一部分的24比特。識(shí)別號(hào)碼1～5是登錄識(shí)別號(hào)碼。其中的網(wǎng)格部分是與被識(shí)別號(hào)碼的比特不同的部分。右端示出不一致比特?cái)?shù)的總計(jì)。
使用圖8說(shuō)明如下，識(shí)別號(hào)碼發(fā)生電路的“0”，“1”輸出圖形由于在每一個(gè)單元中是特有的，因此能夠判斷是從相同的單元輸出的識(shí)別號(hào)碼，還是構(gòu)成圖形的比特?cái)?shù)的一致的比例。這里的識(shí)別號(hào)碼只不過(guò)是為了進(jìn)行說(shuō)明的例子，識(shí)別號(hào)碼5的不一致比特?cái)?shù)是1，除此以外從5到17顯然識(shí)別號(hào)碼5的一致率非常高。由此能夠把識(shí)別號(hào)碼5作為最有力候選。
圖31以及圖32中，示出使用了CMOS反相器電路的邏輯閾值的順序時(shí)的識(shí)別號(hào)碼的比較方法的一個(gè)例子。圖31以一覽表的形式示出，圖32以曲線的形式示出。為了使說(shuō)明簡(jiǎn)單，這里，被識(shí)別號(hào)碼的元件的順序，即CMOS反相器電路的邏輯閾值的排列方法采用與元件號(hào)碼相同的順序。只是識(shí)別號(hào)碼1代替了元件號(hào)碼8和9，其余的一致。與被識(shí)別號(hào)碼相比較，兩者順序的距離的絕對(duì)值的總計(jì)是2。識(shí)別號(hào)碼2的順序是隨機(jī)的，順序的距離的總計(jì)是66，平均是4.13。該順序的距離的總計(jì)的期望值在理論上是85，平均值是5.3，因此順序的距離的總計(jì)是2，平均是0.125的識(shí)別號(hào)碼1可以說(shuō)極有可能是相同的。即，在本方式中，由于允許登錄時(shí)和匹配時(shí)的環(huán)境或者條件的差異引起的識(shí)別號(hào)碼的變動(dòng)，因此把被識(shí)別號(hào)碼與登錄完畢的識(shí)別號(hào)碼的偏移的總計(jì)最小的作為一致的候選。
圖31以及圖32中的識(shí)別號(hào)碼3與元件號(hào)碼1的順序偏離5個(gè)階躍。元件號(hào)碼2～6偏離1個(gè)階躍，其余偏離0。順序距離的總計(jì)以及平均分別是10和0.625。如果僅觀看該值，則由于是比期望值充分低的值，因此成為一致候選的可能性高。但是，要考慮到在元件號(hào)碼1中順序偏離5個(gè)階躍是難以產(chǎn)生的現(xiàn)象。假設(shè)這里在具有與識(shí)別號(hào)碼3相同，或者僅示出大的順序距離的號(hào)碼的情況下，為了進(jìn)一步識(shí)別正確的相同性，把各個(gè)元件的順序距離的最大間隔差增加到判斷的元件中是有效的。作為具體的判斷基準(zhǔn)的例子，在「順序距離的總計(jì)是16以下」這樣的基準(zhǔn)上添加「各個(gè)元件的順序距離是2以下」。實(shí)際的判斷基準(zhǔn)在每個(gè)識(shí)別號(hào)碼發(fā)生電路的特性或者所應(yīng)用的系統(tǒng)中不同。
圖31、圖32例示用于識(shí)別號(hào)碼的元件的數(shù)量，即CMOS反相器電路數(shù)是16的情況。在為了滿足更高的識(shí)別能力等的情況下，有時(shí)希望增大用于識(shí)別號(hào)碼的元件數(shù)。為此，例如圖20所示的把結(jié)構(gòu)擴(kuò)展的方法成為最簡(jiǎn)單的方法之一。圖20的結(jié)構(gòu)中的元件數(shù)增大能夠通過(guò)與該數(shù)量相對(duì)應(yīng)的CMOS反相器以及開(kāi)關(guān)MOSFET的設(shè)定，與該數(shù)量相對(duì)應(yīng)的計(jì)數(shù)器比特?cái)?shù)的設(shè)定以及譯碼器的設(shè)定進(jìn)行。作為元件數(shù)增大的其它的方法，例如能夠采取把16個(gè)CMOS反相器電路為主構(gòu)成的多個(gè)識(shí)別號(hào)碼發(fā)生電路配置在同一個(gè)半導(dǎo)體集成電路裝置內(nèi)的方法。
半導(dǎo)體集成電路裝置LSI在從前面的工藝制造出以后，在晶片狀態(tài)下的探頭檢查或者在組裝到封裝中的狀態(tài)下的挑選測(cè)試等中檢測(cè)不良狀況。在混載了存儲(chǔ)器或者比較大規(guī)模的存儲(chǔ)器的邏輯LSI等中，采用把在探頭檢查時(shí)檢測(cè)出的不良存儲(chǔ)器單元置換預(yù)先準(zhǔn)備的存儲(chǔ)器單元的所謂冗余救濟(jì)技術(shù)。伴隨著近年來(lái)的半導(dǎo)體加工技術(shù)的微細(xì)化或者高速化、高性能化，能夠在最終挑選工藝中大量地檢測(cè)出產(chǎn)品的不良狀況。而且半導(dǎo)體集成電路裝置LSI正在逐步大規(guī)?；谶@樣的制造工藝以后發(fā)現(xiàn)不良狀況將帶來(lái)成本的增加，這將是一個(gè)問(wèn)題。
因此，希望再次救濟(jì)在組裝后的產(chǎn)品中選擇出的不良要求很高。例如以存儲(chǔ)器單元為例，在老化工藝等中收集不良的芯片，用其余的預(yù)備存儲(chǔ)器單元再次救濟(jì)包含在不良芯片中的惡化比特。
如果具體地研究該再救濟(jì)技術(shù)，則能夠考慮在救濟(jì)技術(shù)中以下2個(gè)代表性的方法。第1方法是在各個(gè)LSI上添加獨(dú)立的號(hào)碼，在所有的每個(gè)存儲(chǔ)器芯片中管理探針檢查工藝中的救濟(jì)信息。在進(jìn)行再救濟(jì)時(shí)，從存儲(chǔ)器芯片取出芯片的號(hào)碼，從管理計(jì)算機(jī)抽取出在探針檢查工藝中采取的救濟(jì)信息，根據(jù)該信息分配未使用的存儲(chǔ)器單元進(jìn)行再救濟(jì)。第2種方式是在每次進(jìn)行再救濟(jì)時(shí)從存儲(chǔ)器芯片取出最初的救濟(jì)信息的方式。這是使用了被稱為所謂的地址滾動(dòng)調(diào)用的技術(shù)。
為適用這些再救濟(jì)技術(shù)，需要以下的技術(shù)。在第1方式中，需要在各個(gè)存儲(chǔ)器芯片上添加獨(dú)立的號(hào)碼。在探針檢查以后進(jìn)行的救濟(jì)時(shí)，通過(guò)把識(shí)別號(hào)碼編程能夠?qū)崿F(xiàn)這一點(diǎn)。另外，第1以及第2方式都需要把在再救濟(jì)時(shí)能夠進(jìn)行編程的元件安裝在內(nèi)部。作為能夠進(jìn)行編程的元件，當(dāng)前可以考慮通過(guò)電流熔斷多晶硅的方式，用高電場(chǎng)破壞絕緣膜的方式，使用FLASH存儲(chǔ)器的方式等，而每一種都需要考慮增加工藝，編程元件的可靠性，增加周邊電路等副作用。
上述的方式每一種都在本體LSI內(nèi)搭載某些編程軟件。本發(fā)明者們從其它的角度討論了把兩者分為單獨(dú)芯片的第3方式。該第3方式的特征在于在編程專用芯片中，能夠使用適于其程序的專用工藝。在該第3方式中也存在以下的問(wèn)題。
第一是如何使本體LSI與編程專用芯片相對(duì)應(yīng)。以多芯片模塊為例考慮該問(wèn)題的解決方法。在多芯片模塊的情況下，最終2個(gè)芯片在模塊基板上構(gòu)成1個(gè)半導(dǎo)體集成電路裝置。但是各個(gè)芯片在組裝到模塊之前，必須嚴(yán)密地管理其組合。構(gòu)筑實(shí)現(xiàn)這一點(diǎn)的LSI生產(chǎn)線并不容易。因此，可以考慮在本體LSI上添加識(shí)別號(hào)碼，在安裝到模塊基板上的狀態(tài)下讀出本體LSI的識(shí)別號(hào)碼，在編程專用芯片上把與其本體LSI相對(duì)應(yīng)的信息進(jìn)行編程的方法。
作為編程方法，例如用激光照射裝置切斷的技術(shù)使用的情況下，這樣的激光照射劃片裝置雖然能夠切斷晶片狀態(tài)的芯片的熔斷絲，但是難以切斷封裝或者模塊上的芯片。這是因?yàn)榉庋b或者模塊上的芯片的熔斷絲坐標(biāo)與激光束的調(diào)直在技術(shù)上很困難，即使假設(shè)能夠做到，但由于在每個(gè)芯片中需要調(diào)直因此生產(chǎn)率極低。在激光照射之前怎樣讀出本體LSI的識(shí)別信息原本就是問(wèn)題。因此，編程專用芯片限于能夠進(jìn)行本體LSI的識(shí)別號(hào)碼的讀出，以及在同一個(gè)裝置上能夠連續(xù)地執(zhí)行程序的電編程方式。
由此，上述第3方法的現(xiàn)實(shí)的形式是「把添加了識(shí)別號(hào)碼的本體LSI和具有電編程元件的編程專用芯片安裝在多芯片模塊上進(jìn)行編程」。但是，該第3方式也在若干個(gè)制約的基礎(chǔ)上成立，在LSI的生產(chǎn)活動(dòng)中，不一定限于例如在成本或者可靠性的方面是最佳的。
其制約之一是以使用多芯片模塊為前提。而如果不使用多芯片模塊，例如采取直接在面板上組裝2個(gè)芯片的方法是不現(xiàn)實(shí)的。
作為第二個(gè)制約，是在編程專用芯片中使用的編程元件上，必須使用能夠電編程的，例如多晶硅熔斷絲或者FLASH存儲(chǔ)器，F(xiàn)RAM等工藝。這些元件的每一種都需要特殊的工藝，在周邊電路的規(guī)模大，另外在可靠性方面也存在問(wèn)題。作為這些問(wèn)題少而且比較廉價(jià)的方式，有使用激光劃片金屬熔斷絲的編程方式，而如上述那樣，不能夠說(shuō)與該第3方式相一致。
第3個(gè)問(wèn)題是本體LSI的識(shí)別號(hào)碼的編程(刻印)。在該編程中，需要激光熔斷絲或者編程元件。但是，盡管把編程專用芯片做成其它的芯片，但如果在本體LSI上也添加同樣的工藝，則將減少本體LSI成本較低的優(yōu)點(diǎn)。因此，為了解決這些問(wèn)題，使用了CMOS反相器電路的邏輯閾值分散性的識(shí)別號(hào)碼發(fā)生電路是極其有益的。
圖33中示出使用了本發(fā)明的半導(dǎo)體集成電路裝置的一個(gè)實(shí)施例的結(jié)構(gòu)圖。首先進(jìn)行本體LSI的探針檢查。這時(shí)，例如當(dāng)在搭載于LSI上的存儲(chǔ)器單元存在不良時(shí)，生成用于把不良存儲(chǔ)器單元置換為備用存儲(chǔ)器單元的救濟(jì)信息。雖然在通常的通用存儲(chǔ)器等中，以后進(jìn)行激光救濟(jì)等，但在本實(shí)施例的半導(dǎo)體集成電路裝置中，直接劃片安裝本體LSI。進(jìn)而以后，把在老化、挑選等工藝中檢測(cè)出的不良信息添加到探針檢查時(shí)的救濟(jì)信息中。最終救濟(jì)信息寫(xiě)入到編程專用芯片中。本體LSI和編程專用芯片組合成多芯片模塊使用。
圖34示出使用了本發(fā)明的上述多芯片模塊的一個(gè)實(shí)施例的框圖。本體LSI和編程專用芯片通過(guò)數(shù)據(jù)交換控制電路與時(shí)鐘同步，串行傳輸數(shù)據(jù)。即，在本體LSI的識(shí)別號(hào)碼發(fā)生電路中生成的識(shí)別號(hào)碼通過(guò)數(shù)據(jù)交換控制電路傳送到編程專用芯片。
在編程專用芯片中，與1個(gè)單元部分相對(duì)應(yīng)的多個(gè)登錄號(hào)碼(識(shí)別號(hào)碼)與其缺陷救濟(jì)信息一對(duì)一地相互對(duì)應(yīng)，保存為編程數(shù)據(jù)。編程專用芯片把從上述本體LSI經(jīng)過(guò)上述數(shù)據(jù)交換控制電路傳送來(lái)的識(shí)別號(hào)碼經(jīng)過(guò)計(jì)數(shù)器登錄到被識(shí)別號(hào)碼寄存器中。
匹配電路比較這樣的被識(shí)別號(hào)碼與編程數(shù)據(jù)中的登錄識(shí)別號(hào)碼信息進(jìn)行匹配。該匹配動(dòng)作根據(jù)上述圖30至圖31所示的算法，允許由登錄時(shí)和匹配時(shí)的環(huán)境或者條件的差異產(chǎn)生的識(shí)別號(hào)碼的變動(dòng)的同時(shí)進(jìn)行判斷。如果檢測(cè)出一致候選號(hào)碼，則把編程數(shù)據(jù)中的寄存器數(shù)據(jù)讀出到數(shù)據(jù)讀出電路中。而且，經(jīng)過(guò)數(shù)據(jù)交換控制電路與上述識(shí)別號(hào)碼相反，從編程專用芯片向本體LSI傳送救濟(jì)信息。該救濟(jì)信息進(jìn)行串行/并行變換后，保持在數(shù)據(jù)寄存器中，在缺陷救濟(jì)中使用。
編程專用芯片由于具有與1個(gè)單元相對(duì)應(yīng)的多個(gè)芯片的缺陷救濟(jì)信息，因此對(duì)于1個(gè)單元部分的多個(gè)本體LSI，形成一種編程專用芯片，共同組合起來(lái)使用。從而，不需要使本體LSI與編程專用芯片一對(duì)一地對(duì)應(yīng)進(jìn)行制造、管理以及安裝。
圖35示出編程專用芯片的一個(gè)實(shí)施例的框圖。編程專用芯片沒(méi)有特別限制，由識(shí)別號(hào)碼譯碼電路，匹配電路以及編程數(shù)據(jù)和數(shù)據(jù)讀出電路等構(gòu)成。登錄識(shí)別號(hào)碼，寄存器數(shù)據(jù)通過(guò)由激光照射進(jìn)行的選擇性的切斷進(jìn)行登錄。
在匹配電路中，與上述圖30或者圖31的判斷算法相對(duì)應(yīng)，從使用減法器的減法運(yùn)算結(jié)果的絕對(duì)值在比較器1中與上限值進(jìn)行比較，進(jìn)行乖離檢測(cè)。在比較器2中以順序被置換的最小累加距離為基準(zhǔn)，與從上述累加器輸出的累加距離進(jìn)行比較，與上述乖離檢測(cè)信號(hào)一起，由判斷電路從1～N輸出1個(gè)一致候選號(hào)碼。根據(jù)該一致候選號(hào)碼選擇寄存器數(shù)據(jù)，傳送到數(shù)據(jù)讀出電路。上述數(shù)據(jù)讀出電路具有ECC功能(糾錯(cuò)功能)。由此能夠提高數(shù)據(jù)的可靠性。
圖36示出搭載了本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的半導(dǎo)體集成電路裝置的被稱為所謂后工藝的一個(gè)實(shí)施例的制造工藝(1)至(13)的結(jié)構(gòu)圖。本實(shí)施例中，前提是本體LSI作為混載了DRAM和SRAM的大規(guī)模系統(tǒng)LSI，編程專用芯片使用激光劃片金屬熔斷絲。以下使用圖36說(shuō)明制造工藝的流程。
(1)用探針測(cè)試機(jī)測(cè)試本體LSI。與DRAM或者SRAM的不良存儲(chǔ)器單元救濟(jì)信息，內(nèi)部電源電路微調(diào)設(shè)定值，延遲電路設(shè)定值等一起，把LSI內(nèi)的識(shí)別信號(hào)傳送到主計(jì)算機(jī)。主計(jì)算機(jī)與傳送來(lái)的信息或者其它的制造管理信息連接，保存在數(shù)據(jù)庫(kù)中。
(2)劃片本體LSI晶片。
(3)僅把本體LSI臨時(shí)安裝在多芯片模塊基板上。在本圖中，本體LSI是1個(gè)，而也可以是多個(gè)。
(4)由挑選測(cè)試機(jī)從本體LSI讀出識(shí)別號(hào)碼，傳送到主計(jì)算機(jī)。主計(jì)算機(jī)從識(shí)別號(hào)碼識(shí)別本體LSI，把在各個(gè)本體LSI中所需要的信息返送到測(cè)試機(jī)。所謂所需要的信息，是上述的不良存儲(chǔ)器單元救濟(jì)信息，或者本體lSI識(shí)別信息等由主計(jì)算機(jī)在數(shù)據(jù)庫(kù)中管理的信息。把這些信息稱為本體LSI寄存器信息。挑選測(cè)試機(jī)例如如果是不良存儲(chǔ)器單元救濟(jì)信息，則把本體LSI寄存器信息保存在本體LSI內(nèi)的救濟(jì)電路的救濟(jì)地址寄存器中，如果是內(nèi)部電源電路設(shè)定微調(diào)值，則保存在內(nèi)部電路內(nèi)的微調(diào)值設(shè)定寄存器中。
挑選測(cè)試機(jī)在本機(jī)LSI寄存器信息設(shè)定后，進(jìn)行在探針測(cè)試機(jī)中不能夠進(jìn)行的高速動(dòng)作測(cè)試等。進(jìn)而，對(duì)于新成為不良的部分，把其不良信息傳送到主計(jì)算機(jī)。主計(jì)算機(jī)把傳送來(lái)的不良信息與提取的信息進(jìn)行分析，確定是否能夠進(jìn)行再救濟(jì)或者調(diào)整后再次保存到數(shù)據(jù)庫(kù)中。
(5)在編程專用芯片中，把在本體LSI中所需要的寄存器信息進(jìn)行編程。進(jìn)而如果需要的話，進(jìn)行制造管理信息，或者顧客信息，密碼，功能信息等的編程。編程專用芯片能夠在1個(gè)芯片中保存多個(gè)本體LSI的信息。例如，如果具有100個(gè)本體LSI部分的容量，則激光劃片裝置從主計(jì)算機(jī)接受100個(gè)本體LSI部分的識(shí)別號(hào)碼和寄存器信息，根據(jù)接收的信息，在100個(gè)編程專用芯片中把全部相同的100個(gè)本體LSI部分的寄存器信息編程。
在這里，估計(jì)編程專用芯片的熔斷絲切斷時(shí)間。例如，如果每一個(gè)本體LSI的編程比特?cái)?shù)是1000比特，在1個(gè)編程專用芯片中能夠保存(登錄)100個(gè)本體LSI部分，則1個(gè)編程專用芯片搭載10萬(wàn)條(1000×100)熔斷絲。最新激光劃片裝置的能力由于是每秒5000個(gè)脈沖以上，因此用大約20秒能夠切斷10萬(wàn)條即1個(gè)編程專用芯片。在100個(gè)芯片中，是2000秒(33分鐘)。另外，編程專用芯片的面積如果把1個(gè)熔斷絲的大小做成15平方微米，則僅是熔絲部分就是1.5平方毫米，如果包括周邊電路或者焊盤(pán)則是大約3平方毫米。
(6)為了去除激光劃片不良芯片，進(jìn)行探針檢查。另外在本工藝之前，還添加粘接保護(hù)芯片的保護(hù)膜的工藝。檢查數(shù)據(jù)圖形從主計(jì)算機(jī)接收。這里，由于有時(shí)發(fā)生激光劃片不良芯片，因此上述工藝(5)中編程了的芯片數(shù)多于100個(gè)。該數(shù)字根據(jù)成品率的情況調(diào)整。這里，在編程專用芯片比本體LSI少而不充分的情況下，回收多余的本體LSI，混成到其它的組中。反之，在編程專用芯片多的情況下廢棄。總之雖然有些損失，但是與廢棄貴重的本體LSI相比還是經(jīng)濟(jì)的。
(7)把編程專用芯片進(jìn)行微調(diào)。被微調(diào)了的芯片拾取在工藝(6)中進(jìn)行了相同編程的100個(gè)和多余部分，匯集成與本體LSI相對(duì)應(yīng)的組(批量)。
(8)把編程專用芯片安裝到多芯片模塊封裝中。這時(shí)，必須安裝在上述工藝(4)和(6)中建立了對(duì)應(yīng)關(guān)系的組。但是，由于各個(gè)本體LSI與編程專用芯片不需要一對(duì)一對(duì)應(yīng)，因此與以往的組裝工藝相比就不需要變更大幅度的工藝。另外，在本實(shí)施例中，在該組裝工藝中為了后面的分離工藝(10)，不進(jìn)行完全的密封或者封蓋，但是并不一定限于該方法。
(9)最終挑選測(cè)試完成的多芯片模塊。在編程專用芯片中，在上述實(shí)施例中收集(登錄)了100個(gè)芯片部分的救濟(jì)信息。在著手基板上的本體LSI時(shí)，在本體LSI與編程專用芯片之間進(jìn)行數(shù)據(jù)交換。具體地講，從本體LSI向編程專用芯片傳送識(shí)別號(hào)碼，編程專用芯片把傳送來(lái)的識(shí)別號(hào)碼與登錄了的識(shí)別號(hào)碼進(jìn)行比較，識(shí)別安裝在模塊中的本體LSI，向本體LSI傳送救濟(jì)信息等必要的寄存器信息。本體LSI根據(jù)傳送來(lái)的寄存器信息進(jìn)行內(nèi)部的初始設(shè)定。然后，進(jìn)行最終測(cè)試。合格的部分傳送到下一個(gè)密封工藝，不合格的部分傳送到分離工藝，同時(shí)，不良信息發(fā)送到主計(jì)算機(jī)，分析是否能夠再生。
(10)在最終測(cè)試中合格的模塊進(jìn)行密封或者封蓋后出廠。
(11)不合格品中可再生品分離編程專用芯片。
(12)回收可再生品，匯集成新的數(shù)量單位。
(13)把回收了的可再生品再次進(jìn)行挑選測(cè)試。這時(shí)，從本體LSI讀出識(shí)別號(hào)碼，從主計(jì)算機(jī)取出與其相對(duì)應(yīng)的過(guò)去的探針測(cè)試信息，挑選測(cè)試信息，最終挑選測(cè)試信息等。另外雖然沒(méi)有圖示，但是對(duì)于該新的可再生品，與非再生品相同，生成編程專用芯片，進(jìn)行同樣的工藝。作為編程專用芯片，還能夠置換為可以進(jìn)行電編程的元件的芯片。這種情況下能夠減少工藝數(shù)。
圖37示出把搭載了本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的半導(dǎo)體集中電路裝置安裝到電路安裝基板上時(shí)的一個(gè)實(shí)施例的制造工藝(1)～(15)的結(jié)構(gòu)圖。
(1)通過(guò)探針測(cè)試機(jī)把本體LSI進(jìn)行測(cè)試。與DRAM或者SRAM的不良存儲(chǔ)器單元救濟(jì)信息，內(nèi)部電源電路微調(diào)設(shè)定值，延遲電路設(shè)定值等一起，把LSI內(nèi)的識(shí)別號(hào)碼傳送到主計(jì)算機(jī)。主計(jì)算機(jī)把傳送來(lái)的信息或者其它的制造管理信息等相聯(lián)合保存在數(shù)據(jù)庫(kù)中。
(2)劃片本體LSI芯片。
(3)把本體LSI組裝到封裝中。
(4)與圖36的工藝(4)相同。
(5)與圖36的工藝(5)相同。
(6)劃片編程專用芯片。被劃片了的芯片與圖36的實(shí)施例相同，匯集成與本體LSI相對(duì)應(yīng)的組(批量)。
(7)與圖36的工藝(7)相同。
(8)把本體LSI和編程專用芯片安裝到電路安裝板上。這時(shí)，必須組裝在上述工藝(4)和(6)中建立了對(duì)應(yīng)關(guān)系的組。但是，由于各個(gè)本體LSI與編程專用芯片并不需要一對(duì)一對(duì)應(yīng)，因此與以往的組裝工藝相比較不需要變更大幅度的工藝。
(9)把完成了的母板進(jìn)行測(cè)試安裝使用。在著手母板上的本體LSI時(shí)，在本體LSI與編程專用芯片之間進(jìn)行數(shù)據(jù)交換。在確認(rèn)出伴隨著本體LSI或者編程專用芯片以及母板安裝的不理想狀況的部分，傳送到分離工藝的同時(shí)，不良信息傳送到主計(jì)算機(jī)，分析是否能夠再生。
(10)測(cè)試合格的母板出廠。
(11)不合格品中可再生的母板分離編程專用芯片。
(12)回收可再生母板，匯集成新的數(shù)量單位。
(13)制作對(duì)于回收的可再生母板編程專用芯片。這次的寄存器信息是在前一次的寄存器信息上添加了安裝測(cè)試結(jié)果的結(jié)果。
(14)回收了的母板再次返回到安裝工藝，與在上述工藝(13)中制作的編程專用芯片一起安裝到1個(gè)安裝母板上，以后進(jìn)行同樣的工藝。
(15)與圖36的工藝(13)相同。
另外，這里所示的實(shí)施例不過(guò)是一個(gè)實(shí)施例，根據(jù)所使用的產(chǎn)品或者已經(jīng)存在的生產(chǎn)線的形態(tài)發(fā)生變化。
圖38示出搭載了本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的半導(dǎo)體集成電路裝置的又一個(gè)實(shí)施例的制造工藝(1)至(11)號(hào)的結(jié)構(gòu)圖。
(1)通過(guò)探針測(cè)試機(jī)把本體LSI進(jìn)行測(cè)試。與DRAM或者SRAM的不良存儲(chǔ)器單元救濟(jì)信息，內(nèi)部電源電路微調(diào)設(shè)定值，延遲電路設(shè)定值等一起，把LSI內(nèi)的識(shí)別號(hào)碼傳送到主計(jì)算機(jī)。主計(jì)算機(jī)把傳送來(lái)的信息或者其它的制造管理信息等相聯(lián)合保存在數(shù)據(jù)庫(kù)中。
(2)劃片本體LSI晶片，挑選可救濟(jì)的芯片。
(3)臨時(shí)把本體LSI安裝到小型母板上。
(4)在安裝并檢查了不良等以后，進(jìn)行老化。這時(shí)，從小型母板上的芯片讀出識(shí)別號(hào)碼，從主計(jì)算機(jī)取出與各個(gè)芯片相對(duì)應(yīng)的救濟(jì)數(shù)據(jù)，保存在小型母板上的芯片中。
(5)進(jìn)行由測(cè)試機(jī)實(shí)施的挑選。
(6)從小型母板分離本體LSI。
(7)出廠本體LSI。
(8)由顧客與本體LSI一起把編程器件安裝到電路安裝板上。
(9)從本體LSI取出識(shí)別號(hào)碼。
(10)通過(guò)通信線路訪問(wèn)廠家一側(cè)的主計(jì)算機(jī)，接收與上述所安裝的本體LSI相對(duì)應(yīng)的數(shù)據(jù)，傳送到上述編程器件，保存數(shù)據(jù)。也可以不使用通信線路，例如使用CDROM那樣電子媒體進(jìn)行分配。
(11)由測(cè)試機(jī)選擇最終母板。
在以上的各個(gè)實(shí)施例的半導(dǎo)體集成電路裝置的制造方法中，[1]本體LSI與編程專用芯片的組合由于是登錄在編程專用芯片中的本體LSI數(shù)，因此不需要一對(duì)一的管理，在提高生產(chǎn)性的同時(shí)能夠減少已經(jīng)存在的生產(chǎn)設(shè)備的變更。
在編程專用芯片中能夠使用激光劃片熔斷絲。金屬熔斷絲的對(duì)于其它可編程元件的長(zhǎng)處是對(duì)于標(biāo)準(zhǔn)CMOS工藝，變更小，與本體LSI的標(biāo)準(zhǔn)相吻合的布局變更容易，不依賴于工藝的第幾代等。來(lái)自標(biāo)準(zhǔn)工藝的變更點(diǎn)是最終布線層形成和鈍化工藝。
本體LSI寄存器由于可以是閂鎖電路，因此面積小，減小本體LSI的芯片尺寸。
如果在本體LSI上搭載芯片識(shí)別號(hào)碼發(fā)生電路，則不需要在本體芯片上添加可編程元件工藝。
能夠進(jìn)行編程專用芯片的置換(檢修)。在模塊或者母板上安裝了以后當(dāng)本體LSI中發(fā)生了修正或者問(wèn)題時(shí)，通過(guò)交換變更了編程內(nèi)容的芯片能夠與此相對(duì)應(yīng)。
通過(guò)利用網(wǎng)絡(luò)實(shí)現(xiàn)以主計(jì)算機(jī)為中心的信息交換，能夠使用遠(yuǎn)方場(chǎng)所的制造廠，能夠進(jìn)行經(jīng)濟(jì)的生產(chǎn)活動(dòng)。
圖40是把CMOS反相器的邏輯閾值的分散性應(yīng)用在隨機(jī)數(shù)發(fā)生器中的實(shí)施例。作為更具體的實(shí)施例，使用圖39那樣的面向特殊用途的LSI進(jìn)行說(shuō)明。該LSI用于玩具用機(jī)器人的控制。當(dāng)前市場(chǎng)銷售的玩具用機(jī)器人特別是玩賞用飼養(yǎng)機(jī)器人等在工廠出廠時(shí)，具有同一的性格。但是，為了使其與實(shí)際的生物或動(dòng)物相似，例如，通過(guò)使其具有雄或雌這樣的性別，個(gè)性，運(yùn)動(dòng)能力這樣的先天或者遺傳的特征，對(duì)于擁有該玩具的購(gòu)買者，能夠使其進(jìn)一步懷有對(duì)于動(dòng)物的強(qiáng)烈感情。
圖40中，是不把先天的特征進(jìn)行編程，在制造LSI時(shí)用于使其具有專用LSI的最簡(jiǎn)單的電路。這是以二進(jìn)制數(shù)輸出4比特的隨機(jī)數(shù)的電路，在每一個(gè)LSI中隨機(jī)地發(fā)生各比特的輸出值。例如，D0決定雄或雌。D1決定個(gè)性，D2和D3分4個(gè)階段決定對(duì)于飼養(yǎng)員的依賴性。另外，D0和D1，D2和1D3中示出2種電路方式，而基本上取出2個(gè)CMOS反相器電路的邏輯閾值的差異這一點(diǎn)并沒(méi)有改變。
通過(guò)使機(jī)器人具有這樣先天的個(gè)性這一點(diǎn)用其它方法也是可能的。例如可以通過(guò)把制造程序的內(nèi)容的參數(shù)一個(gè)個(gè)進(jìn)行變更。但是，不能夠否認(rèn)這是由制造廠編序，即，是由人制作的這樣的感覺(jué)。如果依據(jù)本實(shí)施例中所示的方法，則感覺(jué)到每個(gè)個(gè)性不能夠由制造廠控制這樣的所謂「天意」，提高了作為商品的價(jià)值。
圖41示出以減輕企業(yè)之間的電子部件調(diào)配市場(chǎng)中的不正當(dāng)行為或者各種麻煩為目的的本發(fā)明的芯片識(shí)別號(hào)碼發(fā)生電路的利用例的其它結(jié)構(gòu)圖。
在從工廠出品的半導(dǎo)體LSI中，裝入了上述那樣的芯片識(shí)別號(hào)碼發(fā)生電路。工廠即廠家提取產(chǎn)品的全部的芯片識(shí)別號(hào)碼。芯片識(shí)別號(hào)碼由于是隨機(jī)的，因此與管理上良好的LSI管理號(hào)碼相對(duì)應(yīng)。進(jìn)而，與各種管理信息，例如生產(chǎn)線名或者制造日期等相關(guān)聯(lián)。
如圖41的(1)那樣，在直接交納到顧客A的情況下，把捆扎產(chǎn)品的單元(箱子等)號(hào)碼或者顧客號(hào)碼等帳票數(shù)據(jù)等信息添加到數(shù)據(jù)庫(kù)的管理信息中。得到了產(chǎn)品的顧客A在進(jìn)行收貨檢查時(shí)，從全部LSI或者抽取出的LSI中讀出識(shí)別號(hào)碼。然后顧客A例如通過(guò)互聯(lián)網(wǎng)等網(wǎng)絡(luò)訪問(wèn)廠家的數(shù)據(jù)庫(kù)。從數(shù)據(jù)庫(kù)取出包含在出廠的單元中的LSI的芯片識(shí)別號(hào)碼，與從出廠的LSI讀出的識(shí)別號(hào)碼相比較。如果識(shí)別號(hào)碼之間一致，則能夠確認(rèn)產(chǎn)品的交納是正確的。這種方法無(wú)論是通用品還是定做品都能夠進(jìn)行，特別是在定做品的情況下更有效。
圖41中假設(shè)中間商(P發(fā)商)介入的情況。工廠出廠時(shí)與上述相同。得到了產(chǎn)品的一次中間商通常并不開(kāi)包，但是在廠家的服務(wù)器中查詢單元號(hào)碼，同時(shí)，登錄下一個(gè)接收產(chǎn)品方的信息等。進(jìn)而，二次、三次的中間商也相同。最終顧客與上述(1)相同，從LSI讀出得到的LSI的識(shí)別號(hào)碼，在廠家的數(shù)據(jù)庫(kù)中進(jìn)行查詢。通過(guò)構(gòu)成以上的系統(tǒng)能夠期待以下的結(jié)果。
能夠防止收納產(chǎn)品的錯(cuò)誤。
能夠防止中間商替換舊產(chǎn)品的不良行為。
能夠防止再次銷售返回產(chǎn)品的不良成品以及舊產(chǎn)品。
能夠確認(rèn)流通路徑。
圖42中示出本發(fā)明的半導(dǎo)體集成電路裝置的又一個(gè)實(shí)施例的模式平面圖。該圖是去除了半導(dǎo)體裝置的樹(shù)脂密封體的上部分的狀態(tài)的模式平面圖，適用在稱為MCP(多芯片封裝)型的半導(dǎo)體裝置中。在該實(shí)施例的MCP型半導(dǎo)體裝置中，疊層2個(gè)半導(dǎo)體芯片組裝在一個(gè)封裝中。其中，半導(dǎo)體集成電路裝置10作為基礎(chǔ)芯片，作為圖33、圖34等的本體LSI。而且，搭載在其上面的半導(dǎo)體芯片20作為上述編程專用芯片。本實(shí)施例的QEP型半導(dǎo)體裝置30A上下疊層2個(gè)半導(dǎo)體芯片(本體LSI10，編程專用芯片)，成為用1個(gè)樹(shù)脂密封體17密封了這2個(gè)半導(dǎo)體芯片的結(jié)構(gòu)。
以不同的平面尺寸(外形尺寸)形成本體LSI10以及編程專用芯片20，以方形形成各個(gè)平面形狀。在本實(shí)施形態(tài)中，本體LSI10的平面形狀例如用4.05[mm]×4.15[mm]的長(zhǎng)方形形成，編程專用芯片20的平面形狀例如用1.99[mm]×1.23[mm]的長(zhǎng)方形形成。
本體LSI10以及編程專用芯片20例如成為具有由單晶硅構(gòu)成的半導(dǎo)體基板，在該半導(dǎo)體基板的電路形成面上重疊了多層絕緣層、布線層的每一個(gè)多層布線層，覆蓋該多層布線層而形成的表面保護(hù)層(最終保護(hù)膜)的結(jié)構(gòu)。
在本體LSI10的相互相對(duì)的電路形成面(一個(gè)主面)10A以及背面(另一個(gè)主面)中的電路形成面10A上，形成多個(gè)鍵合焊盤(pán)11。該多個(gè)鍵合焊盤(pán)11形成在本體LSI10的多層布線層中的最上層的布線層上。最上層的布線層由形成在其上層的表面保護(hù)膜覆蓋，在該表面保護(hù)膜上形成露出鍵合焊盤(pán)11的表面的焊接開(kāi)口。
在編程專用芯片20的相互相對(duì)的電路形成面(一個(gè)主面)20A以及背面(另一個(gè)主面)中的電路形成面20A上，形成多個(gè)鍵合焊盤(pán)21。該多個(gè)鍵合焊盤(pán)21形成在編程專用芯片20的多層布線層中的最上層的布線層上。最上層的布線層由形成在其上層的表面保護(hù)膜覆蓋，在該表面保護(hù)膜上形成露出鍵合焊盤(pán)21的表面的焊接開(kāi)口。
本體LSI10的鍵合焊盤(pán)11以及編程專用芯片20的鍵合焊盤(pán)21的平面形狀例如以65[μm]×65[μm]的正方形形成。
本體LSI10的多個(gè)鍵合焊盤(pán)11沿著本體LSI10的4條邊(相互相對(duì)的2條長(zhǎng)邊(10A1，10A2)以及相互相對(duì)的2條短邊(10A3，10A4))排列。編程專用芯片20的多個(gè)鍵合焊盤(pán)21沿著EEPROM用芯片20的4條邊(相互相對(duì)的2條短邊(20A1，20A2)以及相互相對(duì)的2條長(zhǎng)邊(20A3，20A4))排列。
編程專用芯片20在編程專用芯片20的作為另一個(gè)主面的背面與本體LSI10的電路形成面10A相對(duì)的狀態(tài)下配置在本體LSI10的電路形成面10A上，經(jīng)過(guò)粘接層15，粘接固定的本體LSI10的電路形成面10A上。在本實(shí)施形態(tài)中，作為粘接層15，例如使用聚酰亞胺族的粘接用樹(shù)脂薄膜。
本體LSI10在其背面與管芯墊相對(duì)的狀態(tài)下，經(jīng)過(guò)粘接層粘接固定在管芯墊上。在管芯墊上的4條懸掛引線6構(gòu)成一體，由這些管芯墊5以及4條懸掛引線6構(gòu)成支撐體。
以正方形形狀形成樹(shù)脂密封體17的平面形狀。在本實(shí)施形態(tài)中，樹(shù)脂密封體17的平面形狀例如以10[mm]×10[mm]的正方形形成。樹(shù)脂密封體17為了謀求降低應(yīng)力，例如用添加了酚醛硬化劑、硅橡膠以及填料等的環(huán)氧系列的樹(shù)脂形成。在該樹(shù)脂密封體17的形成中，使用適于大量生產(chǎn)的傳遞模塑法。傳遞模塑法是使用具備了罐，澆口、流入門(mén)以及腔室等的成型模具，從罐通過(guò)澆口以及流入門(mén)在腔室的內(nèi)部注入樹(shù)脂形成樹(shù)脂密封體的方法。
在本體LSI10的周圍，配置沿著樹(shù)脂密封體17的各條邊排列的多條引線。多條引線2的每一條成為具有內(nèi)部引線部分(內(nèi)引線)以及與該內(nèi)部引線部分一體形成的外部引線部分(外引線)的結(jié)構(gòu)。各引線2內(nèi)部引線部分位于樹(shù)脂密封體17的內(nèi)部，外部引線部分位于樹(shù)脂密封體17的外部。即，多條引線2遍及樹(shù)脂密封體17的內(nèi)外延伸。各引線2的外部引線部分以作為面安裝型引線形狀之一的例如海鷗翅型引線形狀彎曲成形。
在本實(shí)施例中，在本體LSI10中具備如上述那樣按照CMOS反相器電路的邏輯閾值的大小關(guān)系生成的識(shí)別號(hào)碼發(fā)生電路。在使用了這樣的CMOS反相器電路的情況下，需要在本體LSI中供給動(dòng)作電壓，輸入使識(shí)別號(hào)碼發(fā)生電路進(jìn)行動(dòng)作那樣控制信號(hào)。為此，雖然是簡(jiǎn)單的結(jié)構(gòu)，但是需要特別的電源供給裝置和信號(hào)讀出裝置。
當(dāng)半導(dǎo)體集成電路裝置處于流通過(guò)程時(shí)，經(jīng)常產(chǎn)生希望了解其識(shí)別號(hào)碼的時(shí)刻，在這樣的環(huán)境下，要考慮到不能夠供給動(dòng)作電壓的情況。本申請(qǐng)的發(fā)明思想是在半導(dǎo)體集成電路裝置的制造工藝的過(guò)程中判斷與由相同形態(tài)的多個(gè)識(shí)別元件的工藝分散性相對(duì)應(yīng)的物理量的大小關(guān)系。在半導(dǎo)體集成電路裝置中，具有多條引線，用沖壓形成其引線寬度d使得成為一致。
但是，多條引線的寬度d1，d2等將產(chǎn)生工藝分散性。因此，用光學(xué)裝置測(cè)定多條引線的引線寬度d1、d2等，通過(guò)進(jìn)行其大小比較，與上述CMOS反相器電路的邏輯閾值相同，在利用了工藝分散性的識(shí)別號(hào)碼的生成中加以利用。在該結(jié)構(gòu)中，由測(cè)定裝置測(cè)定多數(shù)引線的引線寬度，通過(guò)判斷其大小關(guān)系，能夠在上述相同的半導(dǎo)體集成電路裝置中判斷固有的識(shí)別號(hào)碼。
即，在半導(dǎo)體集成電路裝置的出廠之前，如上述那樣，在決定16條引線時(shí)，測(cè)定其引線的寬度，或者引線之間的間距等，把其信息和大小關(guān)系數(shù)據(jù)庫(kù)化進(jìn)行保持。在測(cè)定引線寬度間距的情況下，希望在引線2從封裝17突出的部分中進(jìn)行。由于該測(cè)定由光學(xué)裝置以短時(shí)間進(jìn)行，因此在出廠時(shí)的識(shí)別號(hào)碼的判斷方面幾乎不需要什么時(shí)間。
既可以在沒(méi)有搭載CMOS電路的半導(dǎo)體集成電路裝置中利用，也可以在CMOS電路的半導(dǎo)體集成電路裝置中，與上述CMOS反相器電路的電識(shí)別號(hào)碼相組合使用。綜合判斷這2種物理量的分散性能夠更可靠地進(jìn)行識(shí)別號(hào)碼的判斷。
圖43示出本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的又一個(gè)實(shí)施例的基本電路圖。在上述實(shí)施例中，是根據(jù)圖7所代表的電路，把多個(gè)CMOS反相器電路的分散性的邏輯閾值的順序作為識(shí)別號(hào)碼。與此不同，在本實(shí)施例中，把2個(gè)CMOS反相器電路INV1和INV2的邏輯閾值的比較結(jié)果作為識(shí)別號(hào)碼的1個(gè)比特。這種考慮也能夠利用在上述圖40的實(shí)施例中。
在本實(shí)施例中，按照以下那樣進(jìn)行2個(gè)CMOS反相器電路INV1與INV2邏輯閾值的比較。在反相器電路INV1的輸入端子與輸出端子之間設(shè)置短路用的N溝道型MOSFETQ1。雖然沒(méi)有特別限制，但是在該CMOS反相器電路INV1的輸入端子與電源電壓VDD之間，設(shè)置P溝道型MOSFETQ1。在這些MOSFETQ1和Q2的柵極上供給識(shí)別號(hào)碼電路允許信號(hào)EN。
上述反相器電路INV1的輸出端子連接到上述反相器電路INV2的輸入端子上。該反相器電路INV2的輸出端子由相同的CMOS反相器電路INV3至INV5的串聯(lián)電路構(gòu)成的放大電路二值化后，從輸出端子OUT形成識(shí)別號(hào)碼輸出。
當(dāng)識(shí)別號(hào)碼電路允許信號(hào)EN是低電平時(shí)，電路是非激活狀態(tài)，MOSFETQ1成為導(dǎo)通狀態(tài)，在CMOS反相器電路INV1的輸入端子上供給與電源電壓VDD相對(duì)應(yīng)的高電平。這時(shí)，MOSFETQ2成為關(guān)斷狀態(tài)，反相器電路INV1的輸出信號(hào)成為低電平，以下，由反相器電路序列INV2～I(xiàn)NV5，像高電平，低電平，……那樣順序地傳遞反相信號(hào)。
構(gòu)成CMOS反相器電路的MOSFET根據(jù)其柵極偏置電壓的加入狀態(tài)，具有其特性不希望地發(fā)生變化的可能性。P溝道型MOSFET和N溝道型MOSFET中，還有在對(duì)于圖19的說(shuō)明中已介紹過(guò)的，另外在圖44中也說(shuō)明過(guò)的那樣的NBTI現(xiàn)象產(chǎn)生的影響，P溝道型MOSFET產(chǎn)生比較大的特性變動(dòng)的可能性高。
圖43的識(shí)別號(hào)碼電路的非激活狀態(tài)時(shí)，成為導(dǎo)通狀態(tài)的上拉動(dòng)作的MOSFETQ1起到防止初級(jí)CMOS反相器電路的穿通電流的作用，同時(shí)，通過(guò)把這樣的初級(jí)CMOS反相器電路中的P溝道型MOSFET的柵極電位維持為其源極電位，即電源電位水平的高電位，具有充分地抑制這樣的P溝道型MOSFET的特性變動(dòng)的作用。
當(dāng)識(shí)別號(hào)碼電路激活時(shí)，即當(dāng)生成識(shí)別號(hào)碼時(shí)，上述信號(hào)EN成為高電平。由此，CMOS反相器電路INV1由MOSFETQ2把其輸入與輸出短路，生成與其邏輯閾值電壓相對(duì)應(yīng)的電壓。與CMOS反相器電路INV1的邏輯閾值電壓相對(duì)應(yīng)的電壓供給到CMOS反相器電路2的輸入端子。CMOS反相器電路INV2把自身的邏輯閾值電壓與對(duì)應(yīng)于上述CMOS反相器電路INV1的邏輯閾值電壓的電壓進(jìn)行比較。
當(dāng)上述反相器電路INV1的邏輯閾值比CMOS反相器電路INV2的邏輯閾值低時(shí)，其輸出電位成為高于反相器電路INV2的邏輯閾值電壓。接著，由反相器電路INV3，INV4，INV5放大上述CMOS反相器電路INV2的輸出信號(hào)，節(jié)點(diǎn)N5的電位接近VSS。與上述相反，當(dāng)反相器電路INV1的邏輯閾值比反相器電路INV2的邏輯閾值高時(shí)，其輸出電位成為低于反相器電路INV2的邏輯閾值電壓。接著，由反相器電路INV3，INV4，INV5放大上述CMOS反相器電路INV2的輸出信號(hào)，節(jié)點(diǎn)N5的電位接近VDD。
圖44示出本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的又一個(gè)實(shí)施例的電路圖。在該圖中由于在動(dòng)作方面具有特征，因此為了說(shuō)明其特征，把與動(dòng)作狀態(tài)1和動(dòng)作狀態(tài)2相對(duì)應(yīng)的2個(gè)電路組合起來(lái)顯示。
如在上述圖43中說(shuō)明過(guò)的實(shí)施例那樣，根據(jù)2個(gè)CMOS反相器電路INV1，INV2的邏輯閾值差得到識(shí)別信息，重要的是即使在其差很小時(shí)也能夠保證輸出信號(hào)的再現(xiàn)性。特別是，P溝道型MOSFET的閾值電壓(不是CMOS反相器電路的邏輯閾值)需要考慮在近年來(lái)的器件中根據(jù)成為顯著的NBTI現(xiàn)象發(fā)生變動(dòng)這一點(diǎn)。即，在根據(jù)所謂的NBTI現(xiàn)象，上述2個(gè)CMOS反相器電路中一方的CMOS反相器電路的P溝道型MOSFET的閾值電壓變動(dòng)，這樣的CMOS反相器電路的邏輯閾值也受到影響，上述2個(gè)CMOS反相器電路的邏輯閾值差翻轉(zhuǎn)，由此將產(chǎn)生所生成的識(shí)別信息的可靠性降低這樣的問(wèn)題。
在本實(shí)施例中，為了保證這樣的識(shí)別號(hào)碼的再現(xiàn)性以及為了提高隨時(shí)間變化的承受性，添加了閂鎖和反饋路徑。即，構(gòu)成上述那樣的放大電路的CMOS反相器電路INV5的輸出信號(hào)經(jīng)過(guò)開(kāi)關(guān)SW1傳送到構(gòu)成閂鎖電路的輸入一側(cè)的CMOS反相器電路INV6的輸入端。該反相器電路INV6的輸出信號(hào)傳送到CMOS反相器電路INV7的輸入端，這樣的反相器電路INV7的輸出信號(hào)經(jīng)過(guò)開(kāi)關(guān)SW2反饋到上述反相器電路6的輸入端。另外，上述反相器電路INV7的輸出信號(hào)經(jīng)過(guò)開(kāi)關(guān)SW3反饋到上述反相器電路INV1的輸入端。
圖44的動(dòng)作狀態(tài)1示出生成識(shí)別信息的動(dòng)作，開(kāi)關(guān)SW0成為導(dǎo)通狀態(tài)，把CMOS反相器電路1的輸入和輸出短路，在輸出節(jié)點(diǎn)N1中生成與邏輯閾值電壓相對(duì)應(yīng)的電壓。如上所述，通過(guò)把與上述CMOS反相器電路1的邏輯閾值相對(duì)應(yīng)的電壓輸入到CMOS反相器電路2，在CMOS反相器電路2的輸出節(jié)點(diǎn)N2，可以得到與上述邏輯閾值電壓的差相對(duì)應(yīng)的電壓，由構(gòu)成放大電路的CMOS反相器電路3～5進(jìn)行放大。
當(dāng)反相器電路INV1的邏輯閾值比反相器電路INV2的邏輯閾值低時(shí)，節(jié)點(diǎn)N2的電位高于INV2的邏輯閾值電壓。接著，由反相器電路INV3，INV4，INV5放大INV2的電位與邏輯閾值的差，節(jié)點(diǎn)N5的電位接近VSS。這時(shí)，閂鎖電路的開(kāi)關(guān)SW1成為導(dǎo)通狀態(tài)，開(kāi)關(guān)SW2成為關(guān)斷狀態(tài)，經(jīng)過(guò)上述導(dǎo)通狀態(tài)的開(kāi)關(guān)SW1傳送放大信號(hào)，反相器電路INV6的輸入節(jié)點(diǎn)N6，反相器電路INV6的輸出節(jié)點(diǎn)N7，反相器電路INV7的輸出節(jié)點(diǎn)N8的電位分別成為VSS，VDD，VSS。
圖44的動(dòng)作狀態(tài)2示出反饋動(dòng)作，閂鎖電路的開(kāi)關(guān)SW1成為關(guān)斷狀態(tài)，開(kāi)關(guān)SW2成為導(dǎo)通狀態(tài)，保持上述狀態(tài)。開(kāi)關(guān)SW0成為關(guān)斷狀態(tài)，開(kāi)關(guān)SW3成為導(dǎo)通狀態(tài)，節(jié)點(diǎn)N8的保持電壓反饋到CMOS反相器電路INV1的輸入端。
由此，反相器電路INV1的柵極輸入成為節(jié)點(diǎn)N8即VSS電位。另外，INV2的柵極輸入成為VDD。即，反相器電路1的P溝道型MOSFET的柵極電位是VSS。這一點(diǎn)對(duì)于該P(yáng)溝道型MOSFET，是使NBTI加速的條件，如果長(zhǎng)時(shí)間保持該狀態(tài)，則該MOSFET的閾值(不是邏輯閾值)電壓成為逐漸升高的傾向。雖然不能夠確保升高，但至少不是降低的條件。如果反相器電路INV1的P溝道型MOSFET的閾值電壓升高那樣變動(dòng)，則根據(jù)與N溝道型MOSFET的關(guān)系，反相器電路INV1的邏輯閾值電壓相對(duì)降低。
另一方面，如果對(duì)于反相器電路2的P溝道型MOSFET進(jìn)行觀察，則柵極電位是VDD，由于這是難以引起NBTI加速的條件，因此反相器電路INV2的邏輯閾值電壓的變化比較小。即，通過(guò)持續(xù)動(dòng)作狀態(tài)2，反相器電路INV1的邏輯閾值變動(dòng)為較低，而由于維持反相器電路INV2的邏輯閾值，因此將相對(duì)擴(kuò)大原來(lái)的閾值差。由此，即使在邏輯閾值的差小的情況下，由于提高再現(xiàn)性低的識(shí)別比特的再現(xiàn)性，因此能夠?qū)崿F(xiàn)對(duì)于時(shí)間變化承受性高的識(shí)別號(hào)碼發(fā)生電路。
另外，當(dāng)反相器電路INV1的邏輯閾值比反相器電路INV2的邏輯閾值高時(shí)，節(jié)點(diǎn)N2的電位低于INV2的邏輯閾值電壓。從而，在反饋動(dòng)作中，放大節(jié)點(diǎn)N8，成為VDD電位。另外，INV2的柵極輸入成為VSS。即，反相器電路INV2的P溝道型MOSFET的柵極電位是VSS。這一點(diǎn)對(duì)于該P(yáng)溝道型MOSFET來(lái)講，是使NBTI加速的條件，與上述相同，如果長(zhǎng)時(shí)間保持該狀態(tài)，則該MOSFET的閾值(不是邏輯閾值)電壓成為逐漸升高的傾向。雖然不一定確保升高，但至少不是降低的條件。如果反相器電路INV2的P溝道型MOSFET的閾值電壓升高那樣變動(dòng)，則按照與N溝道型MOSFET的關(guān)系，反相器電路INV2的邏輯閾值電壓相對(duì)降低。
另一方面，如果對(duì)于反相器電路1的P溝道型MOSFET進(jìn)行觀察，則柵極電位是VDD，由于這是難以引起NBTI加速的條件，因此反相器電路INV1的邏輯閾值電壓的變化比較小。即，通過(guò)持續(xù)動(dòng)作狀態(tài)2，反相器電路INV2的邏輯閾值變動(dòng)為較低，而由于維持反相器電路INV1的邏輯閾值，因此將相對(duì)擴(kuò)大原來(lái)的閾值差。由此，即使在邏輯閾值的差小的情況下，由于提高再現(xiàn)性低的識(shí)別比特的再現(xiàn)性，因此能夠?qū)崿F(xiàn)對(duì)于時(shí)間變化承受性高的識(shí)別號(hào)碼發(fā)生電路。
在圖44中，在防止動(dòng)作狀態(tài)2成為錯(cuò)誤狀態(tài)的基礎(chǔ)上，在半導(dǎo)體集成電路裝置每次投入電源的起動(dòng)時(shí)，由半導(dǎo)體集成電路裝置中的電源復(fù)位電路或者起動(dòng)電路那樣的電路首先開(kāi)始第1動(dòng)作狀態(tài)，然后轉(zhuǎn)移到第2動(dòng)作狀態(tài)。由此，與反相器電路INV6，INV7自身的電源起動(dòng)特性無(wú)關(guān)，能夠進(jìn)行適宜的反饋動(dòng)作。
圖45中示出本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的一個(gè)實(shí)施例的具體電路圖。在該實(shí)施例中，作為上述開(kāi)關(guān)SW0～SW3使用N溝道型MOSFET與P溝道型MOSFET并聯(lián)連接構(gòu)成的CMOS開(kāi)關(guān)。另外，在構(gòu)成反相器電路INV2和放大電路的各個(gè)反相器電路INV3～I(xiàn)NV5的各個(gè)輸入端子上，設(shè)置CMOS開(kāi)關(guān)和上拉到電源電壓VDD的P溝道型MOSFET。
而且，反饋控制信號(hào)FB除去閂鎖電路的開(kāi)關(guān)SW1～SW3的控制以外，還用于使反相器電路INV1的輸入和輸出短路的開(kāi)關(guān)SW0的開(kāi)關(guān)控制中。即，形成上述反饋信號(hào)FB的反相信號(hào)的反相器電路INV10的輸出信號(hào)除去用于上述那樣的CMOS開(kāi)關(guān)SW1～SW3的控制以外，還供給到與非門(mén)電路G1的一個(gè)輸入端。在該與非門(mén)電路G1的另一個(gè)輸入端供給上述信號(hào)EN，根據(jù)與非門(mén)電路G1的輸出信號(hào)和由反相器電路INV9形成的反相信號(hào)進(jìn)行開(kāi)關(guān)SW0的控制。
在該實(shí)施例電路中，在搭載了這樣的識(shí)別號(hào)碼電路的半導(dǎo)體集成電路裝置或者半導(dǎo)體芯片上供給了電源電壓的狀態(tài)下，如果信號(hào)EN是低電平，則P溝道型MOSFETQ11～Q15成為導(dǎo)通狀態(tài)，在各CMOS反相器電路的輸入端子上供給電源電壓VDD那樣的高電平。這時(shí)，根據(jù)信號(hào)EN的低電平和由反相器電路INV8翻轉(zhuǎn)了的反相信號(hào)的高電平，設(shè)置在各CMOS反相器電路INV2至INV5的輸入端子上的開(kāi)關(guān)成為斷開(kāi)狀態(tài)，切斷各反相器電路之間串聯(lián)連接，因此輸入端子的電壓電平成為與上述MOSFETQ11～Q15的導(dǎo)通狀態(tài)相對(duì)應(yīng)的高電平。
這樣做，在半導(dǎo)體集成電路裝置或者半導(dǎo)體芯片上進(jìn)行電源供給的狀態(tài)下，在防止構(gòu)成沒(méi)有取出識(shí)別號(hào)碼狀態(tài)下的CMOS反相器電路的P溝道型MOSFET的閾值電壓(不是CMOS反相器電路的邏輯閾值)由所謂的NBTI現(xiàn)象引起的變動(dòng)方面是有益的。
如果使上述信號(hào)EN從低電平變化到高電平，則使反相器電路INV1～I(xiàn)NV5連接成串聯(lián)形態(tài)的開(kāi)關(guān)成為接通狀態(tài)，門(mén)電路G1的輸出信號(hào)成為低電平，使開(kāi)關(guān)SW0成為接通狀態(tài)。由此，能夠從反相器電路INV5的輸出得到把CMOS反相器電路INV1的邏輯閾值電壓與CMOS反相器電路INV2的邏輯閾值電壓的差電壓放大的信號(hào)。當(dāng)信號(hào)FB是低電平時(shí)，開(kāi)關(guān)SW0成為接通狀態(tài)，這樣的反相器電路5的輸出信號(hào)被取入到構(gòu)成閂鎖電路的反相器電路INV6，INV7中。
如果在上述狀態(tài)下使信號(hào)FB從低電平變化到高電平，則在閂鎖電路中開(kāi)關(guān)SW1成為斷開(kāi)狀態(tài)，開(kāi)關(guān)SW2和開(kāi)關(guān)SW3成為接通狀態(tài)，保持上述取入的識(shí)別信息，而且通過(guò)開(kāi)關(guān)SW3把與其相對(duì)應(yīng)的信號(hào)反饋到反相器電路INV1的輸入端，設(shè)定反相器電路INV1～I(xiàn)NV5的輸入電壓，如上述那樣，使得謀求保證并且穩(wěn)定反過(guò)來(lái)利用了NBTI的識(shí)別信號(hào)。這時(shí)，根據(jù)信號(hào)FB的高電平，與非門(mén)電路的G1的輸出信號(hào)返回到高電平，使上述反相器電路INV1的輸入與輸出短路的開(kāi)關(guān)SW0成為斷開(kāi)狀態(tài)。
構(gòu)成放大器電路的反相器電路INV4，INV5等由于其輸入電壓與邏輯閾值電壓的差電壓大，因此如上所述，可以考慮實(shí)質(zhì)上不受到NBTI的影響。而由于通過(guò)采用與反相器電路INV2，INV3等相同的電路結(jié)構(gòu)，能夠在半導(dǎo)體集成基板上形成電路的方面使用相同的電路單元，因此在利用后述的軟件IP技術(shù)方面是有益的。
圖46示出本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的又一個(gè)實(shí)施例的具體電路圖。該實(shí)施例擴(kuò)展了如上述圖44等中所示那樣的1比特識(shí)別號(hào)碼發(fā)生電路。本實(shí)施例面向使用很少的電路元件生成8比特的識(shí)別號(hào)碼的電路。
在本實(shí)施例中，電路圖中的所有的CMOS反相器電路的常數(shù)以及布局形狀是相同的。即，單位電路(單元)由CMOS反相器電路，設(shè)置在其輸入端子的CMOS開(kāi)關(guān)，把其輸入端子與輸入端子短路的CMOS開(kāi)關(guān)構(gòu)成。由設(shè)置在上述輸入端子上的CMOS開(kāi)關(guān)把各個(gè)單位電路連接成串聯(lián)形態(tài)。圖中，4個(gè)單位電路連接成串聯(lián)形態(tài)。在4個(gè)單位電路中的第一級(jí)電路上，經(jīng)過(guò)上述CMOS開(kāi)關(guān)供給電源電壓。
并聯(lián)設(shè)置2個(gè)上述那樣的串聯(lián)電路，在配置在相對(duì)位置的CMOS反相器電路的2個(gè)CMOS開(kāi)關(guān)中，共同供給選擇信號(hào)X0以及其反相信號(hào)X0/～X3以及其反相信號(hào)X3/。由此，上述單位電路沿著成為串聯(lián)連接的信號(hào)傳遞方向以及與其正交的方向矩陣形地配置。
在上述2個(gè)串聯(lián)電路的最末級(jí)電路的輸出端子上，設(shè)置開(kāi)關(guān)，供給選擇某一個(gè)串聯(lián)電路的選擇信號(hào)Y0，Y0/以及Y1，Y1/。而且，設(shè)置構(gòu)成上述那樣的放大電路的反相器電路INV4和INV5，從輸出端子OUT輸出識(shí)別號(hào)碼輸出。在上述反相器電路INV4的輸入端，為了采用上述那樣的NBTI對(duì)策，設(shè)置由信號(hào)PON進(jìn)行控制，在反相器電路INV4的輸入端子上供給電源電壓的P溝道型MOSFET。
圖47示出用于說(shuō)明上述圖46的實(shí)施例電路的動(dòng)作的定時(shí)圖。
1)當(dāng)通電信號(hào)PON是低電平時(shí)，選擇信號(hào)X0～X3是低電平，其反相信號(hào)X0/～X3/是高電平，Y0和Y1是低電平，其反相信號(hào)Y0/和Y1/是高電平。CMOS反相器的輸出中，INV00，INV20以及INV01，INV21和INV4分別是低電平，INV10，INV30以及INV11，INV31以及INV5分別是高電平。
2)如果通電信號(hào)PON轉(zhuǎn)移到高電平，則選擇信號(hào)X0成為高電平，X0/成為低電平，Y0成為高電平，Y0/成為低電平。從電源電壓VDD切斷反相器電路INV00和INV01的輸入，各個(gè)輸入與輸出由根據(jù)選擇信號(hào)X0的高電平，X0/的低電平成為接通狀態(tài)的CMOS開(kāi)關(guān)短路，反相器電路INV00和INV01的輸出電壓成為與邏輯閾值相對(duì)應(yīng)的電壓。
反相器電路INV00的邏輯閾值VLT(INV00)與其下一級(jí)反相器電路INV10的邏輯閾值VLT(INV10)的關(guān)系如果是VLT(INV00)＞VLT(INV10)，則反相器電路INV10的輸出電壓根據(jù)反相器電路INV10具有的反相放大作用，在VSS電位一側(cè)即低電平一側(cè)加大振幅。反之，如果是VLT(INV00)＜VLT(INV10)，則在VDD電位一側(cè)及高電平一側(cè)加大振幅。反相器電路INV10，INV11的輸出振幅進(jìn)而由下一級(jí)反相器電路INV20～I(xiàn)NV30，INV21～I(xiàn)NV31放大。
反相器電路INV30的輸出通過(guò)由選擇信號(hào)Y0，Y0/選擇的CMOS開(kāi)關(guān)，進(jìn)而通過(guò)由2級(jí)CMOS反相器電路INV4和INV5構(gòu)成的放大電路，輸出到輸出端子OUT。其結(jié)果，如果是VLT(00)＞VLT(10)，則在輸出端子OUT上輸出低電平，如果是VLT(00)＜VLT(10)，則在輸出端子OUT上輸出高電平。
3)接著，轉(zhuǎn)移選擇信號(hào)，X0成為低電平(X0/成為高電平)，X1成為高電平(X1/成為低電平)。反相器電路INV10和INV11的輸入根據(jù)X1的高電平(X1/的低電平)，設(shè)置在輸入端子的CMOS開(kāi)關(guān)成為斷開(kāi)狀態(tài)，從前一級(jí)反相器電路INV00和INV10的輸出切斷，由CMOS開(kāi)關(guān)把各個(gè)輸入與輸出短路，反相器電路INV10和INV11的輸出成為邏輯閾值。反相器電路INV10的邏輯閾值VLT(INV10)與其下一級(jí)反相器電路INV11的邏輯閾值VLT(INV11)的關(guān)系如果是VLT(INV10)＞VLT(INV20)，則反相器電路INV20的輸出電壓根據(jù)反相器電路INV20具有的反相放大作用，在VSS電位一側(cè)即低電平一側(cè)加大振幅。反之，如果是VLT(INV10)＜VLT(INV20)，則反相器電路INV20的輸出電壓根據(jù)反相器電路INV20具有的反相放大作用，在VDD電位一側(cè)即高電平一側(cè)加大振幅。
上述反相器電路INV20，INV21的輸出振幅的每一個(gè)進(jìn)而由下一級(jí)反相器電路INV30，INV31放大。上述反相器電路INV30的輸出通過(guò)由選擇信號(hào)Y0，Y0/選擇的CMOS開(kāi)關(guān)，進(jìn)而通過(guò)2級(jí)CMOS反相器電路INV4和INV5，輸出到輸出端子OUT。
其結(jié)果，如果是VLT(INV10)＞VLT(INV20)，則在輸出端子OUT上輸出高電平，如果是VLT(INV10)＜VLT(INV20)，則在輸出端子OUT上輸出低電平。這里，CMOS反相器電路的邏輯閾值的前后的大小關(guān)系與輸出端子OUT的值的對(duì)應(yīng)在上述2)和3)的情況下相反。這一點(diǎn)是根據(jù)由上述CMOS開(kāi)關(guān)連接的反相器電路的數(shù)量，即，放大邏輯閾值電壓差CMOS反相器電路的級(jí)數(shù)不同而決定的。
4)接著，轉(zhuǎn)移選擇信號(hào)，X1成為低電平(X1/成為高電平)，X2成為高電平(X2/成為低電乎)。反相器電路INV20與INV21的輸出與上述相同，根據(jù)CMOS開(kāi)關(guān)的斷開(kāi)狀態(tài)，從前一級(jí)反相器電路INV10和INV11的輸出切斷，由CMOS開(kāi)關(guān)把各個(gè)輸入與輸出短路，反相器電路INV20和INV21的輸出成為邏輯閾值。
以后的動(dòng)作與上述2)相同。
5)接著，轉(zhuǎn)移選擇信號(hào)，X2成為低電平(X2/成為高電平)，X3成為高電平(X3/成為低電平)。反相器電路INV30和INV31的輸出與上述相同，CMOS開(kāi)關(guān)成為斷開(kāi)狀態(tài)，從前一級(jí)反相器電路INV20和INV21的輸出切斷，由CMOS開(kāi)關(guān)把各個(gè)輸入與輸出短路，反相器電路INV30和INV31的輸出成為邏輯閾值。反相器電路INV30的邏輯閾值VLT(30)與其下一級(jí)反相器電路INV4的邏輯閾值(4)的關(guān)系如果是VLT(30)＞VLT(4)，則反相器電路INV4的輸出電壓根據(jù)反相器電路INV5具有的反相放大作用，在VSS電位一側(cè)即低電平一側(cè)加大振幅。反之，如果是VLT(30)＜VLT(4)，則在VDD電位一側(cè)即高電平一側(cè)加大振幅。
其結(jié)果，如果是VLT(30)＞VLT(4)，則在輸出端子OUT上輸出高電平，如果是VLT(30)＜VLT(4)，則在輸出端子OUT上輸出低電平。
6)而在以后的轉(zhuǎn)移中，選擇信號(hào)Y0成為低電平(Y0/成為高電平)，Y1成為高電平(Y1/成為低電平)，進(jìn)行與上述2)～5)相同的動(dòng)作。由此，能夠進(jìn)行由4×2＝8比特構(gòu)成的識(shí)別號(hào)碼輸出。
在本實(shí)施例中，具有兼?zhèn)渖勺R(shí)別號(hào)碼的反相器電路和放大電路，以及通過(guò)讀出動(dòng)作串行輸出識(shí)別號(hào)碼的特征。由此，能夠簡(jiǎn)化電路，適于從1個(gè)端子串行輸出識(shí)別號(hào)碼的情況。
圖48示出在上述圖46的實(shí)施例中使用的單位電路的又一個(gè)實(shí)施例的電路圖。該實(shí)施例進(jìn)行上述那樣的NBTI對(duì)策。即，在反相器電路的輸入端子上、除去用于把上述那樣的反相器電路串聯(lián)連接的CMOS開(kāi)關(guān)以外，還添加了當(dāng)識(shí)別號(hào)碼電路為非激活時(shí)用于從前一級(jí)電路分離輸入端子的CMOS開(kāi)關(guān)。而且，在輸入端設(shè)置用于在輸入端子上供給電源電壓的P溝道型MOSFET。
在本實(shí)施例的單位電路中，當(dāng)通電信號(hào)PON是低電平時(shí)，即當(dāng)供給電源電壓，沒(méi)有從識(shí)別號(hào)碼發(fā)生電路讀出識(shí)別號(hào)碼時(shí)，使這樣的信號(hào)PON成為低電平，與上述那樣的選擇信號(hào)X0，X0/等無(wú)關(guān)，從前一級(jí)電路分離各個(gè)反相器電路的輸入端子，由P溝道型MOSFET供給電源電壓VDD。
圖49示出本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的又一個(gè)實(shí)施例的電路圖。本實(shí)施例把上述圖46所示的單位電路串聯(lián)連接成1列，使用二進(jìn)制計(jì)數(shù)器和譯碼器形成選擇信號(hào)。即，由二進(jìn)制計(jì)數(shù)器計(jì)數(shù)升計(jì)數(shù)時(shí)鐘，把其計(jì)數(shù)輸出供給到與各個(gè)單位電路相對(duì)應(yīng)設(shè)置的譯碼器，從上述前一級(jí)電路順序地生成選擇信號(hào)X0(X0/)至Xn(Xn/)。
圖50示出本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的又一個(gè)實(shí)施例的電路圖。本實(shí)施例把上述圖46所示的單位電路串聯(lián)連接成1列，使用移位寄存器形成選擇信號(hào)。即，與各個(gè)單位電路相對(duì)應(yīng)，設(shè)置移位寄存器(一級(jí)部分)，順序地把上述選擇信號(hào)移位，從第一級(jí)單位電路順序地進(jìn)行上述那樣的選擇動(dòng)作。
圖49以及圖50的每一個(gè)實(shí)施例中通過(guò)把用虛線包圍的部分作為一個(gè)單位電路，能夠容易地進(jìn)行布局或者擴(kuò)展、安裝。特別是在圖50的實(shí)施例電路中，在擴(kuò)展識(shí)別號(hào)碼的比特?cái)?shù)的情況下，由于可以僅連接由單位電路的串聯(lián)連接線、移位時(shí)鐘以及復(fù)位構(gòu)成的3種信號(hào)線，因此提高了對(duì)于芯片安裝的自由度，從而適于后述那樣的軟件IP。
圖51示出適用了本發(fā)明的半導(dǎo)體集成電路裝置或者半導(dǎo)體芯片的一個(gè)實(shí)施例的電路布局圖。該圖模擬了一般的系統(tǒng)LSI芯片，在芯片周圍部分，設(shè)置通常的I/O單元(輸入輸出電路)，內(nèi)部安裝電路設(shè)置多個(gè)與系統(tǒng)LSI功能相對(duì)應(yīng)的電路。
圖52示出上述I/O單元的標(biāo)準(zhǔn)的一實(shí)施例的框圖，由輸出緩沖電路，輸入緩沖電路以及與它們相對(duì)應(yīng)設(shè)置的鍵合焊盤(pán)(PDA)構(gòu)成。上述輸出緩沖電路和輸入緩沖電路由輸入輸出控制信號(hào)控制，進(jìn)行輸入動(dòng)作或者輸出動(dòng)作。
圖53示出本發(fā)明的半導(dǎo)體集成電路裝置或者半導(dǎo)體芯片中設(shè)置的I/O單元的一個(gè)實(shí)施例的電路布局圖。在本實(shí)施例中，設(shè)置用于驅(qū)動(dòng)輸出MOSFET的輸出前置緩沖電路。上述圖52的輸出緩沖電路由上述輸出前置緩沖電路和輸出MOSFET構(gòu)成。
用于絲焊的鍵合焊盤(pán)以比較大的占有面積形成。與此相適應(yīng)，布局輸出MOSFET以及輸出緩沖電路和輸入緩沖電路。由此，能夠與鍵合焊盤(pán)的間隙相對(duì)應(yīng)，高效地配置I/O單元。
這樣，由于I/O單元構(gòu)成為具有比較大的占有面積，因此如在輸出緩沖電路或者輸出MOSFET的一部分上添加了斜線那樣，能夠嵌入上述實(shí)施例所示那樣的1比特識(shí)別號(hào)碼發(fā)生電路。
圖54示出本發(fā)明的半導(dǎo)體集成電路裝置或者半導(dǎo)體芯片中設(shè)置的輸出緩沖電路的一個(gè)實(shí)施例的電路圖。在本實(shí)施例中，在輸出緩沖電路上添加了上述1比特識(shí)別號(hào)碼發(fā)生電路。
在本實(shí)施例中，識(shí)別號(hào)碼電路允許信號(hào)激活時(shí)(這時(shí)，正規(guī)的輸出允許信號(hào)是非激活)，從并聯(lián)設(shè)置在正規(guī)輸出緩沖電路上的緩沖器輸出1比特的識(shí)別號(hào)碼。由于該緩沖器的驅(qū)動(dòng)能力可以很小，因此與正規(guī)電路的輸出MOSFET相比較可以是小尺寸的MOSFET。在該結(jié)構(gòu)中，不需要用于輸出識(shí)別號(hào)碼的特別的輸出端子，能夠利用設(shè)置在半導(dǎo)體集成電路裝置或者半導(dǎo)體芯片中的多個(gè)輸入輸出端子或者輸入輸出焊盤(pán)，取出由多比特構(gòu)成的識(shí)別號(hào)碼。
圖55示出本發(fā)明的半導(dǎo)體集成電路裝置或者半導(dǎo)體芯片中設(shè)置的輸出緩沖電路的又一個(gè)實(shí)施例的電路圖。本實(shí)施例也在輸出緩沖電路上添加上述1比特識(shí)別號(hào)碼發(fā)生電路。在本實(shí)施例中，利用正規(guī)輸出緩沖電路輸出識(shí)別號(hào)碼。即，在輸出前置緩沖電路上添加門(mén)電路，使得選擇性地輸出正規(guī)輸出和識(shí)別號(hào)碼。識(shí)別號(hào)碼電路允許信號(hào)既可以從LSI的專用管腳生成，也可以根據(jù)特別的DFT功能生成。這一點(diǎn)在上述圖54的實(shí)施例中也相同。
近年來(lái)，在邏輯LSI中廣泛采用JTAG(聯(lián)合測(cè)試行動(dòng)組織)。在JTAG標(biāo)準(zhǔn)中，具有登錄LSI的識(shí)別號(hào)碼并讀出的所謂IDCODE的功能。但是，由于比特?cái)?shù)少于32比特，而且細(xì)致地規(guī)定比特結(jié)構(gòu)，使得各比特識(shí)別器件以及制造廠家等，因此不能夠用作為各個(gè)芯片的識(shí)別號(hào)碼。
圖56示出本發(fā)明的半導(dǎo)體集成電路裝置的一個(gè)實(shí)施例的概略結(jié)構(gòu)圖。在本實(shí)施例中，下了很大的功夫使得利用JTAG的接口進(jìn)行識(shí)別號(hào)碼的輸出。
在JTAG對(duì)應(yīng)器件(半導(dǎo)體集成電路裝置)中，除去用于進(jìn)行半導(dǎo)體集成電路裝置本身功能的內(nèi)部安裝邏輯電路以外，還在內(nèi)部安裝了由邊界掃描寄存器，指令寄存器，選擇寄存器以及旁路寄存器電路，控制這些寄存器的TAP控制器構(gòu)成的測(cè)試邏輯電路。
進(jìn)行對(duì)于測(cè)試邏輯的命令或者測(cè)試數(shù)據(jù)，測(cè)試結(jié)果的數(shù)據(jù)等的輸入輸出的串行接口稱為T(mén)AP(測(cè)試訪問(wèn)口)，具有5條信號(hào)線。通過(guò)用外部主計(jì)算機(jī)等的控制，該信號(hào)線實(shí)施JTAG測(cè)試。
圖57示出本發(fā)明的半導(dǎo)體集成電路裝置的基本JTAG單元的一個(gè)實(shí)施例的框圖。在本實(shí)施例中，在構(gòu)成JTAG的邊界掃描寄存器的單元中組裝了1比特識(shí)別號(hào)碼發(fā)生電路。JTAG單元有時(shí)組裝到上述圖51等的I/O單元中，有時(shí)組裝到內(nèi)部安裝邏輯電路中。
在邊界掃描寄存器的單元中，通過(guò)添加切換輸入來(lái)自內(nèi)部安裝邏輯電路的信號(hào)和由1比特識(shí)別信號(hào)發(fā)生電路生成的識(shí)別信息，使得能夠進(jìn)行利用邊界掃描寄存器的移位動(dòng)作的串行輸出。
圖58示出用于說(shuō)明利用了本發(fā)明的半導(dǎo)體集成電路裝置的邊界掃描寄存器的移位動(dòng)作的識(shí)別號(hào)碼的串行輸出動(dòng)作的一個(gè)實(shí)施例的結(jié)構(gòu)圖。
在本實(shí)施例中，把LSI取為3個(gè)(A～C)，把各個(gè)JTAG單元(邊界掃描寄存器)取為7個(gè)、7個(gè)、9個(gè)，為了示出在各個(gè)單元中的數(shù)據(jù)流動(dòng)，添加了數(shù)據(jù)號(hào)碼的數(shù)字。而且，在該圖中，作為代表，示出讀出來(lái)自搭載在LSI-B中的識(shí)別號(hào)碼發(fā)生電路(ID-ROM)的識(shí)別號(hào)碼的動(dòng)作的例子。
狀態(tài)1是初始狀態(tài)，示出JTAG中的動(dòng)作動(dòng)態(tài)。
狀態(tài)2例如根據(jù)JTAG的專用命令，從JTAG單元分離LSI-B的TDO，代替該單元，連接到識(shí)別號(hào)碼發(fā)生電路ID-ROM上。
在狀態(tài)3中，根據(jù)JTAG的移位命令，識(shí)別號(hào)碼發(fā)生電路ID-ROM進(jìn)行移位動(dòng)作，從串行TDO輸出識(shí)別號(hào)碼。在該圖中，示出發(fā)送出了3比特的識(shí)別號(hào)碼信息(I，II、III)的狀態(tài)。另外，各個(gè)LSI內(nèi)的JTAG單元與通常相同，向右移位，通過(guò)LSI-C輸出LSI-B的識(shí)別號(hào)碼。
在取出了該識(shí)別號(hào)碼以后，雖然沒(méi)有圖示，但是從專用命令模式返回到通常自動(dòng)模式，TDO連接到JTAG單元上。在上述動(dòng)作中，雖然缺少LSI-B的JTAG單元信息(9)、(10)，(11)，但是如果需要在以后通過(guò)在通常模式下反復(fù)移位，能夠設(shè)置信息(9)，(10)，(11)。
圖59示出用于說(shuō)明利用了本發(fā)明的半導(dǎo)體集成電路裝置的邊界掃描寄存器的移位動(dòng)作的識(shí)別號(hào)碼的串行輸出動(dòng)作的又一個(gè)實(shí)施例的結(jié)構(gòu)圖。與上述圖58的實(shí)施例的不同點(diǎn)在于，在狀態(tài)3中，僅移位LSI-C的JTAG單元。由此，沒(méi)有在上述圖59的實(shí)施例中所發(fā)生的缺少LSI-B的JTAG單元信息(9)，(10)，(11)的現(xiàn)象，能夠得到猶如在LSI-B與LSI-C的JTAG單元信息之間插入ID-ROM信息的結(jié)果。
圖59示出用于說(shuō)明利用了本發(fā)明的半導(dǎo)體集成電路裝置的邊界掃描寄存器的移位動(dòng)作的識(shí)別號(hào)碼的串行輸出動(dòng)作的又一個(gè)實(shí)施例的結(jié)構(gòu)圖。該實(shí)施例的識(shí)別號(hào)碼發(fā)生電路(ID-ROM)與上述圖57所示的識(shí)別號(hào)碼發(fā)生電路相對(duì)應(yīng)。
狀態(tài)1是初始狀態(tài)。
在狀態(tài)2中，例如根據(jù)JTAG的專用命令，把1比數(shù)識(shí)別號(hào)碼發(fā)生電路的信息傳送到LSI-B的JTAG單元。這時(shí)，由于LSI-B的JTAG單元信息(9)，(10)，(11)由上述的識(shí)別信息的傳送動(dòng)作置換，因此被破壞。
在狀態(tài)3中，根據(jù)JTAG的移位命令，ID-ROM的識(shí)別號(hào)碼順序從LSI-B的TDO輸出。
圖61示出用于說(shuō)明利用了本發(fā)明的半導(dǎo)體集成電路裝置的邊界掃描寄存器的移位動(dòng)作的識(shí)別號(hào)碼的串行輸出動(dòng)作的又一個(gè)實(shí)施例的結(jié)構(gòu)圖。在該實(shí)施例中，組裝了識(shí)別號(hào)碼專用的移位寄存器(ID寄存器·單元)。
狀態(tài)1是初始狀態(tài)。
在狀態(tài)2中，例如根據(jù)JTAG的專用命令，LSI-B的TDO從JTAG單元分離，連接到其它號(hào)碼的專用的移位寄存器的起始端。另外，識(shí)別號(hào)碼專用的移位寄存器的末尾連接LSI-B的JTAG單元的起始端。與此同時(shí)，在識(shí)別號(hào)碼專用的移位寄存器中設(shè)置識(shí)別號(hào)碼。
在狀態(tài)3中，根據(jù)JTAG的移位命令，ID-ROM的識(shí)別號(hào)碼順序從LSI-B的TDO輸出。同時(shí)，LSI-A的單元信息與LSI-B的JTAG單元信息一起移入到識(shí)別號(hào)碼專用的移位寄存器中。
雖然沒(méi)有圖示，但是繼續(xù)進(jìn)行移位，在LSI-B的所有有效的JTAG單元信息移出后，返回到初始狀態(tài)。
圖62示出本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的又一個(gè)實(shí)施例的電路圖。本實(shí)施例把用放大電路把上述那樣的CMOS反相器電路INV1和INV2的邏輯閾值電壓差放大的識(shí)別信息保存在由與非門(mén)電路構(gòu)成的閂鎖電路中。即，根據(jù)第1寫(xiě)入信號(hào)WRITE1的高電平，把與上述反相器電路INV1和INV2的邏輯閾值電壓差相對(duì)應(yīng)的2值的識(shí)別信息輸入到閂鎖器中。
接著，使上述第1寫(xiě)入信號(hào)WRITE1成為低電平，把上述2值的識(shí)別信息保持在閂鎖電路中的同時(shí)，在由上述反相器電路INV1，INV2以及放大電路構(gòu)成的反相器電路列中，在輸入級(jí)的反相器電路INV1的輸入端供給在上拉MOSFET中形成的高電平。
接著，使用第2寫(xiě)入信號(hào)WRITE2和高電壓VPP把上述閂鎖電路的保持信息寫(xiě)入到例如熔斷絲(由FUSE或者EEPROM等構(gòu)成)非易失性的可編程器件中。而且，當(dāng)需要識(shí)別號(hào)碼時(shí)，根據(jù)信號(hào)RD訪問(wèn)可編程器件，使上述寫(xiě)入的識(shí)別號(hào)碼作為讀出數(shù)據(jù)輸出。
該結(jié)構(gòu)由于對(duì)應(yīng)于在上述第1寫(xiě)入信號(hào)WRITE1下的反相器電路INV1和INV2的邏輯閾值電壓差的識(shí)別信息記錄在其它的非易失性電路中，因此不會(huì)受到上述那樣的NBTI的影響，維持識(shí)別比特的再現(xiàn)性，能夠得到對(duì)于時(shí)間變化承受性也很高的識(shí)別號(hào)碼發(fā)生電路。
如以上的實(shí)施例那樣，在使用了CMOS反相器電路的邏輯閾值的分散性的識(shí)別號(hào)碼發(fā)生電路中，把各個(gè)元件的閾值大小的順序作為識(shí)別信息的源。
圖63以及圖64示出4個(gè)識(shí)別號(hào)碼的例子。圖63是把其閾值的順序曲線化了的圖，圖64中，被識(shí)別號(hào)碼的元件(CMOS反相器電路)在16個(gè)元件中順序最高，元件10的順序最低。這意味著元件1的邏輯閾值最高，元件10的邏輯閾值最低。如果著眼于該元件1和元件10，則順序最接近元件1的元件是元件5，順序最接近元件10的元件是元件9。
在本發(fā)明的識(shí)別號(hào)碼發(fā)生電路中，由于使CMOS反相器電路的邏輯閾值的分散性順序化，因此例如在元件1與元件5之間是否存在著怎樣的邏輯閾值電壓的差并不明確。同樣，對(duì)于元件10與元件9之間也不明確。另外，在這些差極小的情況下，有可能在測(cè)試條件等下交換元件1與元件5的順序。但是，元件1與元件10交換的可能性極低。這一點(diǎn)從圖63的曲線也容易理解。
作為在匹配時(shí)所取得的被識(shí)別號(hào)碼，當(dāng)然是在過(guò)去至少被取得1次以上，保存在數(shù)據(jù)庫(kù)中，以與被識(shí)別號(hào)碼非常相似的形式存在。所謂相似，如上述那樣，在本發(fā)明的識(shí)別號(hào)碼發(fā)生電路中，是考慮受到隨時(shí)間變化的影響不能夠完全地再現(xiàn)識(shí)別號(hào)碼的情況。這樣在一部分中，即使把CMOS反相器電路之間的分散性交換順序，也如上述那樣，在圖64的例子中，能夠容易地推斷至少關(guān)于元件1與元件10的順序，無(wú)論是過(guò)去取得的識(shí)別號(hào)碼還是最新的被識(shí)別號(hào)碼，其大小關(guān)系都不發(fā)生變化。
圖65是示出用于說(shuō)明在本發(fā)明的識(shí)別號(hào)碼發(fā)生電路中生成的識(shí)別號(hào)碼的高速識(shí)別號(hào)碼匹配(檢索)算法的一個(gè)實(shí)施例的流程圖。圖66中示出與此相對(duì)應(yīng)的結(jié)構(gòu)圖。
(1)在讀入被識(shí)別號(hào)碼的步驟中，是從由“0”和“1”構(gòu)成的上述1比特識(shí)別號(hào)碼發(fā)生電路中的每一個(gè)生成的連續(xù)數(shù)據(jù)。
(2)在順序分析步驟中，把上述數(shù)據(jù)變換為表示順序的數(shù)字。即，把如上述圖64那樣的1比特識(shí)別號(hào)碼發(fā)生電路的順序變換為數(shù)字。
(3)在最大最小元件抽取步驟中，分析順序，抽取并記錄最大順序的元件和最小順序的元件的號(hào)碼。
(4)從管理帳簿取出1個(gè)登錄完畢的識(shí)別號(hào)碼。
(5)取出上述登錄完畢的識(shí)別號(hào)碼中的與上述所記錄的最大和最小的識(shí)別號(hào)碼相對(duì)應(yīng)的元件號(hào)碼的順序。例如在圖64的例子中，識(shí)別號(hào)碼1最大是1，最小是10，而如果把1與10這樣的數(shù)字進(jìn)行比較則大小的關(guān)系逆轉(zhuǎn)。這是由于順序遠(yuǎn)遠(yuǎn)地超過(guò)了由分散性等產(chǎn)生的變動(dòng)的現(xiàn)象，因此能夠容易地推斷被識(shí)別號(hào)碼是從與識(shí)別號(hào)碼1不同的芯片采取的。由此，識(shí)別號(hào)碼1判斷為不適合，并且省略以后的詳細(xì)匹配檢查。
在上述中判斷為合適的號(hào)碼在(6)和(7)中進(jìn)行詳細(xì)檢查。由于基本上與上述實(shí)施例相同因此省略。把相似性最高的識(shí)別號(hào)碼作為一致候選。另外，在(5)中，在順序的大小比較中可靠地發(fā)生適合和不適合的比例各是一半，因此省略了詳細(xì)檢查的效果也幾乎是一半。
因此，在本實(shí)施例中，進(jìn)行1組的大小比較，而通過(guò)把其作為2組，則能夠期待使上述效果進(jìn)而達(dá)到2倍。但是，如果增加組數(shù)，則大小比較的處理本身增大，有可能降低效果，因此最好兼顧識(shí)別號(hào)碼的位數(shù)或者識(shí)別號(hào)碼的總基數(shù)進(jìn)行選擇。
圖67示出組裝了本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的半導(dǎo)體芯片電路設(shè)計(jì)方法的一個(gè)實(shí)施例的流程圖。把本實(shí)施例這樣的電路設(shè)計(jì)軟件提供給設(shè)計(jì)企業(yè)或者專業(yè)制造企業(yè)?；蛘?，把相同功能安裝到EDA銷售商的工具中。
下拉并選擇菜單。
生成菜單數(shù)據(jù)。在第二次以后，能夠只是指定該菜單數(shù)據(jù)就可以選擇所希望的IP。
分析菜單數(shù)據(jù)，檢測(cè)錯(cuò)誤等。
根據(jù)菜單數(shù)據(jù)，從本機(jī)數(shù)據(jù)庫(kù)取出所需要的信息。不存在于本機(jī)數(shù)據(jù)庫(kù)中的最新信息經(jīng)過(guò)互聯(lián)網(wǎng)等網(wǎng)絡(luò)，從專業(yè)制造公司的數(shù)據(jù)庫(kù)等中取得。
根據(jù)從數(shù)據(jù)庫(kù)收集的信息，進(jìn)行生成在軟件IP中所需要的數(shù)據(jù)的處理。
判斷能否生成軟件IP。如果不能夠，則選擇硬件IP設(shè)計(jì)。
圖68示出把本發(fā)明的識(shí)別號(hào)碼發(fā)生電路安裝在內(nèi)部LSI的設(shè)計(jì)方法的一個(gè)實(shí)施例的流程圖。在本實(shí)施例中，雖然沒(méi)有特別限制，但是這是面向特定用途LSI(ASIC)的設(shè)計(jì)流程。
邏輯合成工具根據(jù)在上述圖67所示的設(shè)計(jì)流程圖的軟件IP生成的判斷結(jié)果，從真值表或者RTL記述、狀態(tài)轉(zhuǎn)移圖等生成門(mén)電平的邏輯電路(網(wǎng)絡(luò)列表)。另外，雖然沒(méi)有圖示，但大多情況下，RTL等根據(jù)VHDL或者Verilog HDL等的功能記述語(yǔ)言生成。在邏輯合成時(shí)所需要的是單元庫(kù)信息，其中包括晶體管電平的連接信息，或者延遲信息，設(shè)計(jì)信息等。另外通常在RTL中，添加稱為制約信息的定時(shí)允許誤差值或者設(shè)計(jì)配置間隔，最大信號(hào)線布線長(zhǎng)度等信息。DFP工具在門(mén)電平的邏輯電路中添加在LSI的檢查中有效的診斷邏輯，由自動(dòng)配置布線工具生成最終的設(shè)計(jì)數(shù)據(jù)。
登錄在單元庫(kù)中的單元的種類主要是反相器或者NAND(與非門(mén))，觸發(fā)器等最基本的電路構(gòu)成元件。一般，單元的數(shù)據(jù)，例如設(shè)計(jì)信息等由人工生成。但是，規(guī)模大的部件，例如像存儲(chǔ)器那樣基本功能不改變但是其結(jié)構(gòu)稍有不同的部件，有時(shí)使用自動(dòng)單元生成工具或者RAM編譯程序等。
這里，簡(jiǎn)單地說(shuō)明本發(fā)明中的所謂硬件IP和軟件IP。當(dāng)前，在半導(dǎo)體產(chǎn)業(yè)中，特別是在面向特定用途的LSI的設(shè)計(jì)制造中，分類為根據(jù)從顧客(例如游戲機(jī)或者汽車廠家等)收到的規(guī)格，在一個(gè)企業(yè)中進(jìn)行從設(shè)計(jì)到制造的綜合企業(yè)形態(tài)，以及由僅是以設(shè)計(jì)為專業(yè)的所謂LSI設(shè)計(jì)企業(yè)和僅是以制造為專業(yè)的所謂制造企業(yè)分工的形態(tài)。
另外，最近隨著分工化的潮流，產(chǎn)生供給IP的企業(yè)(IP銷售商)或者IP的流通市場(chǎng)，或者標(biāo)準(zhǔn)化支援團(tuán)體等。IP在提高LSI的設(shè)計(jì)效率方面成為重要的存在，即使在綜合企業(yè)中也不能夠忽視。
在IP中，大致有稱為硬件IP和軟件IP的部分。把LSI設(shè)計(jì)企業(yè)與基于制造企業(yè)的分工形態(tài)為對(duì)象的情況進(jìn)行比較觀察兩者的差別。ASI設(shè)計(jì)企業(yè)(非制造企業(yè))根據(jù)顧客規(guī)格生成使用了圖68的HVDL或者Verilog HDL的功能記述語(yǔ)言的數(shù)據(jù)，或者真值表或RTL記述、狀態(tài)轉(zhuǎn)移圖等數(shù)據(jù)，制約信息等。其中，顧客自身有時(shí)委托LSI設(shè)計(jì)企業(yè)直到生成這些數(shù)據(jù)為止。
其次，在LSI設(shè)計(jì)企業(yè)中，使用在開(kāi)始敘述的邏輯合成工具生成網(wǎng)絡(luò)列表。在邏輯合成時(shí)，所使用的電路元件限于登錄在單元庫(kù)中的元件。這些元件是制造產(chǎn)品的專業(yè)制造公司認(rèn)定的，一般制造公司自己提供的元件是前面敘述過(guò)的反相器電路或者NAND門(mén)電路那樣的基本的元件。
但是，實(shí)際上由于專業(yè)制造公司為了提高本身公司的競(jìng)爭(zhēng)力，因此提供更復(fù)雜的元件。但是，只是專業(yè)制造公司，難以準(zhǔn)備例如PLL或者SRAM，運(yùn)算電路等復(fù)雜而且高性能的電路，因此設(shè)計(jì)并供給這些電路的IP銷售商出現(xiàn)。由于在IP中PLL的電路自身復(fù)雜而且在所使用的工藝方面極大地依賴于特性，因此IP銷售商一般以硬件ID形式供給。硬件IP如果簡(jiǎn)單地說(shuō)則在單元庫(kù)中，登錄IP銷售商所設(shè)計(jì)的單元設(shè)計(jì)。因此，在硬件IP銷售商供應(yīng)硬件IP時(shí)，專業(yè)制造公司當(dāng)然要請(qǐng)求在每一個(gè)工藝階段改變IP，得到制造公司的認(rèn)定，進(jìn)而還必須登錄在各LSI設(shè)計(jì)企業(yè)所具有的單元庫(kù)中。
另一方面，在軟件IP的情況下，IP銷售商僅向LSI設(shè)計(jì)企業(yè)或者制造企業(yè)，或者其顧客供給前面的HVDL或者Verilog HDL的功能記述語(yǔ)言的數(shù)據(jù)，或者真值表或RTL記述、狀態(tài)轉(zhuǎn)移圖等數(shù)據(jù)，制約信息等。因此當(dāng)前，在面向特定用途的LSI的市場(chǎng)中，先行普及軟件IP，并且可以認(rèn)為今后其優(yōu)越性也不會(huì)改變。另外，RAM編譯程序終究是生成自動(dòng)單元庫(kù)的部件，因而包含在硬件IP的范疇內(nèi)。
如上述那樣，基于硬件IP的供給形態(tài)在IP的流通或者普及方面較差，進(jìn)而，供給硬件IP的一方還具有負(fù)擔(dān)每個(gè)工藝的設(shè)計(jì)變更的缺點(diǎn)。對(duì)此，本實(shí)施例的識(shí)別號(hào)碼發(fā)生電路特別是圖49或者圖50所示的電路僅是其心臟部分是反相器和通路晶體管，當(dāng)然由于其它部分由標(biāo)準(zhǔn)的邏輯元件構(gòu)成因此比較容易實(shí)現(xiàn)軟件IP化。例如，如果在單元庫(kù)中已經(jīng)登錄了CMOS反相器電路和CMOS開(kāi)關(guān)(通路晶體管)，則僅是用RTL記述，就能夠向設(shè)計(jì)企業(yè)供給IP。在假如沒(méi)有按照標(biāo)準(zhǔn)登錄通路晶體管的情況下，雖然需要僅重新登錄通路晶體管，但是其規(guī)模極小。
當(dāng)然，自動(dòng)布局布線處理的布局或者布線的結(jié)果不規(guī)則地產(chǎn)生將增大弱點(diǎn)，例如，有可能引起2個(gè)識(shí)別用反相器配置在極端離開(kāi)的位置。于是，電路圖的信號(hào)P和信號(hào)PP的布線長(zhǎng)度加長(zhǎng)，易于受到來(lái)自周邊的噪聲的影響。為了降低該噪聲，在配置布線處理中，有效的是提供配置或者信號(hào)線長(zhǎng)的限制。另外，只是把這一部分與登錄在單元庫(kù)中的標(biāo)準(zhǔn)單元相組合作為新的單元進(jìn)行登錄也是有效的。當(dāng)然，計(jì)數(shù)器或者譯碼器等用自動(dòng)配置布線等生成是有效的。
近年來(lái)，正在增加在LSI中組裝ID號(hào)碼或者各種固有信息(以下，把這些稱為一般信息)等的應(yīng)用例子。例如，安裝產(chǎn)品的生產(chǎn)線號(hào)碼，或者制造周號(hào)碼，制造的等級(jí)，制造管理信息。這些一般使用激光熔斷或者EPROM等把ID號(hào)碼編程。在編程中，當(dāng)然不能有激光編程的錯(cuò)誤，而激光熔斷絲方式幾乎在晶片狀態(tài)下加工，在激光工藝以后的工藝中也不變化。其信息如果是與生命、財(cái)產(chǎn)有關(guān)的內(nèi)容則將更重要。
但是，在編程以后進(jìn)行劃片，在芯片一個(gè)個(gè)分散的狀態(tài)下，具有即使能夠讀出激光編程時(shí)所寫(xiě)入的一般信息，也非常難以確認(rèn)其是否正確這樣重要的問(wèn)題。作為其對(duì)策考慮以下的方法。第一，添加奇偶比特，檢測(cè)數(shù)據(jù)的變動(dòng)。用于奇偶檢查的功能既可以安裝在芯片中，也可以在測(cè)定器中進(jìn)行判斷。
但是，在嚴(yán)格的意義上，仍然不能確定寫(xiě)入在芯片中的數(shù)據(jù)。
另一種是為確保所讀出的信息的可靠性，制作記錄以某種方法讀出的一般信息的機(jī)構(gòu)，確認(rèn)信息的重復(fù)的方法。在該方法中，通過(guò)把惡劣重復(fù)的芯片全部進(jìn)行不良品處理，能夠防止產(chǎn)品的事故。但是，在現(xiàn)實(shí)中當(dāng)多個(gè)芯片的讀出信息重復(fù)了時(shí)，難以確認(rèn)哪一個(gè)是正確的，使得芯片的管理以及處置復(fù)雜。
即，發(fā)明者認(rèn)為前面舉出的問(wèn)題的本質(zhì)的解決方法在于一次識(shí)別分散了的芯片，能夠了解其芯片的正確信息，并且與其進(jìn)行比較。
因此，發(fā)明者還考慮了在芯片中添加固有的識(shí)別號(hào)碼，根據(jù)其信息從數(shù)據(jù)庫(kù)等得到正確的號(hào)碼這樣的思想，但是即使用相同的激光熔斷絲寫(xiě)入其信息自身，也不過(guò)是重復(fù)相同的動(dòng)作。
另一方面，如果依據(jù)信息論(例如，信息論龍康夫著，巖波新書(shū)刊)，則如果代碼之間的距離(例如漢明距離)大，則即使在其上面加入噪聲，也能夠檢測(cè)原信息的變化并且進(jìn)而進(jìn)行修復(fù)(例如，糾錯(cuò)碼及其應(yīng)用圖像信息媒體學(xué)會(huì)編，歐姆社刊)。這里所說(shuō)的代碼，是用激光熔斷寫(xiě)入的信息，所說(shuō)的噪聲相當(dāng)于其一部分發(fā)生了變化。
即，通過(guò)在上述固有信息上，添加代碼之間的距離大的芯片固有識(shí)別號(hào)碼，則即使全部信息的一部分多少發(fā)生變化，也能夠充分地與其它識(shí)別號(hào)碼即芯片進(jìn)行區(qū)別。因此，利用本發(fā)明的識(shí)別號(hào)碼發(fā)生電路是有效的。
圖69示出使用內(nèi)部安裝了本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的半導(dǎo)體芯片的半導(dǎo)體集成電路裝置的制造方法的一個(gè)實(shí)施例的流程圖。
把一般信息與芯片上代碼之間的距離大的固有識(shí)別號(hào)碼相吻合的信息(以下，把其稱為管理信息)用所指示的晶片上的激光熔斷絲進(jìn)行編程。固有識(shí)別號(hào)碼使用在內(nèi)部安裝的識(shí)別號(hào)碼發(fā)生電路中生成的號(hào)碼。
一般信息和固有識(shí)別號(hào)碼作為管理信息保存在數(shù)據(jù)庫(kù)上進(jìn)行管理。管理信息例如由一般信息+芯片的識(shí)別號(hào)碼構(gòu)成。
在半導(dǎo)體集成電路和IC卡組裝后的檢查工藝中，讀出管理信息，參照數(shù)據(jù)庫(kù)確認(rèn)是否有相同的管理信息。如果在數(shù)據(jù)庫(kù)內(nèi)存在相同的管理信息，則判斷為由激光器進(jìn)行的編程是正確的。當(dāng)在數(shù)據(jù)庫(kù)內(nèi)沒(méi)有發(fā)現(xiàn)相同的管理信息時(shí)，抽取出最相似的管理信息。接著，把所讀出的信息與抽取出的管理信息的各個(gè)一般信息之間進(jìn)行比較。
在該讀出時(shí)，通過(guò)對(duì)于一般信息部分例如在改變電源電壓條件等多種條件下讀出，對(duì)于固定識(shí)別號(hào)碼僅讀出1次，能夠在短時(shí)間內(nèi)確認(rèn)數(shù)據(jù)的讀出是否充分穩(wěn)定。另外，在測(cè)試中需要高速地進(jìn)行與數(shù)據(jù)庫(kù)上的管理信息的匹配。例如，可以在開(kāi)始檢查之前預(yù)先把所參照的管理信息的數(shù)據(jù)保存到附屬于測(cè)試裝置的工作站等中。
根據(jù)上述的方法，能夠迅速而且正確地確認(rèn)編程信息。而且，如果用激光熔斷絲等逐一進(jìn)行固有識(shí)別號(hào)碼的寫(xiě)入，則雖然有可能增加加工時(shí)間和芯片面積，但是通過(guò)應(yīng)用本發(fā)明的使用了CMOS反相器電路邏輯閾值的分散性的芯片識(shí)別號(hào)碼發(fā)生電路，能夠簡(jiǎn)單而且自動(dòng)地得到固有識(shí)別號(hào)碼。
即，在激光編程之前的探針檢查等中取得的芯片識(shí)別號(hào)碼以及批量或者晶片等信息登錄到管理信息數(shù)據(jù)庫(kù)中。把與所指示的晶片上的芯片相對(duì)應(yīng)的管理信息寫(xiě)入到激光熔斷絲中。
圖70示出使用搭載了本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的半導(dǎo)體芯片的半導(dǎo)體集成電路裝置的組裝工藝(所謂后工藝)的一個(gè)實(shí)施例的流程圖。
在探針檢查中，把由識(shí)別號(hào)碼發(fā)生電路發(fā)生的ID號(hào)碼，批量名，晶片號(hào)碼，芯片號(hào)碼等登錄到數(shù)據(jù)庫(kù)中。
在登錄時(shí)發(fā)生了與已經(jīng)登錄了的ID號(hào)碼相類似的新的ID號(hào)碼時(shí)，發(fā)出某些警告，處理芯片。
在組裝測(cè)試以后的工藝中，由于芯片已經(jīng)在劃片工藝中分散地分開(kāi)，因此把由識(shí)別號(hào)碼發(fā)生電路發(fā)生的ID號(hào)碼，工藝號(hào)碼，該工藝批量名登錄到數(shù)據(jù)庫(kù)中。
由本發(fā)明的識(shí)別號(hào)碼發(fā)生電路取得的ID號(hào)碼由于有可能在組裝工藝的機(jī)械、熱應(yīng)力或者老化工藝的電應(yīng)力等下發(fā)生變動(dòng)，因此把在最新的檢查工藝中取得的ID號(hào)碼保存到數(shù)據(jù)庫(kù)中。
在不需要后工藝內(nèi)的芯片跟蹤的情況下，僅在最終出廠挑選工藝中把由識(shí)別號(hào)碼發(fā)生電路發(fā)生的ID號(hào)碼登錄到數(shù)據(jù)庫(kù)中。
在各個(gè)測(cè)試工藝中，成為不良的芯片的已經(jīng)取得的ID號(hào)碼信息或者被清除，或者添加印記使得減輕以后的檢索處理時(shí)間。
在加標(biāo)記工藝中，有時(shí)刻印表示制造產(chǎn)品的生產(chǎn)線的記號(hào)或者號(hào)碼，表示制造日期的年號(hào)碼或者周號(hào)碼。在進(jìn)行個(gè)別樣品的識(shí)別方面，這些刻印成為用于檢索的信息。因此，在出廠挑選2中，把由識(shí)別號(hào)碼發(fā)生電路發(fā)生的ID號(hào)碼和這些刻印信息登錄在數(shù)據(jù)庫(kù)中。在具有共同的刻印信息的芯片中，由識(shí)別號(hào)碼發(fā)生電路發(fā)生的ID號(hào)需要是完全獨(dú)立的，但是在具有不同的刻印信息的芯片中，可以與由識(shí)別號(hào)碼發(fā)生電路發(fā)生的ID號(hào)碼相同或者相似。即，能夠抑制由搭載在各個(gè)芯片上的識(shí)別號(hào)碼發(fā)生電路發(fā)生的ID號(hào)碼的識(shí)別能力，能夠減少識(shí)別號(hào)碼發(fā)生電路的規(guī)模以及識(shí)別號(hào)碼的比特?cái)?shù)。
在每個(gè)工藝的由識(shí)別號(hào)碼發(fā)生電路發(fā)生的ID號(hào)碼的登錄時(shí)，根據(jù)ID號(hào)碼檢測(cè)批量的混入、混合，發(fā)出某些警告。
在本實(shí)施例中，全部的工藝與數(shù)據(jù)庫(kù)之間在線連接，而在實(shí)際中，根據(jù)選定地區(qū)時(shí)所需要的條件，有時(shí)發(fā)生難以進(jìn)行通信線路的連接的情況，或者通信速度緩慢，由于存在批處理等的理由而在實(shí)時(shí)性方面有缺陷的狀況。在這樣的情況下，暫時(shí)存儲(chǔ)在本機(jī)的數(shù)據(jù)庫(kù)中。即，在不需要即時(shí)性的情況下，保存在存儲(chǔ)媒體中，輸送到數(shù)據(jù)庫(kù)，或者與實(shí)物一起傳送到下一個(gè)工藝。
根據(jù)各個(gè)工藝的測(cè)試裝置或者處理計(jì)算機(jī)等的制約等，有時(shí)匯集到數(shù)據(jù)庫(kù)中的數(shù)據(jù)的形式不同。在這樣的情況下，可以在即將登錄到數(shù)據(jù)庫(kù)之前插入變換數(shù)據(jù)格式的處理。
圖71和圖72示出使本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的比特?cái)?shù)減少的方法的一個(gè)實(shí)施例的結(jié)構(gòu)圖。圖71示出使識(shí)別號(hào)碼發(fā)生電路的比特?cái)?shù)減少的登錄方法，圖72示出其匹配方法。
在市場(chǎng)上出廠半導(dǎo)體集成電路裝置等產(chǎn)品，在用戶的使用過(guò)程中發(fā)生不良的情況下，在進(jìn)行退貨的不良原因調(diào)查時(shí)，本發(fā)明的識(shí)別號(hào)碼發(fā)生電路有效地發(fā)揮作用。在這種情況下，登錄到出廠時(shí)管理識(shí)別號(hào)碼的數(shù)據(jù)庫(kù)中，在如果因不良而退貨的情況下，調(diào)查其制造過(guò)程的數(shù)據(jù)。這時(shí)，需要匹配不良產(chǎn)品是哪一個(gè)管理號(hào)碼的產(chǎn)品。如果產(chǎn)品的出廠數(shù)多，則將發(fā)生以下的狀況。
識(shí)別號(hào)碼的可識(shí)別數(shù)依賴于識(shí)別號(hào)碼發(fā)生電路的比特?cái)?shù)，如果比特?cái)?shù)多則將提高識(shí)別的可靠性，但是相應(yīng)地識(shí)別對(duì)象數(shù)增多。在進(jìn)行產(chǎn)品的識(shí)別方面，如果識(shí)別對(duì)象數(shù)多，則為了進(jìn)行比較匹配需要讀出數(shù)據(jù)庫(kù)中的大量數(shù)據(jù)，而且進(jìn)行匹配運(yùn)算。因此，為了減輕比較匹配處理的時(shí)間或者對(duì)于系統(tǒng)的負(fù)荷，如圖71那樣單獨(dú)定義表示識(shí)別號(hào)碼組的信息。由此，如圖72那樣能夠減少待匹配數(shù)據(jù)的數(shù)量范圍。
用于使識(shí)別號(hào)碼的比特?cái)?shù)減少的識(shí)別號(hào)碼組一般便用被稱為批量、標(biāo)記的信息。通過(guò)該信息與識(shí)別號(hào)碼的組合能夠唯一地管理產(chǎn)品。另外，在只是管理出廠后的產(chǎn)品的數(shù)據(jù)庫(kù)中，去除成為不良的芯片的信息，減少管理成本。在識(shí)別組中從數(shù)據(jù)庫(kù)的龐大數(shù)據(jù)中減少匹配對(duì)象，能夠減少處理時(shí)間和系統(tǒng)負(fù)荷。
圖73和圖74示出用于說(shuō)明利用在半導(dǎo)體集成電路裝置中搭載了本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的檢查方法的結(jié)構(gòu)圖。圖73示出識(shí)別號(hào)碼取得工藝，圖74示出檢查工藝。
在接近于結(jié)束圖73所示的制造工藝的階段，由于識(shí)別號(hào)碼發(fā)生電路能夠利用其功能，因此在若干次的檢查工藝之前設(shè)置識(shí)別號(hào)碼取得工藝，首先，最初把產(chǎn)品的識(shí)別號(hào)碼和管理號(hào)碼·品種等在以后的工藝中所需要的數(shù)據(jù)登錄在數(shù)據(jù)庫(kù)中。但是，限于能夠進(jìn)行關(guān)于識(shí)別號(hào)碼發(fā)生的最低限度的動(dòng)作的器件。
在圖74所示的以后的各個(gè)檢查工藝中，首先讀出產(chǎn)品的識(shí)別號(hào)碼，與數(shù)據(jù)庫(kù)中的識(shí)別號(hào)碼相匹配取得管理號(hào)碼。從該管理號(hào)碼獨(dú)一無(wú)二地決定品種或者檢查標(biāo)準(zhǔn)的數(shù)據(jù)，傳送到檢查裝置。檢查裝置能夠按照提供給每一個(gè)產(chǎn)品的檢查標(biāo)準(zhǔn)進(jìn)行檢查。該結(jié)構(gòu)的優(yōu)點(diǎn)是在各個(gè)檢查工藝中，如果僅在最初的識(shí)別號(hào)碼取得工藝中把品種或者檢查標(biāo)準(zhǔn)或者其它的附屬數(shù)據(jù)提供給數(shù)據(jù)庫(kù)，則在其以后的各個(gè)檢查工藝或者制造工藝中由于不需要提供，因此能夠提高生產(chǎn)效率。
圖75示出用于說(shuō)明利用在半導(dǎo)體集成電路裝置中搭載了本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的各個(gè)檢查工藝中，管理每個(gè)半導(dǎo)體芯片的特定數(shù)據(jù)的相關(guān)性的方法的結(jié)構(gòu)圖。
在半導(dǎo)體制造的各個(gè)檢查工藝中得到的特性數(shù)據(jù)(測(cè)定值)能夠在各工藝中獲得，有時(shí)分析其特性數(shù)據(jù)的變化。為了管理這些特性數(shù)據(jù)使用識(shí)別號(hào)碼按照每個(gè)芯片把每個(gè)工藝的特定數(shù)據(jù)保存在數(shù)據(jù)庫(kù)中。這時(shí)，數(shù)據(jù)庫(kù)的識(shí)別號(hào)碼通過(guò)用在最新的工藝中得到的識(shí)別號(hào)碼進(jìn)行更新，把由于電路動(dòng)作的變化引起的識(shí)別號(hào)碼的變化取入到數(shù)據(jù)庫(kù)中。
以往，探針檢查和完成品檢查的相關(guān)性僅取得按照批量單位把多個(gè)芯片作為組的相關(guān)性?，F(xiàn)在由于能夠按照各個(gè)芯片取得各個(gè)工藝之間的特定數(shù)據(jù)變化的相關(guān)性因此能夠提高分析的精度。
圖76示出用于說(shuō)明利用在半導(dǎo)體集成電路裝置中搭載了本發(fā)明的識(shí)別號(hào)碼發(fā)生電路，在前工藝中自動(dòng)管理晶片的方法的結(jié)構(gòu)圖。
在TEG上設(shè)置用于識(shí)別晶片的識(shí)別號(hào)碼發(fā)生電路，在最初的布線工藝中，在完成其功能的情況下，能夠按照其識(shí)別號(hào)碼管理各個(gè)芯片。由此，不需要在芯片上添加管理用的輔助信息，也不需要向管理晶片制造工藝的系統(tǒng)輸入信息。
如果識(shí)別號(hào)碼發(fā)生電路的功能為有效，而且在以后的各工藝處理其晶片的制造裝置·檢查裝置中添加識(shí)別號(hào)碼讀取機(jī)構(gòu)，則能夠按照讀取出的識(shí)別號(hào)碼訪問(wèn)數(shù)據(jù)庫(kù)，能夠在裝置中自動(dòng)地設(shè)定其晶片的信息。另外，還能夠自動(dòng)地把處理了其晶片時(shí)的制造條件或者檢查數(shù)據(jù)保存在數(shù)據(jù)庫(kù)中。
識(shí)別號(hào)碼讀取機(jī)構(gòu)能夠由可以從個(gè)人計(jì)算機(jī)控制的電源，用于使識(shí)別號(hào)碼發(fā)生電路起作用的信號(hào)生成以及讀取其輸出(識(shí)別號(hào)碼)的母板和軟件構(gòu)成。還需要用于TEG與信號(hào)的輸入輸出的探針。
圖77是示出用于說(shuō)明在半導(dǎo)體集成電路裝置中搭載了本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的識(shí)別號(hào)碼的保存·檢索方法的結(jié)構(gòu)圖。
在本實(shí)施例中，通過(guò)采用取出識(shí)別號(hào)碼的上位N比特，作為索引，在數(shù)據(jù)庫(kù)上的表域中進(jìn)行保存·管理的方式，能夠提高檢索速度，降低對(duì)于系統(tǒng)的負(fù)荷。在比較對(duì)象的識(shí)別號(hào)碼與數(shù)據(jù)庫(kù)內(nèi)的識(shí)別號(hào)碼群的比較方法中，首先抽取出比較對(duì)象的識(shí)別號(hào)碼的上位比特，在使該值與數(shù)據(jù)庫(kù)上的索引值一致的條件下檢索表。接著，對(duì)于在這里得到的識(shí)別號(hào)碼群一件件地求識(shí)別號(hào)碼距離，把最小的距離判斷為一致識(shí)別號(hào)碼。由此，能夠不用把表上的所有件的識(shí)別號(hào)碼進(jìn)行比較就能夠發(fā)現(xiàn)該數(shù)據(jù)。
圖78示出用于說(shuō)明在半導(dǎo)體集成電路裝置中搭載了本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的識(shí)別號(hào)碼的保存、檢索方法的其它例子的結(jié)構(gòu)圖。
通過(guò)采用限定識(shí)別號(hào)碼的檢索范圍，與數(shù)據(jù)庫(kù)的識(shí)別號(hào)碼群進(jìn)行比較的方法，能夠提高檢索速度，降低對(duì)于系統(tǒng)的負(fù)荷。在比較對(duì)象的識(shí)別號(hào)碼與數(shù)據(jù)庫(kù)內(nèi)的識(shí)別號(hào)碼群的比較方法中，對(duì)于比較對(duì)象的識(shí)別號(hào)碼，把擺動(dòng)的允許范圍的上限、下限作為數(shù)據(jù)庫(kù)檢索條件，檢索表。接著，對(duì)于在這里得到的識(shí)別號(hào)碼群，一件件地求識(shí)別號(hào)碼的距離，把最小的距離判定判斷為一致識(shí)別號(hào)碼。由此，能夠不用把表上的所有件的識(shí)別號(hào)碼進(jìn)行比較就能夠發(fā)現(xiàn)該數(shù)據(jù)。在第一次的允許范圍的上限、下限內(nèi)不適合，不能夠檢索到數(shù)據(jù)的情況下，放寬上限、下限，再次進(jìn)行檢索處理。
圖79示出利用了本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的半導(dǎo)體集成電路裝置救濟(jì)方法的一個(gè)實(shí)施例的結(jié)構(gòu)圖。
(1)實(shí)施本體芯片探針檢查。通過(guò)該檢查從識(shí)別號(hào)碼發(fā)生電路取出的識(shí)別號(hào)碼一起，把DRAM救濟(jì)數(shù)據(jù)傳送到主計(jì)算機(jī)。
(2)進(jìn)行劃片，僅取出完全動(dòng)作品和可救濟(jì)品。
(3)實(shí)施救濟(jì)數(shù)據(jù)專用EEPROM的探針測(cè)試。
(4)劃片正常動(dòng)作品用作庫(kù)存。
(5)把本體LSI和救濟(jì)數(shù)據(jù)專用EEPROM安裝在同一個(gè)模塊中。
(6)讀出安裝完畢的模塊的本體LSI的識(shí)別號(hào)碼，把相對(duì)應(yīng)的救濟(jì)數(shù)據(jù)寫(xiě)入到救濟(jì)數(shù)據(jù)專用EEPROM中。
(7)進(jìn)行挑選測(cè)試。
(8)出廠合格品LSI，在不合格LSI中，能夠再次救濟(jì)的產(chǎn)品返回到上述步驟(6)，把相對(duì)應(yīng)的救濟(jì)數(shù)據(jù)寫(xiě)入到救濟(jì)數(shù)據(jù)專用EEPROM中。
由此，能夠簡(jiǎn)單而且合理地進(jìn)行半導(dǎo)體集成電路裝置的救濟(jì)。
另外，除去半導(dǎo)體集成電路裝置的救濟(jì)以外，還能夠降低利用了上述識(shí)別號(hào)碼的檢查成本。在半晶片上形成了半導(dǎo)體芯片的時(shí)刻所進(jìn)行的探針測(cè)試中，例如，在閃速存儲(chǔ)器那樣的半導(dǎo)體芯片中，把電路功能相同，動(dòng)作電壓為3.0V，2.5V以及1.8V那樣不同的產(chǎn)品作為不同的品種進(jìn)行制造。
這時(shí)，通過(guò)與1.8V相對(duì)應(yīng)的電壓設(shè)定實(shí)施測(cè)試，進(jìn)行是否能夠正確地進(jìn)行動(dòng)作的判斷。通過(guò)該判斷，在作為合格品的半導(dǎo)體芯片中，在其識(shí)別號(hào)碼上記錄1.8V動(dòng)作確認(rèn)的電壓信息。動(dòng)作確認(rèn)的信息非易失性地寫(xiě)入并保持在半導(dǎo)體芯片自身中。因此，在半導(dǎo)體芯片內(nèi)，設(shè)立由閃速存儲(chǔ)器構(gòu)成的管理存儲(chǔ)器。
對(duì)于在上述1.8V下成為不合格的芯片，把電壓設(shè)定為2.5V，進(jìn)行是否能夠進(jìn)行動(dòng)作的判斷。通過(guò)該判斷，在作為合格品的半導(dǎo)體芯片上，在其識(shí)別號(hào)碼中記錄2.5V動(dòng)作確認(rèn)的電壓信息。另外，對(duì)于在上述2.5V下成為不合格的芯片，把電壓設(shè)定為2.5V，進(jìn)行是否能夠進(jìn)行存儲(chǔ)器動(dòng)作的判斷。通過(guò)該判斷在作為合格品的半導(dǎo)體芯片上，在其識(shí)別號(hào)碼中記錄3.0V動(dòng)作確認(rèn)的電壓信息。在該3.0V下成為不合格的芯片作為不合格芯片而廢棄。
在本實(shí)施例中，例如，對(duì)于在上述1.8V下動(dòng)作的半導(dǎo)體芯片，不進(jìn)行2.5V或者3.0V下的動(dòng)作測(cè)試，處理為能夠進(jìn)行2.5V或3.0V下的動(dòng)作的芯片。同樣，對(duì)于在上述2.5V下動(dòng)作的半導(dǎo)體芯片，不進(jìn)行3.0V下的動(dòng)作測(cè)試，處理為能夠進(jìn)行3.0V下的動(dòng)作的芯片。因此，當(dāng)使在1.8V下動(dòng)作的半導(dǎo)體芯片在2.5V或3.0V動(dòng)作時(shí)具有成為不合格的可能性，但是由于考慮到其概率很小，因此與進(jìn)行逐一各電壓下的動(dòng)作相比較，能夠省略該過(guò)程，謀求縮短測(cè)試時(shí)間，能夠降低作為總體的制造成本。
而且，在作為閃速存儲(chǔ)器單體組裝時(shí)，或者與微處理器等相組合組裝成一個(gè)半導(dǎo)體集成電路裝置時(shí)，從上述識(shí)別號(hào)碼得到存儲(chǔ)在主計(jì)算機(jī)中的動(dòng)作電壓信息，能夠組合所適合的器件。這時(shí)，在2.5V下動(dòng)作的半導(dǎo)體集成電路裝置也能夠使用在上述1.8V下動(dòng)作確認(rèn)的芯片，在3.0V下動(dòng)作的半導(dǎo)體集成電路裝置也能夠使用在上述1.8V和2.5V下動(dòng)作的芯片。
圖80示出具備了本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的半導(dǎo)體集成電路裝置的又一個(gè)實(shí)施例的設(shè)計(jì)圖。圖81是圖80的部分放大設(shè)計(jì)圖。圖80的半導(dǎo)體集成電路裝置與大多數(shù)的一般半導(dǎo)體集成電路裝置相同，采用在構(gòu)成該裝置的半導(dǎo)體芯片的大致中央部分配置內(nèi)部安裝電路或者內(nèi)部電路，在其周邊配置用于與外部進(jìn)行信號(hào)收發(fā)的多個(gè)輸入輸出單元(I/O單元)。
在半導(dǎo)體芯片的中間部分的四個(gè)角，與一般的半導(dǎo)體集成電路裝置相同，成為不配置I/O單元的空區(qū)域。在本實(shí)施例中利用這樣的空區(qū)域，在其中的一個(gè)上配置識(shí)別號(hào)碼發(fā)生電路CRNC。
識(shí)別號(hào)碼發(fā)生電路CRNC通過(guò)在半導(dǎo)體芯片上延伸形成的信號(hào)以及電源布線層與內(nèi)部安裝電路連接。
如在后面說(shuō)明的那樣，信號(hào)以及電源布線有時(shí)被切斷。為這種切斷的方便，這樣的信號(hào)以及電源布線層的數(shù)量最好少一些。因此在本實(shí)施例中，用于把識(shí)別號(hào)碼發(fā)生電路與內(nèi)部安裝電路連接的布線構(gòu)成為由用于識(shí)別號(hào)碼發(fā)生電路電源布線(VDD、VSS)，以及用于復(fù)位信號(hào)(RES)、時(shí)鐘信號(hào)(CLK)、識(shí)別號(hào)碼輸出信號(hào)(OUT)的3個(gè)信號(hào)布線組成的少量的布線。圖81的部分放大圖中，用比較粗的線表示電源布線VDD、VSS，用比較細(xì)的線表示用于復(fù)位信號(hào)、時(shí)鐘信號(hào)、識(shí)別號(hào)碼輸出信號(hào)的信號(hào)布線。如從圖所知，信號(hào)布線以實(shí)際上由電源布線VDD、VSS包圍的狀態(tài)延伸。識(shí)別號(hào)碼發(fā)生電路CRNC構(gòu)成為根據(jù)上述復(fù)位信號(hào)、時(shí)鐘信號(hào)，以與上述實(shí)施例相當(dāng)?shù)姆绞桨l(fā)生識(shí)別號(hào)碼。在識(shí)別號(hào)碼發(fā)生電路的周圍的空區(qū)域上，如圖81所示，設(shè)置著連接這種電路CRNC的復(fù)位信號(hào)(RES)、時(shí)鐘信號(hào)(CLK)、識(shí)別號(hào)碼輸出信號(hào)(OUT)、電源端子VDD、VSS的電極焊盤(pán)RES、CLK、OUT、VDD、VSS。這些電極焊盤(pán)不是作為由模塑樹(shù)脂等封裝材料封裝半導(dǎo)體芯片所構(gòu)成的半導(dǎo)體集成電路裝置的外部端子，而是形成在半導(dǎo)體芯片上，使得能夠適合稱為探針的連接器。
如果半導(dǎo)體集成電路裝置的電源線、內(nèi)部安裝電路、I/O單元等路徑能夠動(dòng)作，則來(lái)自圖示的識(shí)別號(hào)碼發(fā)生電路CRNC的識(shí)別號(hào)碼信息能夠通過(guò)經(jīng)由I/O單元的正常路徑讀出到外部。
這里，識(shí)別號(hào)碼信息最好與包括產(chǎn)品的來(lái)歷調(diào)查的眾多必要性相對(duì)應(yīng)。識(shí)別號(hào)碼信息根據(jù)情況，希望也能夠從成為不能夠動(dòng)作的半導(dǎo)體集成電路裝置得到。
半導(dǎo)體集成電路裝置在由于電源電流的異常增大、其它的種種原因不能夠正常動(dòng)作的不理想的狀態(tài)下，去除模塑樹(shù)脂的封裝材料，露出半導(dǎo)體芯片，通過(guò)激光劃片裝置那樣的裝置切斷去除識(shí)別號(hào)碼發(fā)生電路CRNC與內(nèi)部安裝電路之間的電源以及信號(hào)布線層。由此，識(shí)別號(hào)碼發(fā)生電路CRNC成為僅連接在上述電極焊盤(pán)上的狀態(tài)。換句話講，該電路CRNC能夠半導(dǎo)體集成電路裝置的內(nèi)部布線短路、內(nèi)部元件破壞等脫離，其自身能夠獨(dú)立進(jìn)行動(dòng)作。因此，在該狀態(tài)下在上述電極焊盤(pán)上接觸連接器，經(jīng)過(guò)這樣的連接器能夠取得識(shí)別號(hào)碼信息。
在半導(dǎo)體集成電路裝置采取在半導(dǎo)體芯片上經(jīng)過(guò)具有應(yīng)力緩和目的那樣的絕緣層以及再配置布線那樣的布線層，設(shè)置由突點(diǎn)電極構(gòu)成的多個(gè)外部端子的被稱為芯片尺寸封裝或者芯片比例封裝那樣的封裝形態(tài)的情況下，也能夠同樣地得到識(shí)別號(hào)碼信息。這種情況下，經(jīng)過(guò)通常的外部端子難以得到識(shí)別號(hào)碼信息時(shí)，通過(guò)去除突點(diǎn)電極、絕緣層，與上述相同，進(jìn)行電極焊盤(pán)以及要切斷的布線部分的露出，在布線切斷去除以后，進(jìn)行經(jīng)過(guò)上述電極焊盤(pán)的識(shí)別號(hào)碼信息的讀出。
圖82是具備了本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的半導(dǎo)體集成電路裝置的其它實(shí)施例的結(jié)構(gòu)圖，圖83是其電路圖。
本實(shí)施例的半導(dǎo)體集成電路裝置采用預(yù)先把構(gòu)成MOSFET等的半導(dǎo)體區(qū)做成固定的圖形，通過(guò)布線構(gòu)成所希望的功能的電路的所謂母片方式的結(jié)構(gòu)。采用在構(gòu)成半導(dǎo)體集成電路裝置的半導(dǎo)體芯片上所設(shè)定的I/O單元內(nèi)，空置I/O單元，即從該半導(dǎo)體集成電路裝置的功能上不使用的I/O單元構(gòu)成識(shí)別號(hào)碼發(fā)生電路的結(jié)構(gòu)。
一個(gè)I/O單元如圖示那樣，由用于面積比較小的輸出控制電路、用于面積比較大的輸出MOSFET的區(qū)域(輸出MOS)，以及用于配置輸入輸出焊盤(pán)電極(I/ORAD)的區(qū)域構(gòu)成，其總體如圖所示構(gòu)成長(zhǎng)方形的平面圖形。
用于上述輸出控制電路的區(qū)域采用比較小的面積，使得能夠構(gòu)成所希望的輸出控制電路、輸入電路，具有比較多的門(mén)電路、反相器電路以及MOSFET那樣的子元件。用于輸出MOSFET的區(qū)域僅具有由1個(gè)或2個(gè)P溝道型MOSFET和1個(gè)或2個(gè)N溝道型MOSFET構(gòu)成的數(shù)量比較少的MOSFET，但是從外部負(fù)荷驅(qū)動(dòng)能力高的觀點(diǎn)出發(fā)，采用比較大的面積。
上述識(shí)別號(hào)碼發(fā)生電路由用于空置I/O單元中的輸出控制電路的區(qū)域內(nèi)的子元件構(gòu)成。上述識(shí)別號(hào)碼發(fā)生電路能夠由用于這種輸出控制電路的區(qū)域中的比較多的子元件，在這樣的區(qū)域中構(gòu)成。
圖83所示的P溝道型MOSFET以及N溝道型MOSFET、反相器電路、NAND電路以及NOR電路作為總體，構(gòu)成用于向外部輸出識(shí)別號(hào)碼發(fā)生電路的輸出的三態(tài)輸出緩沖電路。在這樣的輸出緩沖電路中，反相器電路、NAND電路以及NOR電路由用于輸出控制電路的區(qū)域中的子元件構(gòu)成，輸出MOSFET由用于輸出MOSFET的區(qū)域中的MOSFET構(gòu)成。
上述空置I/O單元中的三態(tài)輸出緩沖電路的輸出與設(shè)置在同一個(gè)單元內(nèi)的輸出焊盤(pán)電極(I/O PAD)連接。換句話說(shuō)，圖示的輸入輸出焊盤(pán)電極成為識(shí)別號(hào)碼信息專用的輸出電極。
上述輸入輸出焊盤(pán)電極與半導(dǎo)體集成電路裝置中的通常被稱為NC(非連接)管腳的半導(dǎo)體集成電路裝置的空管腳或者空端子連接。
如果依據(jù)本實(shí)施例，則通過(guò)圖中被標(biāo)記為識(shí)別號(hào)碼電路允許的允許信號(hào)成為高電平那樣的有效電平，識(shí)別號(hào)碼發(fā)生電路以及三態(tài)輸出緩沖電路成為動(dòng)作狀態(tài)。為了識(shí)別號(hào)碼發(fā)生電路的動(dòng)作，在圖中，供給被標(biāo)記為輸出時(shí)鐘的連續(xù)時(shí)鐘信號(hào)。響應(yīng)這樣的連續(xù)時(shí)鐘信號(hào)，從輸入輸出焊盤(pán)電極供給識(shí)別號(hào)碼信息。
圖84示出具備了本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的半導(dǎo)體集成電路裝置的又一個(gè)實(shí)施例的結(jié)構(gòu)圖。本實(shí)施例在近年來(lái)那樣的大規(guī)模半導(dǎo)體集成電路中，從與消耗電流的增大或者動(dòng)作速度的高速化相對(duì)應(yīng)的電流強(qiáng)化的觀點(diǎn)出發(fā)，考慮即使存在空置I/O單元，為了電流強(qiáng)化也挪用其單元區(qū)。
在圖84的設(shè)計(jì)圖中，例示3個(gè)I/O單元。在這3個(gè)I/O單元內(nèi)，圖面上方的I/O單元作為空置I/O單元，圖面下方的其它的I/O單元作為為了半導(dǎo)體集成電路動(dòng)作所利用的正規(guī)I/O單元。
在空置I/O單元中，在其輸入輸出焊盤(pán)電極用的區(qū)域中設(shè)置著電源焊盤(pán)電極，即被挪用為電源等的焊盤(pán)電極。電源焊盤(pán)電極與多個(gè)I/O單元或者用于內(nèi)部安裝電路的未圖示的電源布線層連接。另外，空置I/O單元上的電源布線層通?？梢岳斫鉃橛刹捎枚鄬硬季€構(gòu)造的布線層內(nèi)的金屬所組成的上層布線層構(gòu)成。
在空置I/O單元中，在上述圖81的用于輸出控制電路的區(qū)域相對(duì)應(yīng)的部分中，通過(guò)多層布線層中的下層一側(cè)的布線層的布線，與上述圖81的例子相同，構(gòu)成接收輸出時(shí)鐘信號(hào)、識(shí)別號(hào)碼電路允許信號(hào)，形成識(shí)別號(hào)碼輸出的識(shí)別號(hào)碼發(fā)生電路。
用于上述識(shí)別號(hào)碼發(fā)生電路與內(nèi)部安裝電路之間的輸出時(shí)鐘信號(hào)、識(shí)別號(hào)碼電路允許信號(hào)以及識(shí)別號(hào)碼輸出的布線層為了使得后面所說(shuō)明的布線切斷以及端子形成更容易，其每一個(gè)的一部分使用比較上層的布線層。
識(shí)別號(hào)碼發(fā)生電路的輸出信號(hào)供給到作為輸出單元所設(shè)定的正規(guī)I/O單元的輸入一側(cè)所設(shè)置的輸出選擇電路。
由此，作為輸出單元設(shè)定的正規(guī)I/O單元在半導(dǎo)體集成電路裝置的通常動(dòng)作中，把從內(nèi)部安裝電路經(jīng)過(guò)輸出選擇電路供給的正規(guī)輸出數(shù)據(jù)輸出到其輸入輸出焊盤(pán)電極。
這種正規(guī)的I/O單元當(dāng)要輸出識(shí)別號(hào)碼信息時(shí)，把從識(shí)別號(hào)碼發(fā)生電路經(jīng)過(guò)輸出選擇電路供給的識(shí)別號(hào)碼信息輸出到其輸入輸出焊盤(pán)電極。
圖85示出識(shí)別號(hào)碼發(fā)生電路的電源端子VDD以及稱為接地端子的基準(zhǔn)電位端子VSS與沿著多個(gè)I/O單元延伸的電源布線層以及基準(zhǔn)電位布線層的連接圖形。上述沿著I/O單元延伸的電源布線層VDD以及基準(zhǔn)電位布線層VSS根據(jù)電源強(qiáng)化的意圖具有比較寬的寬度。在本實(shí)施例中，如圖85所示，相對(duì)于比較寬的電源布線層，設(shè)置寬度細(xì)的分支布線層，這種寬度細(xì)的分支布線層與用于識(shí)別號(hào)碼發(fā)生電路的電源布線層VDD-V連接?；鶞?zhǔn)電位布線層與識(shí)別號(hào)碼發(fā)生電路的基準(zhǔn)電位布線VSS-V的連接也同樣構(gòu)成。該結(jié)構(gòu)準(zhǔn)備用于識(shí)別號(hào)碼發(fā)生電路與電源布線層以及基準(zhǔn)電位布線層之間的下面所說(shuō)明的分離。
與電源布線層-基準(zhǔn)電位布線層之間的短路等異常無(wú)關(guān)，當(dāng)產(chǎn)生從識(shí)別號(hào)碼發(fā)生電路獲得識(shí)別號(hào)碼信息的需要時(shí)，如圖86所示，連接到這種電路的電源端子VDD、基準(zhǔn)電位端子VSS的寬度細(xì)的分支布線層用激光劃片技術(shù)或者聚焦離子束(FIB)技術(shù)等切斷。與此同時(shí)，識(shí)別號(hào)碼發(fā)生電路與內(nèi)部安裝電路之間的上述那樣的信號(hào)線也同樣被切斷。
接著，使用FIB技術(shù)等眾所周知的技術(shù)進(jìn)行絕緣膜形成，對(duì)于絕緣膜的開(kāi)口形成以及導(dǎo)電層的選擇形成。由此，在識(shí)別號(hào)碼發(fā)生電路的電源端子VDD、基準(zhǔn)電位端子VSS上，如圖86所示設(shè)定由新的導(dǎo)電層構(gòu)成的導(dǎo)電區(qū)。同時(shí)，對(duì)于上述信號(hào)線也設(shè)定新的導(dǎo)電層。
稱為探針的連接器接觸這些導(dǎo)電層，使識(shí)別號(hào)碼發(fā)生電路動(dòng)作，得到識(shí)別號(hào)碼信息。
圖87是具備了本發(fā)明的識(shí)別號(hào)碼發(fā)生電路的半導(dǎo)體集成電路裝置的又一個(gè)實(shí)施例的電路圖。
在本實(shí)施例中，對(duì)于在半導(dǎo)體集成電路裝置中所構(gòu)成的識(shí)別號(hào)碼發(fā)生電路，設(shè)置圖示的2個(gè)二極管連接的MOSFETQ1、Q2，識(shí)別號(hào)碼電路用電源焊盤(pán)，識(shí)別號(hào)碼專用輸出焊盤(pán)，識(shí)別號(hào)碼專用時(shí)鐘焊盤(pán)以及識(shí)別號(hào)碼專用允許焊盤(pán)。
在半導(dǎo)體集成電路裝置能夠正常動(dòng)作時(shí)，識(shí)別號(hào)碼發(fā)生電路經(jīng)過(guò)半導(dǎo)體集成電路裝置的正規(guī)電源端子VDD，正規(guī)電源布線以及二極管連接MOSFETQ1提供動(dòng)作電壓，而且響應(yīng)來(lái)自未圖示的內(nèi)部安裝電路的時(shí)鐘信號(hào)、識(shí)別號(hào)碼允許信號(hào)，把識(shí)別號(hào)碼信息輸出到內(nèi)部安裝電路。
在由于正規(guī)電源端子VDD以及與其連接的電源布線，正規(guī)基準(zhǔn)電位端子VSS以及與其連接的基準(zhǔn)電位布線之間的短路異常等，不能夠經(jīng)過(guò)正規(guī)端子VDD、VSS向識(shí)別號(hào)碼發(fā)生電路進(jìn)行電源供給的情況下，經(jīng)過(guò)圖示的各種焊盤(pán)在這種電路上加入所必要的電壓、信號(hào)，使該電路動(dòng)作。二極管連接的MOSFETQ1進(jìn)行開(kāi)關(guān)動(dòng)作，使得對(duì)于經(jīng)過(guò)識(shí)別號(hào)碼電路用電源焊盤(pán)以及MOSFETQ2加入到該電路中的電源電壓自動(dòng)地成為關(guān)斷狀態(tài)。由此，盡管正規(guī)電源系統(tǒng)發(fā)生異常，但是仍能夠向識(shí)別號(hào)碼發(fā)生電路進(jìn)行饋電。
從上述各個(gè)實(shí)施例得到的作用效果如下。
在半導(dǎo)體集成電路裝置制造工藝的過(guò)程中形成由相同的形態(tài)構(gòu)成的多個(gè)識(shí)別元件，判斷與其過(guò)程分散性相對(duì)應(yīng)的多個(gè)識(shí)別元件的物理量的相互大小關(guān)系，用作為半導(dǎo)體集成電路裝置的固有的識(shí)別信息，由此可以得到能夠用簡(jiǎn)單的結(jié)構(gòu)識(shí)別各個(gè)半導(dǎo)體集成電路裝置的效果。
除去上述以外，通過(guò)使用把上述固有的識(shí)別信息在上述制造時(shí)分配給識(shí)別元件的第1識(shí)別信息，以及表示由上述判斷得到的上述多個(gè)識(shí)別元件的物理量的大小關(guān)系的順序信息，能夠減少用于識(shí)別各個(gè)半導(dǎo)體集成電路裝置的信息量，因此能夠得到可以使存儲(chǔ)識(shí)別信息的存儲(chǔ)電路簡(jiǎn)單的同時(shí)還能夠縮短其判斷時(shí)間的效果。
除去上述以外，把上述識(shí)別元件連接到由N溝道型MOSFET和P溝道型MOSFET構(gòu)成的CMOS反相器電路的輸入端子和輸出端子，把其邏輯閾值作為進(jìn)行大小比較的物理量，能夠構(gòu)成CMOS反相器電路的基本的邏輯電路，因此能夠得到不需要添加另外的制造工藝就可以擴(kuò)大可適用的半導(dǎo)體集成電路裝置的范圍的效果。
除去上述以外，對(duì)于上述CMOS反相器電路，通過(guò)僅在作為物理量的邏輯閾值電壓判斷時(shí)加入動(dòng)作電壓，能夠減輕元件特性惡化的影響，因此能夠得到可以獲得穩(wěn)定的可靠性高的識(shí)別效果的效果。
在半導(dǎo)體集成電路裝置的制造工藝的過(guò)程中形成由相同的形態(tài)構(gòu)成的多個(gè)識(shí)別元件，判斷與其工藝分散性相對(duì)應(yīng)的物理量，根據(jù)上述多個(gè)識(shí)別元件的物理量的相互大小關(guān)系生成固有的識(shí)別信息，附帶制造履歷一起存儲(chǔ)，當(dāng)這樣的半導(dǎo)體集成電路發(fā)生了不良時(shí)，根據(jù)上述固有的識(shí)別信息讀出上述存儲(chǔ)的制造履歷進(jìn)行不良分析，根據(jù)需要反饋到上述制造工藝中，由此能夠得到可以合理地制造系統(tǒng)構(gòu)筑的效果。
在構(gòu)成第1芯片的半導(dǎo)體集成電路裝置的制造工藝的過(guò)程中形成由相同的形態(tài)構(gòu)成的多個(gè)識(shí)別元件，根據(jù)與其工藝分散性相對(duì)應(yīng)的物理量的相互大小關(guān)系，生成這種第1芯片的固有的識(shí)別信息，對(duì)于構(gòu)成上述第1芯片的多個(gè)半導(dǎo)體集成電路裝置，根據(jù)各個(gè)電特性形成多個(gè)動(dòng)作修飾信息，使得與上述各個(gè)第1芯片的識(shí)別信息相對(duì)應(yīng)寫(xiě)入到第2芯片中，把上述第1芯片與第2芯片組合，根據(jù)上述第1芯片的識(shí)別信息使上述動(dòng)作修飾信息向第1芯片輸出，由此能夠得到不用進(jìn)行復(fù)雜的芯片管理就可以高效率制造多芯片結(jié)構(gòu)的半導(dǎo)體集成電路裝置的效果。
除去上述以外，用上述第1芯片構(gòu)成具有冗余電路的存儲(chǔ)器，把不良地址存儲(chǔ)在上述第2芯片中，如此能夠得到用簡(jiǎn)單的結(jié)構(gòu)就可以得到提高了制造成品率的存儲(chǔ)器裝置的效果。
除去上述以外，在把上述第1芯片和第2芯片組裝了的狀態(tài)下進(jìn)而進(jìn)行測(cè)試發(fā)生了不良的情況下，使上述第2芯片脫離，返回到構(gòu)成上述第1芯片的半導(dǎo)體集成電路裝置的其它多個(gè)半導(dǎo)體集成電路裝置的匯集工藝，由此能夠得到可以改善制造成品率的效果。
除去上述以外，在把上述第1芯片與上述第2芯片在上述組合了的狀態(tài)下挑選以后，封裝為一體，由此，能夠得到改善制造成品率的同時(shí)，可以實(shí)現(xiàn)半導(dǎo)體集成電路裝置小型化的效果。
除去上述以外，把上述第1芯片和第2芯片組裝到共同的安裝基板上，由此能夠得到容易脫離第2芯片，并且能夠有效地進(jìn)行發(fā)生了上述不良時(shí)的再利用的效果。
根據(jù)與在半導(dǎo)體集成電路裝置的制造工藝的過(guò)程中作為相同形態(tài)形成的多個(gè)識(shí)別元件的工藝分散性相對(duì)應(yīng)的物理量的相互大小關(guān)系，使得具有固有的識(shí)別信息，由此能夠得到用簡(jiǎn)單的結(jié)構(gòu)就可以編入各個(gè)半導(dǎo)體集成電路裝置的識(shí)別信息的效果。
除去上述以外，把上述固有的識(shí)別信息作為在上述制造時(shí)分配給識(shí)別元件中的第1識(shí)別信息，把上述多個(gè)識(shí)別元件的物理量作為大小關(guān)系的順序信息，由此由于能夠減少用于各個(gè)半導(dǎo)體集成電路裝置識(shí)別的信息量，因此能夠得到可以使存儲(chǔ)其信息的存儲(chǔ)電路簡(jiǎn)化的同時(shí)還能夠?qū)崿F(xiàn)其判斷動(dòng)作高速化的效果。
除去上述以外，把識(shí)別元件連接到由N溝道型MOSFET和P溝道型MOSFET構(gòu)成的CMOS反相器電路的輸入端子和輸入端子，把其邏輯閾值利用為大小判斷的物理量，由此由于能夠用CMOS反相器電路等基本的數(shù)字電路構(gòu)成，因此能夠得到不添加另外的制造工藝就可以擴(kuò)大可適用的半導(dǎo)體集成電路裝置的范圍的效果。
除去上述以外，連接CMOS反相器電路的輸入端子和輸出端子，作為把其邏輯閾值進(jìn)行大小判斷的電路，在多個(gè)CMOS反相器電路的每一個(gè)中設(shè)置開(kāi)關(guān)，用各2個(gè)的組合，在總對(duì)戰(zhàn)中，在共同的電壓比較電路中供給上述邏輯閾值電壓進(jìn)行判斷，由此能夠得到用簡(jiǎn)單的結(jié)構(gòu)就可以實(shí)現(xiàn)高識(shí)別能力的效果。
除去上述以外，與多個(gè)CMOS反相器電路的每一個(gè)相對(duì)應(yīng)，設(shè)置把其輸入端子和輸出端子進(jìn)行連接的第1開(kāi)關(guān)，把共同的第1電路節(jié)點(diǎn)和輸入端子進(jìn)行連接的第2開(kāi)關(guān)，把輸出端子與共同的第2電路節(jié)點(diǎn)進(jìn)行連接的第3開(kāi)關(guān)，根據(jù)這種第1至第3開(kāi)關(guān)的組合，在多個(gè)反相器電路之間以2個(gè)CMOS反相器電路為一組的總對(duì)戰(zhàn)中，連接一方CMOS反相器電路的輸入端子和輸出端子，把在上述第1電路節(jié)點(diǎn)得到的電壓供給到另一方CMOS反相器電路的輸入端子上，把另一方CMOS反相器電路的邏輯閾值電壓作為參考電壓，在上述第2電路節(jié)點(diǎn)得到電壓比較的輸出信號(hào)，由此能夠得到可以用簡(jiǎn)單的結(jié)構(gòu)進(jìn)行識(shí)別信號(hào)生成的效果。
除去上述以外，使用把上述CMOS反相器電路和第1開(kāi)關(guān)至第3開(kāi)關(guān)用作為構(gòu)成CMOS門(mén)陣列的元件，由此能夠得到僅通過(guò)布線設(shè)計(jì)就可以得到識(shí)別號(hào)碼發(fā)生電路的效果。
除去上述以外，在上述CMOS反相器電路上僅在作為上述物理量的電壓判斷時(shí)供給動(dòng)作電壓，由此由于能夠減輕元件特性惡化的影響，因此能夠得到可以獲得穩(wěn)定、高可靠性的識(shí)別號(hào)碼的效果。
把識(shí)別號(hào)碼電路安裝在內(nèi)部，該識(shí)別號(hào)碼電路設(shè)置使第1反相器電路的輸出端子與輸入端子選擇性地短路的第1開(kāi)關(guān)，把上述第1反相器電路的輸出端子連接到輸入端子的第2反相器電路，設(shè)置接受其輸出信號(hào)由放大電路放大所構(gòu)成的多個(gè)識(shí)別元件，把當(dāng)上述第1開(kāi)關(guān)為接通狀態(tài)時(shí)根據(jù)來(lái)自各個(gè)識(shí)別元件的輸出信號(hào)生成識(shí)別號(hào)碼，由此能夠得到可以用簡(jiǎn)單的結(jié)構(gòu)識(shí)別一個(gè)個(gè)半導(dǎo)體芯片的效果。
除去上述以外，把上述反相器電路做成CMOS反相器電路，當(dāng)上述第1開(kāi)關(guān)成為接通狀態(tài)時(shí)第2反相器電路的輸出信號(hào)對(duì)于其邏輯閾值如果是高電平一側(cè)則接受上述放大電路的輸出信號(hào)形成低電平，當(dāng)上述第1開(kāi)關(guān)成為接通狀態(tài)時(shí)第2反相器電路的輸出信號(hào)對(duì)于其邏輯閾值如果是低電平一側(cè)則接受上述放大電路的輸出信號(hào)形成高電平，還設(shè)置閂鎖電路使得當(dāng)上述第1開(kāi)關(guān)成為斷開(kāi)狀態(tài)的反饋動(dòng)作時(shí)反饋到上述第1反相器電路的輸入端子，由此能夠得到可以提高識(shí)別號(hào)碼的再現(xiàn)性以及對(duì)于隨時(shí)間變化的承受性的效果。
除去上述以外，把上述放大電路作為多個(gè)CMOS反相器電路的串聯(lián)連接電路，設(shè)置在構(gòu)成上述第1反相器電路、第2反相器電路以及放大電路的各個(gè)CMOS反相器電路的輸入端子的每一個(gè)上提供高電平電壓的第3開(kāi)關(guān)，在構(gòu)成上述第1反相器電路至上述放大電路的各個(gè)反相器電路列的每一個(gè)的相互連接點(diǎn)上設(shè)置第3開(kāi)關(guān)，當(dāng)上述識(shí)別號(hào)碼電路成為非動(dòng)作狀態(tài)時(shí)使上述第2開(kāi)關(guān)成為接通狀態(tài)，使上述第3開(kāi)關(guān)成為斷開(kāi)狀態(tài)，在使上述第1開(kāi)關(guān)成為接通狀態(tài)的識(shí)別信息的放大時(shí)以及上述反饋動(dòng)作時(shí)使上述第2開(kāi)關(guān)成為斷開(kāi)狀態(tài)，使上述第3開(kāi)關(guān)成為接通狀態(tài)，由此能夠得到可以提高識(shí)別號(hào)碼的再現(xiàn)性和對(duì)于時(shí)間變化的承受性的效果。
把識(shí)別號(hào)碼電路安裝在內(nèi)部，該識(shí)別號(hào)碼電路設(shè)置使第1反相器電路以及第2反相器電路的每一個(gè)的輸入端子與輸出端子短路的第1開(kāi)關(guān)，設(shè)置使上述第1反相器電路的輸出端子連接到第2反相器電路的輸入端子的第2開(kāi)關(guān)，使用包括把上述第2反相器電路的輸出端子連接到輸入端子構(gòu)成的第3反相器電路包含在內(nèi)的放大電路的多個(gè)識(shí)別元件，根據(jù)使上述第1反相器電路的第1開(kāi)關(guān)成為接通狀態(tài)，使第2反相器電路的第1開(kāi)關(guān)成為斷開(kāi)狀態(tài)，使上述第2開(kāi)關(guān)成為接通狀態(tài)時(shí)的包括上述第3反相器電路的上述放大電路的輸出信號(hào)得到第1識(shí)別信息，根據(jù)使上述第2反相器電路的第1開(kāi)關(guān)成為接通狀態(tài)，使上述第2開(kāi)關(guān)成為斷開(kāi)狀態(tài)時(shí)的包括上述第3反相器電路的上述放大電路的輸出信號(hào)得到第2識(shí)別信息，生成識(shí)別號(hào)碼，由此能夠得到謀求電路簡(jiǎn)單化的同時(shí)可以識(shí)別一個(gè)個(gè)半導(dǎo)體芯片的效果。
除去上述以外，使得由上述第1反相器電路和第2反相器電路構(gòu)成的電路列與上述第1反相器電路以及第2反相器電路對(duì)應(yīng)排列那樣，設(shè)置多個(gè)電路列，在上述多個(gè)電路列的相對(duì)應(yīng)的開(kāi)關(guān)上共同供給相同的開(kāi)關(guān)控制信號(hào)，由第3開(kāi)關(guān)選擇多個(gè)電路列的上述第2反相器電路的輸出信號(hào)的某一個(gè)連接到構(gòu)成上述放大電路的初級(jí)電路的第3反相器電路的輸入端子，由此能夠得到可以更有效地獲得大量識(shí)別信息的效果。
除去上述以外，在上述第1反相器電路以及第2反相器電路的輸入端子上設(shè)置切斷輸入信號(hào)的第4開(kāi)關(guān)和供給高電平電壓的第5開(kāi)關(guān)，當(dāng)上述識(shí)別號(hào)碼電路為非動(dòng)作狀態(tài)時(shí)使上述第4開(kāi)關(guān)成為斷開(kāi)狀態(tài)，使上述第5開(kāi)關(guān)成為接通狀態(tài)，由此能夠得到可以進(jìn)一步提高識(shí)別號(hào)碼的再現(xiàn)性和對(duì)于時(shí)間變化的承受性的效果。
把識(shí)別號(hào)碼電路安裝在內(nèi)部，該識(shí)別號(hào)碼電路用第1開(kāi)關(guān)使第1反相器電路的輸入端子與輸出端子短路，經(jīng)過(guò)上述第2開(kāi)關(guān)使在上述第1反相器電路的輸入端子上設(shè)置第2開(kāi)關(guān)構(gòu)成的多個(gè)單位元件成為串聯(lián)形態(tài)構(gòu)成識(shí)別元件列，把與上述識(shí)別元件列的最末級(jí)相對(duì)應(yīng)的上述第1反相器電路的輸出端子連接到包括第2反相器電路的放大電路的輸入端子上，與上述識(shí)別元件列的各第1反相器電路的第1開(kāi)關(guān)以及第2開(kāi)關(guān)相對(duì)應(yīng)設(shè)置把計(jì)數(shù)時(shí)鐘的二進(jìn)制計(jì)數(shù)器的計(jì)數(shù)輸出譯碼的譯碼器，與上述二進(jìn)制計(jì)數(shù)器的計(jì)數(shù)輸出相對(duì)應(yīng)，從上述識(shí)別元件列的第1級(jí)電路開(kāi)始順序地使上述第1開(kāi)關(guān)順序成為接通狀態(tài)，第2開(kāi)關(guān)成為與第1開(kāi)關(guān)互補(bǔ)的斷開(kāi)狀態(tài)，根據(jù)包括上述第3反相器電路的上述放大電路的輸出信號(hào)得到與上述識(shí)別元件列的各個(gè)第1反相器電路相對(duì)應(yīng)的多個(gè)識(shí)別信息生成識(shí)別號(hào)碼，由此能夠得到謀求電路簡(jiǎn)化的同時(shí)，可以識(shí)別一個(gè)個(gè)半導(dǎo)體芯片的效果。
把識(shí)別號(hào)碼電路安裝在內(nèi)部，該識(shí)別號(hào)碼電路用第1開(kāi)關(guān)使第1反相器電路的輸入端子與輸出端子短路，經(jīng)過(guò)上述第2開(kāi)關(guān)使在上述第1反相器電路的輸入端子上設(shè)置第2開(kāi)關(guān)構(gòu)成的多個(gè)單位元件成為串聯(lián)形態(tài)構(gòu)成識(shí)別元件列，把與上述識(shí)別元件列的最末級(jí)相對(duì)應(yīng)的上述第1反相器電路的輸出端子連接到包括第2反相器電路的放大電路的輸入端子上，設(shè)置具有與上述識(shí)別元件列的各第1反相器電路的第1開(kāi)關(guān)以及第2開(kāi)關(guān)相對(duì)應(yīng)的移位比特的移位寄存器，與上述移位寄存器的移位動(dòng)作相對(duì)應(yīng)，把上述識(shí)別元件列從第1級(jí)電路開(kāi)始順序使上述第1開(kāi)關(guān)順序成為接通狀態(tài)，第2開(kāi)關(guān)成為與第1開(kāi)關(guān)互補(bǔ)的斷開(kāi)狀態(tài)，根據(jù)包括上述第3反相器電路的上述放大電路的輸出信號(hào)得到與上述識(shí)別元件列的各個(gè)第1反相器電路相對(duì)應(yīng)的多個(gè)識(shí)別信息生成識(shí)別號(hào)碼，由此能夠得到謀求簡(jiǎn)化電路的同時(shí)，可以識(shí)別一個(gè)個(gè)半導(dǎo)體芯片的效果。
把識(shí)別號(hào)碼電路安裝在內(nèi)部，該識(shí)別號(hào)碼電路設(shè)置選擇性地使第1反相器電路的輸入端子與輸出端子短路的第1開(kāi)關(guān)和把上述第1反相器電路的輸出端子連接到輸入端子的第2反相器電路，設(shè)置接受其輸出信號(hào)用放大電路放大構(gòu)成的多個(gè)識(shí)別元件，根據(jù)當(dāng)上述第1開(kāi)關(guān)成為斷開(kāi)時(shí)的來(lái)自各個(gè)識(shí)別元件的輸出信號(hào)生成識(shí)別號(hào)碼，能夠得到可以用簡(jiǎn)單的結(jié)構(gòu)識(shí)別一個(gè)個(gè)半導(dǎo)體集成電路裝置的效果。
把識(shí)別號(hào)碼電路安裝在內(nèi)部，該識(shí)別號(hào)碼電路用第1開(kāi)關(guān)使第1反相器電路的輸入端子與輸出端子短路，經(jīng)過(guò)上述第2開(kāi)關(guān)使在上述第1反相器電路的輸入端子上設(shè)置第2開(kāi)關(guān)構(gòu)成的多個(gè)單位元件成為串聯(lián)形態(tài)構(gòu)成識(shí)別元件列，把與上述識(shí)別元件列的最末級(jí)相對(duì)應(yīng)的上述第1反相器電路的輸出端子連接到包括第2反相器電路的放大電路的輸入端子上，與上述識(shí)別元件列的各個(gè)第1反相器電路的第1開(kāi)關(guān)以及第2開(kāi)關(guān)相對(duì)應(yīng)設(shè)置把計(jì)數(shù)時(shí)鐘的二進(jìn)制計(jì)數(shù)器的計(jì)數(shù)輸出譯碼的譯碼器，與上述二進(jìn)制計(jì)數(shù)器的計(jì)數(shù)輸出相對(duì)應(yīng)，把上述識(shí)別元件列從第1級(jí)電路開(kāi)始順序使上述第1開(kāi)關(guān)順序成為接通狀態(tài)，第2開(kāi)關(guān)成為與第1開(kāi)關(guān)互補(bǔ)的斷開(kāi)狀態(tài)，根據(jù)包括上述第3反相器電路的上述放大電路的輸出信號(hào)得到與上述識(shí)別元件列的各個(gè)第1反相器電路相對(duì)應(yīng)的多個(gè)識(shí)別信息生成識(shí)別號(hào)碼，由此能夠得到謀求簡(jiǎn)化電路的同時(shí)，可以識(shí)別一個(gè)個(gè)半導(dǎo)體集成電路裝置的效果。
把識(shí)別號(hào)碼電路安裝在內(nèi)部，該識(shí)別號(hào)碼電路用第1開(kāi)關(guān)使第1反相器電路的輸入端子與輸出端子短路，經(jīng)過(guò)上述第2開(kāi)關(guān)使在上述第1反相器電路的輸入端子上設(shè)置第2開(kāi)關(guān)構(gòu)成的多個(gè)單位元件成為串聯(lián)形態(tài)構(gòu)成識(shí)別元件列，把與上述識(shí)別元件列的最末級(jí)相對(duì)應(yīng)的上述第1反相器電路的輸出端子連接到包括第2反相器電路的放大電路的輸入端子上，設(shè)置具有與上述識(shí)別元件列的各第1反相器電路的第1開(kāi)關(guān)以及第2開(kāi)關(guān)相對(duì)應(yīng)的移位比特的移位寄存器，與上述移位寄存器的移位動(dòng)作相對(duì)應(yīng)，把上述識(shí)別元件列從第1級(jí)電路開(kāi)始順序地使上述第1開(kāi)關(guān)順序成為接通狀態(tài)，第2開(kāi)關(guān)成為與第1開(kāi)關(guān)互補(bǔ)的斷開(kāi)狀態(tài)，根據(jù)包括上述第3反相器電路的上述放大電路的輸出信號(hào)得到與上述識(shí)別元件列的各個(gè)第1反相器電路相對(duì)應(yīng)的多個(gè)識(shí)別信息生成識(shí)別號(hào)碼，由此能夠得到謀求簡(jiǎn)化電路的同時(shí)，可以識(shí)別一個(gè)個(gè)半導(dǎo)體集成電路裝置的效果。
除去上述以外，還具備適合JTAG標(biāo)準(zhǔn)的測(cè)試電路，用上述識(shí)別號(hào)碼電路生成的識(shí)別號(hào)碼經(jīng)過(guò)適合上述JTAG標(biāo)準(zhǔn)的接口輸出，由此能夠得到通過(guò)挪用測(cè)試電路可以簡(jiǎn)化電路的效果。
除去上述以外，包括上述單位元件、第1開(kāi)關(guān)以及第2開(kāi)關(guān)的識(shí)別號(hào)碼電路是用軟件IP技術(shù)進(jìn)行電路設(shè)計(jì)以及電路規(guī)劃，由此能夠得到可以降低設(shè)計(jì)成本的效果。
使用軟件IP技術(shù)把識(shí)別號(hào)碼電路進(jìn)行電路設(shè)計(jì)以及電路規(guī)劃，該識(shí)別號(hào)碼電路用第1開(kāi)關(guān)使第1反相器電路的輸入端子與輸出端子短路，經(jīng)過(guò)上述第2開(kāi)關(guān)使在上述第1反相器電路的輸入端子上設(shè)置第2開(kāi)關(guān)構(gòu)成的多個(gè)單位元件成為串聯(lián)形態(tài)構(gòu)成識(shí)別元件列，把與上述識(shí)別元件列的最末級(jí)相對(duì)應(yīng)的上述第1反相器電路的輸出端子連接到包括第2反相器電路的放大電路的輸入端子上，設(shè)置具有與上述識(shí)別元件列的各第1反相器電路的第1開(kāi)關(guān)以及第2開(kāi)關(guān)相對(duì)應(yīng)的移位比特的移位寄存器，與上述移位寄存器的移位動(dòng)作相對(duì)應(yīng)，把上述識(shí)別元件列從第1級(jí)電路開(kāi)始順序地使上述第1開(kāi)關(guān)順序成為接通狀態(tài)，第2開(kāi)關(guān)成為與第1開(kāi)關(guān)互補(bǔ)的斷開(kāi)狀態(tài)，根據(jù)包括上述第3反相器電路的上述放大電路的輸出信號(hào)得到與上述識(shí)別元件列的各個(gè)第1反相器電路相對(duì)應(yīng)的多個(gè)識(shí)別信息生成識(shí)別號(hào)碼，由此能夠得到可以降低半導(dǎo)體集成電路裝置的制造成本的效果。
以上，根據(jù)實(shí)施例具體地說(shuō)明了由本發(fā)明者們完成的發(fā)明，但本發(fā)明并不是限定于上述實(shí)施例，在不脫離其宗旨的范圍內(nèi)當(dāng)然能夠進(jìn)行各種變更。例如，由在半導(dǎo)體集成電路裝置的制造工藝的過(guò)程中所形成的相同狀態(tài)構(gòu)成的多個(gè)識(shí)別元件在電讀出信號(hào)的元件中也可以形成多個(gè)在半導(dǎo)體集成電路裝置中成為相同電阻值的電阻元件或者成為相同電容值的電容器，以電流或者電壓的形態(tài)取出其電阻值或者電容值的工藝分散性，利用為識(shí)別號(hào)碼。
另外，除去半導(dǎo)體集成電路裝置的引線寬度或者間距寬度以外，還能夠采取在半導(dǎo)體封裝等的表面上印刷或者刻印相同長(zhǎng)度或者寬度的多條直線，利用其寬度或者間距寬度的分散性等各種實(shí)施形態(tài)。
上述例示的電阻元件即使不需要實(shí)施例的CMOS結(jié)構(gòu)那樣的比較復(fù)雜的制造工藝也能夠?qū)嵤?。作為電阻元件，能夠研究通過(guò)半導(dǎo)體集成電路技術(shù)構(gòu)成的多晶硅電阻，在單晶硅中通過(guò)用眾所周知的離子注入法等方法導(dǎo)入決定導(dǎo)電型的雜質(zhì)所構(gòu)成的所謂擴(kuò)散電阻的半導(dǎo)體電阻，由金屬布線層和同質(zhì)的金屬層構(gòu)成的金屬電阻。在這些電阻中，由于擴(kuò)散電阻容易設(shè)定為適當(dāng)?shù)碾娮柚狄约半娮柚惦S時(shí)間變化的比較小，因此適于得到與特性分散性相對(duì)應(yīng)的特定信息。
與電阻分散性相對(duì)應(yīng)的特定信息例如能夠用在隨時(shí)要對(duì)比的2個(gè)電阻元件中流過(guò)預(yù)定的偏置電流，判斷該時(shí)刻在2個(gè)電阻上發(fā)生的電壓差那樣的電阻-電壓變化以及比較判斷的技術(shù)形成，由多個(gè)電阻元件構(gòu)成電阻橋，用判斷其電阻橋的輸出的技術(shù)形成。與電阻元件相對(duì)應(yīng)的特性信息除去上述技術(shù)以外，還能夠把電阻元件利用為電阻-電流變換元件，由把被變換了的電流進(jìn)行比較判斷的技術(shù)形成。進(jìn)而，通過(guò)把電阻元件取為振蕩電路的振蕩頻率決定元件或者延遲電路的延遲時(shí)間決定元件的一部分，能夠把電阻元件的特性分散性利用為頻率信息或者延遲時(shí)間信息。
在把電阻元件作為對(duì)于構(gòu)成反相器的信號(hào)輸入MOSFET的負(fù)荷元件的情況下，與特性分散性相對(duì)應(yīng)的信息反映電阻值元件的特性分散性和信號(hào)輸入MOSFET的特性分散性。
與電阻分散性相對(duì)應(yīng)的特定信息并不需要一定僅形成在半導(dǎo)體集成電路裝置內(nèi)。如果需要，還能夠采用可以把半導(dǎo)體集成電路裝置適當(dāng)?shù)匾苿?dòng)到特定信息形成模式的結(jié)構(gòu)，在該模式下，能夠把半導(dǎo)體集成電路裝置內(nèi)的多個(gè)電阻元件開(kāi)關(guān)切換連接地連接到設(shè)定在半導(dǎo)體集成電路裝置上的信號(hào)輸入輸出端子那樣的已知的外部端子上。這種情況下，與電阻元件的特性分散性相對(duì)應(yīng)的特定信息由連接到這樣的外部端子上的半導(dǎo)體集成電路裝置外的電路裝置形成。
作為恒久地維持特性分散性，還經(jīng)驗(yàn)性地檢測(cè)多個(gè)相同結(jié)構(gòu)的電路相互之間，或者M(jìn)OSFET那樣的電路元件的漏電流。漏電流水平與電阻元件的特性分散性相同，能夠通過(guò)電流電壓變換和電壓比較進(jìn)行檢測(cè)。形成漏電流的既可以是上述那樣的相互相同結(jié)構(gòu)的電路，也可以是連接了柵極·源極的MOSFET。
作為用于特定信息的漏電流源的適宜的電路，能夠舉出連接到半導(dǎo)體集成電路裝置的信號(hào)輸出外部端子或者信號(hào)輸入輸出外部端子上的信號(hào)輸出緩沖電路。這是因?yàn)檫@種信號(hào)輸出緩沖電路構(gòu)成的MOSFET那樣的電路元件采用比較大的尺寸，大多形成比較大的漏電流，其測(cè)定比較容易，另外還能夠直接利用已經(jīng)存在的外部端子。
連接到半導(dǎo)體集成電路裝置的外部信號(hào)輸入端子上的半導(dǎo)體集成電路裝置內(nèi)的輸入保護(hù)二極管那樣元件的耐壓特性也能夠作為與微小的分散性相對(duì)應(yīng)的上述那樣的特定信息源。半導(dǎo)體集成電路裝置的多個(gè)外部端子即使在構(gòu)成電子系統(tǒng)中的比較少的比特?cái)?shù)的總線的情況下，通過(guò)上述實(shí)施例那樣總對(duì)戰(zhàn)比較的方法，能夠顯著地對(duì)于大多數(shù)適宜地形成可識(shí)別的信息。
連接到半導(dǎo)體集成電路裝置的外部端子上的半導(dǎo)體集成電路裝置內(nèi)的MOS晶體管的漏極耦合電容那樣的電容具有微小的分散性。由此其自身也能夠作為與分散性相對(duì)應(yīng)的上述那樣的特定信息源。
動(dòng)態(tài)型存儲(chǔ)器中的信息保持時(shí)間也示出微小的分散性。這種情況下，在動(dòng)態(tài)型存儲(chǔ)器中即使不添加特別的結(jié)構(gòu)，即，即使不設(shè)定用于固有的識(shí)別信息形成的結(jié)構(gòu)，也能夠測(cè)量多個(gè)存儲(chǔ)器地址內(nèi)的特定的多個(gè)存儲(chǔ)器地址中的多個(gè)存儲(chǔ)器單元的信息保持時(shí)間，并且根據(jù)其計(jì)算結(jié)果作為特定信息。
像多芯片模塊那樣在公共基板上設(shè)置了多個(gè)半導(dǎo)體芯片的情況下，能夠預(yù)先在各個(gè)半導(dǎo)體芯片中設(shè)定固有的識(shí)別電路，經(jīng)過(guò)公共基板取出來(lái)自各個(gè)半導(dǎo)體芯片的固有的識(shí)別信息。為了讀出各個(gè)半導(dǎo)體芯片的固有的識(shí)別信息，當(dāng)在公共基板上所需要的端子的數(shù)量方面具有制約時(shí)，可以在各個(gè)半導(dǎo)體芯片中與芯片選擇控制電路一起設(shè)定用于固有的識(shí)別信息的并聯(lián)-串聯(lián)變換電路。這時(shí)，各個(gè)半導(dǎo)體芯片中的固有的識(shí)別信息在該芯片的選擇狀態(tài)下，由并聯(lián)-串聯(lián)變換電路變換成串聯(lián)，在此基礎(chǔ)上，從各個(gè)半導(dǎo)體芯片輸出并且經(jīng)過(guò)公共基板讀出。在設(shè)置了圖33那樣意義下的程序?qū)Ｓ眯酒那闆r下，這種編程專用芯片可以構(gòu)成為能夠?qū)?yīng)于公共基板上的不同種類的多個(gè)半導(dǎo)體芯片。
權(quán)利要求
1.一種半導(dǎo)體集成電路裝置的識(shí)別方法，特征在于使具有相互相同的形態(tài)形成的同時(shí)具有相互相同的制造工藝形成的多個(gè)識(shí)別元件附帶在半導(dǎo)體集成電路裝置中，形成與上述多個(gè)識(shí)別元件的物理量的相互分散性相對(duì)應(yīng)所產(chǎn)生的反映上述多個(gè)識(shí)別元件的物理量的相互大小關(guān)系的信息，把反映這種大小關(guān)系的信息設(shè)定為這種半導(dǎo)體集成電路裝置固有的識(shí)別信息。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路裝置的識(shí)別方法，特征在于上述多個(gè)識(shí)別元件設(shè)定在上述半導(dǎo)體集成電路裝置內(nèi)部。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體集成電路裝置的識(shí)別方法，特征在于上述固有的識(shí)別信息還包括第1識(shí)別信息，所述第1識(shí)別信息具有在上述制造工藝中被設(shè)定的值。
4.根據(jù)權(quán)利要求2所述的半導(dǎo)體集成電路裝置的識(shí)別方法，特征在于上述固有的識(shí)別信息包括表示上述多個(gè)識(shí)別元件的物理量的大小順序的順序信息。
5.根據(jù)權(quán)利要求3所述的半導(dǎo)體集成電路裝置的識(shí)別方法，特征在于上述多個(gè)識(shí)別元件的每一個(gè)都包括邏輯電路，上述物理量的大小關(guān)系是多個(gè)邏輯電路的電參數(shù)的大小關(guān)系。
6.根據(jù)權(quán)利要求4所述的半導(dǎo)體集成電路裝置的識(shí)別方法，特征在于上述多個(gè)邏輯電路通過(guò)把各自的輸入與輸出電連接，在各自的輸出端輸出與各自的閾值電壓相等的輸出電壓作為上述電參數(shù)。
7.根據(jù)權(quán)利要求6所述的半導(dǎo)體集成電路裝置的識(shí)別方法，特征在于上述多個(gè)邏輯電路包括反相器電路。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體集成電路裝置的識(shí)別方法，特征在于上述識(shí)別元件包括由N溝道型MOSFET和P溝道型MOSFET組成的CMOS反相器電路。
9.根據(jù)權(quán)利要求5所述的半導(dǎo)體集成電路裝置的識(shí)別方法，特征在于上述多個(gè)邏輯電路包括反相器電路。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體集成電路裝置的識(shí)別方法，特征在于上述識(shí)別元件包括由N溝道型MOSFET和P溝道型MOSFET組成的CMOS反相器電路。
11.根據(jù)權(quán)利要求5所述的半導(dǎo)體集成電路裝置的識(shí)別方法，特征在于在沒(méi)有進(jìn)行作為上述物理量的電參數(shù)的大小關(guān)系的判斷動(dòng)作時(shí)，在上述邏輯電路中限制動(dòng)作電壓的加入。
12.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路裝置的識(shí)別方法，特征在于上述固定的識(shí)別信息包括表示上述多個(gè)識(shí)別元件的物理量的大小順序的順序信息。
13.根據(jù)權(quán)利要求12所述的半導(dǎo)體集成電路裝置的識(shí)別方法，特征在于上述多個(gè)識(shí)別元件的每一個(gè)都包括邏輯電路，上述物理量的大小關(guān)系是多個(gè)邏輯電路的電參數(shù)的大小關(guān)系。
14.根據(jù)權(quán)利要求13所述的半導(dǎo)體集成電路裝置的識(shí)別方法，特征在于在沒(méi)有進(jìn)行作為上述物理量的電參數(shù)的大小關(guān)系的判斷動(dòng)作時(shí)，在上述邏輯電路中限制動(dòng)作電壓的加入。
15.根據(jù)權(quán)利要求13所述的半導(dǎo)體集成電路裝置的識(shí)別方法，特征在于上述多個(gè)邏輯電路通過(guò)把各自的輸入與輸出電連接，在各自的輸出端輸出與各自的閾值電壓相等的輸出電壓作為上述電參數(shù)。
16.根據(jù)權(quán)利要求15所述的半導(dǎo)體集成電路裝置的識(shí)別方法，特征在于上述多個(gè)邏輯電路包括反相器電路。
17.根據(jù)權(quán)利要求16所述的半導(dǎo)體集成電路裝置的識(shí)別方法，特征在于上述識(shí)別元件包括由N溝道型MOSFET和P溝道型MOSFET組成的CMOS反相器電路。
18.根據(jù)權(quán)利要求13所述的半導(dǎo)體集成電路裝置的識(shí)別方法，特征在于上述多個(gè)邏輯電路包括反相器電路。
19.根據(jù)權(quán)利要求18所述的半導(dǎo)體集成電路裝置的識(shí)別方法，特征在于上述識(shí)別元件包括由N溝道型MOSFET和P溝道型MOSFET組成的CMOS反相器電路。
20.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路裝置的識(shí)別方法，特征在于上述多個(gè)識(shí)別元件的每一個(gè)都包括邏輯電路，上述物理量的大小關(guān)系是多個(gè)邏輯電路的電參數(shù)的大小關(guān)系。
21.根據(jù)權(quán)利要求20所述的半導(dǎo)體集成電路裝置的識(shí)別方法，特征在于在沒(méi)有進(jìn)行作為上述物理量的電參數(shù)的大小關(guān)系的判斷動(dòng)作時(shí)，在上述邏輯電路中限制動(dòng)作電壓的加入。
22.根據(jù)權(quán)利要求20所述的半導(dǎo)體集成電路裝置的識(shí)別方法，特征在于上述多個(gè)邏輯電路通過(guò)把各自的輸入與輸出電連接，在各自的輸出端輸出與各自的閾值電壓相等的輸出電壓作為上述電參數(shù)。
23.根據(jù)權(quán)利要求22所述的半導(dǎo)體集成電路裝置的識(shí)別方法，特征在于上述多個(gè)邏輯電路包括反相器電路。
24.根據(jù)權(quán)利要求23所述的半導(dǎo)體集成電路裝置的識(shí)別方法，特征在于上述識(shí)別元件包括由N溝道型MOSFET和P溝道型MOSFET組成的CMOS反相器電路。
25.根據(jù)權(quán)利要求20所述的半導(dǎo)體集成電路裝置的識(shí)別方法，特征在于上述多個(gè)邏輯電路包括反相器電路。
26.根據(jù)權(quán)利要求25所述的半導(dǎo)體集成電路裝置的識(shí)別方法，特征在于上述識(shí)別元件包括由N溝道型MOSFET和P溝道型MOSFET組成的CMOS反相器電路。
27.一種半導(dǎo)體集成電路裝置的制造方法，通過(guò)半導(dǎo)體集成電路裝置的測(cè)定，能夠?qū)υ摪雽?dǎo)體集成電路中固有的制造信息進(jìn)行查詢，特征在于上述半導(dǎo)體集成電路裝置具有以相互相同的形態(tài)和以相互相同的制造工藝形成的多個(gè)識(shí)別元件，通過(guò)在上述半導(dǎo)體集成電路裝置制造過(guò)程中的一個(gè)時(shí)刻對(duì)上述半導(dǎo)體集成電路裝置進(jìn)行測(cè)定，形成與上述多個(gè)識(shí)別元件的物理量的相互分散性相對(duì)應(yīng)產(chǎn)生的反映上述多個(gè)識(shí)別元件的物理量的相互大小關(guān)系的第1信息，以及把上述第1信息和包括在產(chǎn)生了該第1信息的半導(dǎo)體集成電路裝置的制造中所設(shè)定的管理信息的第2信息作為這種半導(dǎo)體集成電路裝置的固有信息保存在上述半導(dǎo)體集成電路裝置外的信息保持裝置中，由此，從通過(guò)在與上述一個(gè)時(shí)刻不同的時(shí)刻對(duì)半導(dǎo)體集成電路裝置的測(cè)定所得到的與上述第1信息的信息種類相同的第3信息，在上述信息保持裝置內(nèi)查詢與該第3信息對(duì)應(yīng)的上述第1信息，進(jìn)而從根據(jù)上述第3信息所查詢的第1信息來(lái)查詢上述第2信息。
28.一種半導(dǎo)體集成電路裝置的制造方法，特征在于包括形成包括第1芯片的半導(dǎo)體集成電路裝置，上述半導(dǎo)體集成電路裝置具有以相互相同的形態(tài)形成且以相互相同的制造工藝形成的多個(gè)識(shí)別元件；從包括上述第1芯片的半導(dǎo)體集成電路裝置中的上述多個(gè)識(shí)別元件獲得固有的識(shí)別信息；把來(lái)自包括上述第1芯片的半導(dǎo)體集成電路裝置的多個(gè)固有的識(shí)別信息和用于提供各自的固有識(shí)別信息的上述半導(dǎo)體集成電路裝置的動(dòng)作修飾信息寫(xiě)入到第2芯片中；把上述第1芯片和第2芯片一體組裝的工藝，上述所組裝的第2芯片構(gòu)成為使得根據(jù)從與其一體組裝的第1芯片得到的固有的識(shí)別信息，把上述動(dòng)作修飾信息向第1芯片輸出。
29.根據(jù)權(quán)利要求28所述的半導(dǎo)體集成電路裝置的制造方法，特征在于上述半導(dǎo)體集成電路裝置所形成的上述固有的識(shí)別信息包括根據(jù)上述多個(gè)識(shí)別元件的物理量的相互分散性所產(chǎn)生的反映上述多個(gè)識(shí)別元件的物理量大小關(guān)系的信息。
30.根據(jù)權(quán)利要求29所述的半導(dǎo)體集成電路裝置的制造方法，特征在于反映上述多個(gè)識(shí)別元件的物理量的大小關(guān)系的上述信息以各識(shí)別元件的物理量分別與多個(gè)識(shí)別元件的各物理量進(jìn)行對(duì)比后得到的對(duì)比信息為基礎(chǔ)。
31.根據(jù)權(quán)利要求29所述的半導(dǎo)體集成電路裝置的制造方法，特征在于反映上述多個(gè)識(shí)別元件的物理量的大小關(guān)系的上述信息是與上述多個(gè)識(shí)別元件的物理量的大小順序相對(duì)應(yīng)的順序信息。
32.根據(jù)權(quán)利要求28所述的半導(dǎo)體集成電路裝置的制造方法，特征在于上述第1芯片是具有冗余電路的存儲(chǔ)器，上述第2芯片存儲(chǔ)上述第1芯片的不良地址作為上述動(dòng)作修飾信息。
33.根據(jù)權(quán)利要求28所示的半導(dǎo)體集成電路裝置的制造方法，特征在于還包括在組裝了上述第1芯片和第2芯片的狀態(tài)下進(jìn)行測(cè)試的工藝；在上述組裝狀態(tài)下的測(cè)試中發(fā)生了不良時(shí)，卸下上述第2芯片，把包括上述第1芯片的半導(dǎo)體集成電路裝置匯集到其它的多個(gè)半導(dǎo)體集成電路裝置中的工藝。
34.根據(jù)權(quán)利要求33所述的半導(dǎo)體集成電路裝置的制造方法，特征在于上述第1芯片和第2芯片在上述組裝了的狀態(tài)下進(jìn)行挑選以后密封為一體。
35.根據(jù)權(quán)利要求34所述的半導(dǎo)體集成電路裝置的制造方法，特征在于上述第1芯片和第2芯片組裝在共同的安裝基板上.
36.一種半導(dǎo)體集成電路裝置，該半導(dǎo)體集成電路裝置具有以相互相同的制造工藝形成為相同形態(tài)的多個(gè)識(shí)別元件，具有由上述多個(gè)識(shí)別元件決定的固有的識(shí)別信息，特征在于上述固有的識(shí)別信息采取與由上述多個(gè)識(shí)別元件的特性分散性引起的上述多個(gè)識(shí)別元件的物理量的相互大小關(guān)系相對(duì)應(yīng)的狀態(tài)。
37.根據(jù)權(quán)利要求36所述的半導(dǎo)體集成電路裝置，特征在于上述固有的識(shí)別信息包括使各上述識(shí)別元件的物理量與上述多個(gè)識(shí)別元件相對(duì)比后得到的多個(gè)對(duì)比信息。
38.根據(jù)權(quán)利要求37所述的半導(dǎo)體集成電路裝置，特征在于上述固有的識(shí)別信息包括與上述多個(gè)識(shí)別元件的每一個(gè)相對(duì)應(yīng)的多個(gè)對(duì)比信息，上述多個(gè)對(duì)比信息的每一個(gè)包括使與其對(duì)應(yīng)的各特定的識(shí)別元件和與其對(duì)比的多個(gè)識(shí)別元件之間的物理量的相互大小進(jìn)行對(duì)比的多比特信息。
39.根據(jù)權(quán)利要求38所述的半導(dǎo)體集成電路裝置，特征在于上述多個(gè)對(duì)比信息的每一個(gè)通過(guò)對(duì)從上述特定識(shí)別元件的物理量和與其對(duì)比的多個(gè)識(shí)別元件的物理量的直接對(duì)比得到的信息進(jìn)行數(shù)據(jù)變換而生成。
40.根據(jù)權(quán)利要求38所述的半導(dǎo)體集成電路裝置，特征在于上述多個(gè)對(duì)比信息的每一個(gè)包括進(jìn)行了比特?cái)?shù)壓縮的信息。
41.根據(jù)權(quán)利要求40所述的半導(dǎo)體集成電路裝置，特征在于上述順序信息以比上述特定的識(shí)別元件和與其相對(duì)應(yīng)的多個(gè)識(shí)別元件的對(duì)比數(shù)少的比特?cái)?shù)構(gòu)成。
42.根據(jù)權(quán)利要求37所述的半導(dǎo)體集成電路裝置，特征在于上述順序信息包括與上述多個(gè)識(shí)別元件分別對(duì)應(yīng)的多個(gè)順序信息。
43.根據(jù)權(quán)利要求36所述的半導(dǎo)體集成電路裝置，特征在于上述固有的識(shí)別信息包括反映上述多個(gè)識(shí)別元件的物理量的大小順序的順序信息。
44.根據(jù)權(quán)利要求43所速的半導(dǎo)體集成電路裝置，特征在于上述順序信息以比上述特定的識(shí)別元件和與其相對(duì)應(yīng)的多個(gè)識(shí)別元件的對(duì)比數(shù)少的比特?cái)?shù)構(gòu)成。
45.根據(jù)權(quán)利要求36所述的半導(dǎo)體集成電路裝置，特征在于上述固有的識(shí)別信息還包括第1識(shí)別信息，所述第1識(shí)別信息具有在上述制造工藝中被設(shè)定的值。
46.根據(jù)權(quán)利要求36所述的半導(dǎo)體集成電路裝置，特征在于上述識(shí)別元件的每一個(gè)都包括邏輯電路，上述物理量的大小關(guān)系表示多個(gè)邏輯電路的電參數(shù)的大小關(guān)系。
47.根據(jù)權(quán)利要求46所述的半導(dǎo)體集成電路裝置，特征在于上述多個(gè)邏輯電路包括反相器電路。
48.根據(jù)權(quán)利要求46所述的半導(dǎo)體集成電路裝置，特征在于上述多個(gè)邏輯電路通過(guò)把各自的輸入與輸出電連接，在各自的輸出端輸出與各自的閾值電壓相等的輸出電壓作為上述電參數(shù)。
49.根據(jù)權(quán)利要求48所述的半導(dǎo)體集成電路裝置，特征在于上述多個(gè)邏輯電路包括反相器電路。
50.根據(jù)權(quán)利要求49所述的半導(dǎo)體集成電路裝置，特征在于上述識(shí)別元件包括由N溝道型MOSFET和P溝道型MOSFET組成的CMOS反相器電路，其中，N溝道型MOSFET和P溝道型MOSFET通過(guò)在各個(gè)輸入端子提供輸入電壓，在各個(gè)輸出端子形成與分散性相對(duì)應(yīng)的輸出電壓。
51.根據(jù)權(quán)利要求50所述的半導(dǎo)體集成電路裝置，特征在于上述CMOS反相器電路通過(guò)把其輸入端子與輸出端子連接形成上述輸出電壓。
52.根據(jù)權(quán)利要求51所述的半導(dǎo)體集成電路裝置，特征在于還包括電壓比較電路；為上述多個(gè)CMOS反相器電路的每一個(gè)設(shè)置的第1開(kāi)關(guān)和第2開(kāi)關(guān)，上述第1開(kāi)關(guān)把相對(duì)應(yīng)的CMOS反相器電路的輸出電壓傳遞到上述電壓比較電路的一個(gè)輸入端子，上述第2開(kāi)關(guān)把上述輸出電壓傳遞到上述電壓比較電路的另一個(gè)輸入端子；以及控制與上述多個(gè)CMOS反相器電路對(duì)應(yīng)的第1開(kāi)關(guān)和第2開(kāi)關(guān)的控制電路，使得由上述電壓比較電路把上述多個(gè)CMOS反相器電路各自的輸出電壓分別與其它的多個(gè)CMOS反相器電路的輸出電壓進(jìn)行比較。
53.根據(jù)權(quán)利要求52所述的半導(dǎo)體集成電路裝置，特征在于上述開(kāi)關(guān)是由MOSFET構(gòu)成的開(kāi)關(guān)。
54.根據(jù)權(quán)利要求53所述的半導(dǎo)體集成電路裝置，特征在于具備與上述多個(gè)CMOS反相器電路的每一個(gè)相對(duì)應(yīng)設(shè)置的第1至第3開(kāi)關(guān)和控制上述第1至第3開(kāi)關(guān)的控制電路，上述第1開(kāi)關(guān)設(shè)置在相對(duì)應(yīng)的CMOS反相器電路的輸入端子與輸出端子之間，上述第2開(kāi)關(guān)設(shè)置在公共的第1電路節(jié)點(diǎn)與相對(duì)應(yīng)的CMOS反相器電路的輸入端子之間，上述第3開(kāi)關(guān)設(shè)置在相對(duì)應(yīng)的CMOS反相器電路的輸出端子與公共的第2電路節(jié)點(diǎn)之間，上述控制電路控制上述第1至第3開(kāi)關(guān)，使得在上述多個(gè)CMOS反相器電路中，把2個(gè)CMOS反相器電路作為一組，把其一方的CMOS反相器電路的輸入端子和輸出端子連接，使得輸出電壓從該一方的CMOS反相器電路輸出，而且經(jīng)過(guò)上述第1電路節(jié)點(diǎn)把該一方的CMOS反相器電路的輸出電壓供給到另一方的CMOS反相器電路的輸入端子上，以該另一方的CMOS反相器電路的邏輯閾值電壓作為參考電壓，判斷上述一方的CMOS反相器電路的輸出電壓的電位，從該另一方的CMOS反相器電路在上述第2電路節(jié)點(diǎn)上提供作為其結(jié)果的輸出信號(hào)。
55.根據(jù)權(quán)利要求54所述的半導(dǎo)體集成電路裝置，特征在于上述開(kāi)關(guān)是由MOSFET構(gòu)成的開(kāi)關(guān)。
56.根據(jù)權(quán)利要求54所述的半導(dǎo)體集成電路裝置，特征在于上述CMOS反相器電路和第1開(kāi)關(guān)至第3開(kāi)關(guān)使用構(gòu)成CMOS門(mén)陣列的元件。
57.根據(jù)權(quán)利要求56所述的半導(dǎo)體集成電路裝置，特征在于上述開(kāi)關(guān)是由MOSFET構(gòu)成的開(kāi)關(guān)。
58.根據(jù)權(quán)利要求54所述的半導(dǎo)體集成電路裝置，特征在于在沒(méi)有進(jìn)行作為上述物理量的電壓判斷動(dòng)作時(shí)，在上述多個(gè)CMOS反相器電路中限制動(dòng)作電壓的加入。
59.根據(jù)權(quán)利要求58所述的半導(dǎo)體集成電路裝置，特征在于上述開(kāi)關(guān)是由MOSFET構(gòu)成的開(kāi)關(guān)。
60.一種半導(dǎo)體芯片，特征在于具備內(nèi)置的識(shí)別號(hào)碼電路，所述識(shí)別號(hào)碼電路包括多個(gè)識(shí)別元件，各識(shí)別元件包括第1反相器電路；設(shè)置在上述第1反相器電路的輸入端子與輸出端子之間的第1開(kāi)關(guān)；把上述第1反相器電路的輸出端子連接到其輸入端子上的第2反相器電路；接受上述第2反相器電路的輸出端子的輸出信號(hào)的放大電路，其中，上述識(shí)別號(hào)碼電路根據(jù)上述多個(gè)識(shí)別元件的上述第1開(kāi)關(guān)接通時(shí)的上述放大電路的輸出信號(hào)來(lái)生成識(shí)別號(hào)碼信息。
61.根據(jù)權(quán)利要求60所述的半導(dǎo)體芯片，特征在于上述反相器電路包括CMOS反相器電路，上述半導(dǎo)體芯片還具有當(dāng)上述第1開(kāi)關(guān)成為斷開(kāi)狀態(tài)時(shí)形成要加入在上述第1反相器電路的輸入端子上的電壓的電壓形成電路，上述電壓形成電路根據(jù)上述第1開(kāi)關(guān)成為接通時(shí)的上述放大電路的輸出信號(hào)的電平，形成具有避免因該輸出信號(hào)隨時(shí)間變化而產(chǎn)生翻轉(zhuǎn)的電平的電壓。
62.根據(jù)權(quán)利要求61所述的半導(dǎo)體芯片，特征在于上述半導(dǎo)體芯片包括經(jīng)過(guò)上述第1、第2反相器電路設(shè)定上述電壓發(fā)生電路的上述電壓的信號(hào)路徑，上述電壓發(fā)生電路具備閂鎖電路，該閂鎖電路設(shè)定成使得上述第1開(kāi)關(guān)成為接通狀態(tài)時(shí)的第2反相器電路的輸出信號(hào)如果對(duì)于其邏輯閾值是高電平，則與其相對(duì)應(yīng)形成低電平的輸出電壓，而且上述第1開(kāi)關(guān)成為接通狀態(tài)時(shí)的第2反相器電路的輸出信號(hào)如果對(duì)于其邏輯閾值成為低電平，則與此相對(duì)應(yīng)形成高電平。
63.根據(jù)權(quán)利要求62所述的半導(dǎo)體芯片，特征在于上述閂鎖電路設(shè)置在上述放大電路的輸出路徑中。
64.根據(jù)權(quán)利要求60所述的半導(dǎo)體芯片，特征在于上述第1反相器電路和第2反相器電路包括CMOS反相器電路，在上述第1反相器電路與上述第2反相器電路之間設(shè)置第2開(kāi)關(guān)，構(gòu)成上述第1反相器電路、第2反相器電路以及放大電路的各個(gè)CMOS反相器電路的輸入端子的每一個(gè)上，設(shè)置提供高電平電位的第2開(kāi)關(guān)，在上述第1反相器電路與第2反相器電路之間設(shè)置第3開(kāi)關(guān)，當(dāng)上述識(shí)別號(hào)碼電路成為非動(dòng)作時(shí)，使上述第1開(kāi)關(guān)成為斷開(kāi)狀態(tài)，使上述第2開(kāi)關(guān)成為接通狀態(tài)，通過(guò)使上述第3開(kāi)關(guān)成為斷開(kāi)狀態(tài)，使上述第1以及第2反相器電路的輸入端子成為上述高電平電位，以及當(dāng)識(shí)別號(hào)碼電路成為動(dòng)作時(shí)，使上述第1開(kāi)關(guān)以及第3開(kāi)關(guān)成為接通狀態(tài)，使上述第2開(kāi)關(guān)成為斷開(kāi)狀態(tài)。
65.一種半導(dǎo)體芯片，特征在于具備內(nèi)置的識(shí)別號(hào)碼電路，上述識(shí)別號(hào)碼電路包括多個(gè)識(shí)別元件，各識(shí)別元件包括第1反相器電路以及第2反相器電路；在上述第1反相器電路以及第2反相器電路的各個(gè)輸入端子與輸出端子之間設(shè)置的第1開(kāi)關(guān)；在上述第1反相器電路的輸出端子與第2反相器電路的輸入端子之間設(shè)置的第2開(kāi)關(guān)；包括把上述第2反相器電路的輸出端子連接到輸入端子上的第3反相器電路的放大電路，其中，上述內(nèi)置的識(shí)別號(hào)碼電路生成包括第1識(shí)別信息和第2識(shí)別信息的識(shí)別號(hào)碼，當(dāng)上述第1反相器電路的第1開(kāi)關(guān)成為接通狀態(tài)，第2反相器電路的第1開(kāi)關(guān)成為斷開(kāi)狀態(tài)，上述第2開(kāi)關(guān)成為接通狀態(tài)時(shí)，由包括上述第3反相器電路的上述放大電路的輸出信號(hào)得到上述第1識(shí)別信息，當(dāng)上述第2反相器電路的第1開(kāi)關(guān)成為接通狀態(tài)，上述第2開(kāi)關(guān)成為斷開(kāi)狀態(tài)時(shí)，由包括上述第3反相器電路的上述放大電路的輸出信號(hào)得到上述第2識(shí)別信息。
66.根據(jù)權(quán)利要求65所述的半導(dǎo)體芯片、特征在于上述第1反相器電路和第2反相器電路構(gòu)成電路列，以上述第1反相器電路以及第2反相器電路對(duì)應(yīng)排列的形態(tài)設(shè)置多個(gè)電路列，在對(duì)應(yīng)于上述多個(gè)電路列的第1開(kāi)關(guān)中，供給共同的開(kāi)關(guān)控制信號(hào)，多個(gè)電路列的上述第2反相器電路的輸出信號(hào)經(jīng)過(guò)選擇多個(gè)電路列中所希望電路列的第3開(kāi)關(guān)，供給到構(gòu)成上述放大電路的上述第3反相器電路的輸入端子上。
67.根據(jù)權(quán)利要求66所述的半導(dǎo)體芯片，特征在于在上述第1反相器電路以及第2反相器電路的輸入端子上，設(shè)置切斷輸入信號(hào)的第4開(kāi)關(guān)和供給高電平電壓的第5開(kāi)關(guān)，當(dāng)上述識(shí)別號(hào)碼電路成為非動(dòng)作時(shí)，使上述第4開(kāi)關(guān)成為斷開(kāi)狀態(tài)，使上述第5開(kāi)關(guān)成為接通狀態(tài)。
68.一種半導(dǎo)體芯片，特征在于具備內(nèi)置的識(shí)別號(hào)碼電路，該識(shí)別號(hào)碼電路包括具備多個(gè)單位元件的識(shí)別元件列，上述各單位元件包括第1反相器電路、使上述第1反相器電路的輸入端子與輸出端子短路的第1開(kāi)關(guān)和設(shè)置在上述第1反相器電路的輸入端子上的第2開(kāi)關(guān)，上述單位元件通過(guò)上述第2開(kāi)關(guān)構(gòu)成為串聯(lián)形態(tài)；包括第2反相器電路的放大電路，上述第2反相器電路的輸入端子與上述識(shí)別元件列的最末級(jí)相對(duì)應(yīng)的上述第1反相器電路的輸出端子連接；計(jì)數(shù)時(shí)鐘的二進(jìn)制計(jì)數(shù)器；以及接受上述二進(jìn)制計(jì)數(shù)器的計(jì)數(shù)輸出，與上述識(shí)別元件列的各第1反相器電路的第1開(kāi)關(guān)以及第2開(kāi)關(guān)相對(duì)應(yīng)設(shè)置的譯碼器，該識(shí)別號(hào)碼電路與上述二進(jìn)制計(jì)數(shù)器的計(jì)數(shù)輸出相對(duì)應(yīng)，使上述識(shí)別元件從第1級(jí)電路開(kāi)始順序成為接通狀態(tài)，第2開(kāi)關(guān)成為與第1開(kāi)關(guān)互補(bǔ)的斷開(kāi)狀態(tài)，根據(jù)包括上述第3反相器電路的上述放大電路的輸出信號(hào)，得到與上述識(shí)別元件列內(nèi)的各第1反相器電路相對(duì)應(yīng)的多個(gè)識(shí)別信息來(lái)生成識(shí)別號(hào)碼。
69.一種半導(dǎo)體芯片，特征在于具備內(nèi)置的識(shí)別號(hào)碼電路，該識(shí)別號(hào)碼電路包括具備多個(gè)單位元件的識(shí)別元件列，上述各單位元件包括第1反相器電路、使上述第1反相器電路的輸入端子與輸出端子短路的第1開(kāi)關(guān)和設(shè)置在上述第1反相器電路的輸入端子上的第2開(kāi)關(guān)，上述單位元件通過(guò)上述第2開(kāi)關(guān)構(gòu)成為串聯(lián)形態(tài)；包括第2反相器電路的放大電路，上述第2反相器電路的輸入端子與上述識(shí)別元件列的最末級(jí)相對(duì)應(yīng)的上述第1反相器電路的輸出端子連接；接受時(shí)鐘的移位寄存器，具有與上述識(shí)別元件列的各第1反相器電路的第1開(kāi)關(guān)以及第2開(kāi)關(guān)相對(duì)應(yīng)的移位比特，該識(shí)別號(hào)碼電路與上述移位寄存器的移位動(dòng)作相對(duì)應(yīng)，使上述識(shí)別元件從第1級(jí)電路開(kāi)始順序地使上述第1開(kāi)關(guān)成為接通狀態(tài)，第2開(kāi)關(guān)成為與第1開(kāi)關(guān)互補(bǔ)的斷開(kāi)狀態(tài)，根據(jù)包括上述第3反相器電路的上述放大電路的輸出信號(hào)，得到與上述識(shí)別元件列內(nèi)的各第1反相器電路相對(duì)應(yīng)的多個(gè)識(shí)別信息來(lái)生成識(shí)別號(hào)碼。
70.一種半導(dǎo)體集成電路裝置，特征在于具備內(nèi)置的識(shí)別號(hào)碼電路，該識(shí)別號(hào)碼電路具備多個(gè)識(shí)別元件，各識(shí)別元件包括第1反相器電路；使第1反相器電路的輸入端子與輸出端子短路的第1開(kāi)關(guān)；輸入端子與上述第1反相器電路的輸出端子連接的第2反相器電路；把上述第2反相器電路的輸出端子的信號(hào)放大的放大電路，上述識(shí)別號(hào)碼電路在上述多個(gè)識(shí)別元件的上述第1開(kāi)關(guān)成為接通狀態(tài)時(shí)，根據(jù)上述放大電路的輸出信號(hào)生成識(shí)別號(hào)碼。
71.一種半導(dǎo)體集成電路裝置，特征在于具備內(nèi)置的識(shí)別號(hào)碼電路，該識(shí)別號(hào)碼電路包括具備多個(gè)單位元件的識(shí)別元件列，上述各單位元件包括第1反相器電路、使上述第1反相器電路的輸入端子與輸出端子短路的第1開(kāi)關(guān)和設(shè)置在上述第1反相器電路的輸入端子上的第2開(kāi)關(guān)，上述單位元件通過(guò)上述第2開(kāi)關(guān)構(gòu)成為串聯(lián)形態(tài)；包括第2反相器電路的放大電路，上述第2反相器電路的輸入端子與上述識(shí)別元件列的最末級(jí)相對(duì)應(yīng)的上述第1反相器電路的輸出端子連接；計(jì)數(shù)時(shí)鐘的二進(jìn)制計(jì)數(shù)器；以及接受上述二進(jìn)制計(jì)數(shù)器的計(jì)數(shù)輸出，與上述識(shí)別元件列的各第1反相器電路的第1開(kāi)關(guān)以及第2開(kāi)關(guān)相對(duì)應(yīng)設(shè)置的譯碼器，該識(shí)別號(hào)碼電路與上述二進(jìn)制計(jì)數(shù)器的計(jì)數(shù)輸出相對(duì)應(yīng)，使上述識(shí)別元件從第1級(jí)電路開(kāi)始順序地使上述第1開(kāi)關(guān)成為接通狀態(tài)，第2開(kāi)關(guān)成為與第1開(kāi)關(guān)互補(bǔ)的斷開(kāi)狀態(tài)，根據(jù)包括上述第3反相器電路的上述放大電路的輸出信號(hào)，得到與上述識(shí)別元件列內(nèi)的各第1反相器電路相對(duì)應(yīng)的多個(gè)識(shí)別信息來(lái)生成識(shí)別號(hào)碼。
72.一種半導(dǎo)體集成電路裝置，特征在于具備內(nèi)置的識(shí)別號(hào)碼電路，該識(shí)別號(hào)碼電路包括具備多個(gè)單位元件的識(shí)別元件列，上述各單位元件包括第1反相器電路、使上述第1反相器電路的輸入端子與輸出端子短路的第1開(kāi)關(guān)和設(shè)置在上述第1反相器電路的輸入端子上的第2開(kāi)關(guān)，上述單位元件通過(guò)上述第2開(kāi)關(guān)構(gòu)成為串聯(lián)形態(tài)；包括第2反相器電路的放大電路，上述第2反相器電路的輸入端子與上述識(shí)別元件列的最末級(jí)相對(duì)應(yīng)的上述第1反相器電路的輸出端子連接；接受時(shí)鐘的移位寄存器，具有與上述識(shí)別元件列的各第1反相器電路的第1開(kāi)關(guān)以及第2開(kāi)關(guān)相對(duì)應(yīng)的移位比特，該識(shí)別號(hào)碼電路與上述移位寄存器的移位動(dòng)作相對(duì)應(yīng)，使上述識(shí)別元件從第1級(jí)電路開(kāi)始順序地使上述第1開(kāi)關(guān)成為接通狀態(tài)，第2開(kāi)關(guān)成為與第1開(kāi)關(guān)互補(bǔ)的斷開(kāi)狀態(tài)，根據(jù)包括上述第3反相器電路的上述放大電路的輸出信號(hào)，得到與上述識(shí)別元件列內(nèi)的各第1反相器電路相對(duì)應(yīng)的多個(gè)識(shí)別信息來(lái)生成識(shí)別號(hào)碼。
73.根據(jù)權(quán)利要求72所述的半導(dǎo)體集成電路裝置，特征在于還具備適合于JTAG標(biāo)準(zhǔn)的測(cè)試電路，經(jīng)過(guò)上述適合于JTAG標(biāo)準(zhǔn)的接口輸出在上述識(shí)別號(hào)碼電路中生成的識(shí)別號(hào)碼。
74.根據(jù)權(quán)利要求72所述的半導(dǎo)體集成電路裝置，特征在于包括上述單位元件、第1開(kāi)關(guān)以及第2開(kāi)關(guān)的識(shí)別號(hào)碼電路使用軟件IP技術(shù)進(jìn)行電路設(shè)計(jì)以及電路布局。
75.一種半導(dǎo)體集成電路裝置的制造方法，特征在于使用軟件IP技術(shù)對(duì)于識(shí)別號(hào)碼電路進(jìn)行電路設(shè)計(jì)以及電路布局，其中，該識(shí)別號(hào)碼電路包括具備多個(gè)單位元件的識(shí)別元件列，上述各單位元件包括第1反相器電路、使上述第1反相器電路的輸入端子與輸出端子短路的第1開(kāi)關(guān)和設(shè)置在上述第1反相器電路的輸入端子上的第2開(kāi)關(guān)，上述單位元件通過(guò)上述第2開(kāi)關(guān)構(gòu)成為串聯(lián)形態(tài)；包括第2反相器電路的放大電路，上述第2反相器電路的輸入端子與上述識(shí)別元件列的最末級(jí)相對(duì)應(yīng)的上述第1反相器電路的輸出端子連接；接受時(shí)鐘的移位寄存器，具有與上述識(shí)別元件列的各第1反相器電路的第1開(kāi)關(guān)以及第2開(kāi)關(guān)相對(duì)應(yīng)的移位比特，該識(shí)別號(hào)碼電路與上述移位寄存器的移位動(dòng)作相對(duì)應(yīng)，使上述識(shí)別元件從第1級(jí)電路開(kāi)始順序地使上述第1開(kāi)關(guān)成為接通狀態(tài)，第2開(kāi)關(guān)成為與第1開(kāi)關(guān)互補(bǔ)的斷開(kāi)狀態(tài)，根據(jù)包括上述第3反相器電路的上述放大電路的輸出信號(hào)，得到與上述識(shí)別元件列內(nèi)的各第1反相器電路相對(duì)應(yīng)的多個(gè)識(shí)別信息來(lái)生成識(shí)別號(hào)碼。
全文摘要
在半導(dǎo)體集成電路裝置的制造工藝中，形成具有相同形態(tài)的多個(gè)識(shí)別元件，與上述多個(gè)識(shí)別元件的工藝分散性相對(duì)應(yīng)的物理量的相互大小關(guān)系被用作這種半導(dǎo)體集成電路的固有的識(shí)別信息。
文檔編號(hào)H01L23/544GK1486506SQ01821825
公開(kāi)日2004年3月31日 申請(qǐng)日期2001年9月6日 優(yōu)先權(quán)日2000年12月1日
發(fā)明者村中雅也 申請(qǐng)人:株式會(huì)社日立制作所, 日立超大規(guī)模集成電路系統(tǒng)株式會(huì)社