專利名稱：半導體集成電路裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種具有靜電放電(ESD)保護電路的半導體集成電路裝置，特別涉及一種擁有提高輸入、輸出、輸入出電路及內(nèi)部電路的ESD保護能力的ESD保護電路的半導體集成電路裝置。
背景技術(shù)：
近年來，在半導體集成電路裝置的進程中，為了適應細微化及高密度化的技術(shù)進步，高集成化正在進一步地發(fā)展。伴隨著高集成化的發(fā)展，半導體集成電路裝置因靜電放電(以下稱為浪涌電流(surge))而帶來的破壞變得越來越小。例如，從外部連接用端子侵入的浪涌電流使輸入電路、輸出電路、輸入出電路或內(nèi)部電路等元件受到破壞，元件性能降低的可能性變大。因此，具備附帶在外部連接用端子上，用來保護輸入電路、輸出電路、輸出入電路或內(nèi)部電路不受浪涌電流的破壞的保護電路變得越來越多。
圖9為示出了以往擁有靜電放電保護電路的半導體集成電路裝置的輸出電路及其周圍的結(jié)構(gòu)的電路圖。如圖9所示，以往的半導體集成電路裝置包括外部連接用端子101、靜電放電保護電路102、輸出電路103、輸出前置緩沖電路104、內(nèi)部電路121及電源間靜電放電保護電路122。設置靜電放電保護電路102及電源間靜電放電保護電路122使其保護輸出電路103，不受從外部連接用端子101侵入的浪涌電流的破壞。
靜電放電保護電路102設置在外部連接用端子101與輸出電路103之間，包括P型MIS晶體管105、N型MIS晶體管106、電阻體107及電阻體108。并且，P型MIS晶體管105包括連接在提供電源電壓VDD用的電源線119的源極、中間通過電阻體107連接在電源線119的柵極、連接在外部連接用端子101的漏極及連接在電源線119的襯底區(qū)域(n阱)。并且，N型MIS晶體管106包括連接在接地用的接地線120的源極、通過電阻體108連接在接地線120的柵極、連接在外部連接用端子101的漏極及連接在接地線120的襯底區(qū)域(p阱)。
輸出電路103設置在靜電放電保護電路102與輸出前置緩沖電路104之間，包括P型MIS晶體管111及N型MIS晶體管112。并且，P型MIS晶體管111包括連接在電源線119的源極、連接在輸出前置緩沖電路104中的第1前置緩沖電路115的輸出端子的柵極、連接在外部連接用端子101的漏極、及連接在電源線119的襯底區(qū)域(n阱)。并且，N型MIS晶體管112包括連接在接地線120的源極、連接在輸出前置緩沖電路104中的第2前置緩沖電路117的輸出端子的柵極、連接在外部連接用端子101的漏極、及連接在接地線120的襯底區(qū)域(p阱)。
輸出前置緩沖電路104為用以放大來自內(nèi)部電路121的輸出信號的電路，設置在內(nèi)部電路121與輸出電路103之間。輸出前置緩沖電路104包括在最后一級具備第1前置緩沖器115的第1前置緩沖電路116及在最后一級具備第2前置緩沖器117的第2前置緩沖電路118。在第1前置緩沖器115上設置有連接在電源線119的電源電壓供給用端子、連接在接地線120的接地端子、連接在輸出電路103的P型MIS晶體管111的柵極的輸出端子及連接在內(nèi)部電路121的輸入端子。并且，在第2前置緩沖117上設置有連接在電源線119的電源電壓供給用端子、連接在接地線120的接地端子、連接在輸出電路103的N型MIS晶體管112的柵極的輸出端子及連接在內(nèi)部電路121的輸入端子。并且，在第1前置緩沖電路116及第2前置緩沖電路118上設置有對應于來自內(nèi)部電路121的輸出信號的放大程度的多個前置緩沖器。并且，從第1前置緩沖電路116內(nèi)的最后一級的第1前置緩沖器115的輸出端子、和第2前置緩沖電路118內(nèi)的最后一級的第2前置緩沖器117的輸出端子，輸出高低相反或者相同的輸出信號。
電源間靜電放電保護電路122設置在電源線119及接地線120之間，擁有N型MIS晶體管123。并且，N型MIS晶體管123包括連接在接地用的接地線120的源極、通過電阻體124連接在接地線120的柵極、連接在電源線119的漏極、及連接在接地線120的襯底區(qū)域(p阱)。
根據(jù)以上結(jié)構(gòu)的以往的半導體集成電路裝置，印加在電源線119及外部連接用端子101之間的浪涌電流由于P型MIS晶體管105的擊穿而被吸收，印加在接地線120及外部連接用端子101之間的浪涌電流由于N型MIS晶體管106的擊穿被吸收。這樣一來，保護了輸出電路103，使其不受從外部通過外部連接用端子101侵入的浪涌電流的破壞。
但由于半導體集成電路裝置必須對用戶保證浪涌電流破壞耐壓，因此必須滿足ESD試驗標準。近年來，以MIL標準為代表的人體帶電模型(HBM)試驗標準作為ESD試驗標準正在成為世界標準，有必要研究更好的試驗標準。


圖10(a)、圖10(b)依次為示出了進行HBM試驗標準的ESD試驗用的評價電路的電路圖，及MIL標準的HBM放電波形標準的波形圖。
如圖10(a)所示，在評價電路中，在相對于電容C＝100pF的充放電用電容器151相互并列設置的兩個電路上(圖10(a)所示的左側(cè)的電路及右側(cè)的電路)，配置有電壓可變型的充電用電源150及電阻R＝1.5kΩ的放電用電阻體153。并且，具備連接在充放電用電容器151的一個電極的切換開關(guān)152。通過該切換開關(guān)152，充電用電源150的高電壓部和放電用電阻體153交替連接在充放電用電容器151的一個電極上。并且，充放電用電容器151的另一個電極連接在圖10(a)所示的左側(cè)電路中的充電用電源150的低電壓部，及圖10(a)所示的右側(cè)的電路中的放電用電阻體153，并且，在圖10(a)所示的右側(cè)的電路中，受檢驗器件154介于充放電用電容器151的另一個電極與放電用電阻體153之間，進行受檢驗器件的ESD試驗。
在使用該評價電路的ESD試驗中，首先，通過切換開關(guān)152將充放電用電容器151的一個電極連接在充電用電源150上。這樣一來，圖10(a)所示的左側(cè)的電路成為閉電路，電荷因充電用電源150被累積在充放電用電容器151上。例如，此時的充電電壓為4000V。然后，通過切換開關(guān)152，將充放電用電容器151的另一個電極連接在放電用電阻體153。這樣一來，圖10(b)所示的右側(cè)的電路成為閉電路，累積在充放電用電容器151的電荷經(jīng)過放電用電阻體153，被印加在為受檢驗器件154的半導體集成電路裝置上。
此時，按照圖10(b)所示的HBM放電波形標準進行試驗。在圖10(b)中，橫軸表示應力施加時間，縱軸表示浪涌電流(A)，Tr表示上升時間(ns)，Td表示衰減時間(ns)。
在圖9所示的以往的半導體集成電路裝置中，通常使用時，將電源電壓VDD及接地電壓VSS外加在電源線119及接地線120上。而在依照HBM試驗標準進行ESD試驗時，有在以接地電位VSS為基準的狀態(tài)下，將正及負的浪涌電流加在外部連接用端子101的時候、及在以電源電壓VDD為基準的狀態(tài)下，將正及負的浪涌電流加在外部連接用端子101的時候。這里，以接地電位VSS為基準的狀態(tài)是指不固定電源線119的電位使其為不印加電壓的狀態(tài)、且將接地線120固定在接地電壓VSS的狀態(tài)。以電源電壓VDD為基準的狀態(tài)是指將電源線119的電位固定在電源電壓VDD、且不固定接地線120的電位使其為不印加電壓的狀態(tài)。
以下，對圖10(a)所示的評價電路的右側(cè)的電路進行說明，將充放電用電容器151的兩個電極之間的電壓加在放電用電阻體153和半導體集成電路裝置(受檢驗器件154)之間。此時，減去放電用電阻體153而得到的電壓被印加在輸出電路103的外部連接用端子101與輸入電路的外部連接用電路上(無圖示)。
《專利文獻》特開平07-022617號公報而對圖9所示的以往的半導體集成電路裝置進行HBM試驗標準(VSS接地)的ESD試驗時，會產(chǎn)生靜電放電保護電路102中的N型MIS晶體管106及輸出電路103中的N型MIS晶體管112的耐壓下降而被破壞的不良現(xiàn)象。
并且，為了減少LSI的芯片成本，必須要縮小N型MIS晶體管106及N型MIS晶體管112的晶體管尺寸。這也會更容易引起耐壓的降低、破壞。

發(fā)明內(nèi)容
本發(fā)明的目的在于為了滿足依照HBM試驗標準進行的浪涌電流試驗，通過研究提高對ESD保護能力的方法，來提供一種具備能夠抵抗來自外部的浪涌電流、且更小型化的靜電放電保護電路的半導體集成電路裝置。
本發(fā)明的半導體集成電路裝置包括外部連接用端子、連接在前述外部連接用端子的靜電放電保護電路、連接在前述靜電放電保護電路的電源線、連接在前述靜電放電保護電路的接地線、及連接在前述電源線和前述接地線且擁有柵極絕緣型元件的電源間靜電放電保護電路。前述電源間靜電放電保護電路具備能夠控制前述柵極絕緣型元件的柵極電壓的第1柵極電壓控制電路。
這樣一來，通過柵極電壓控制電路能夠使柵極絕緣型元件較易變成通態(tài)(ON狀態(tài))。因此，當正的浪涌電流印加在外部連接用端子時，能夠?qū)⒃摾擞侩娏魍ㄟ^一路徑放出，該路徑從靜電放電保護電路開始，經(jīng)由電源線、電源間靜電放電保護電路，向著接地線的方向。所以，能夠通過該路徑、和從靜電放電保護電路開始直接向著接地線的路徑的兩條路徑放出浪涌電流。因此，能夠放出更多的浪涌電流，能夠防止浪涌電流耐壓的下降。
前述柵極絕緣型元件為源極連接在前述接地線、漏極連接在前述電源線的第1N型MIS晶體管，前述第1柵極電壓控制電路也可以包括一端連接在前述電源線且另一端連接在前述第1N型MIS晶體管的柵極的電容、及一端連接在接地線且另一端連接在前述第1N型MIS晶體管的柵極的電阻體。
此時，當正的浪涌電流印加在外部連接用端子時，電源線的電位上升，由前述電容和電阻體所構(gòu)成的RC電路使柵極電位上升。因此，第1N型MIS晶體管變得較容成為通態(tài)(ON狀態(tài))。所以，浪涌電流通過靜電放電保護電路、電源線、第1N型MIS晶體管被接地線放出。
前述柵極絕緣型元件為源極連接在前述接地線、漏極連接在前述電源線的第1N型MIS晶體管，前述第1柵極電壓控制電路也可以包括輸出連接在前述第1NMIS晶體管的前述柵極且擁有奇數(shù)個反相器的第1反相器部、一端連接在前述電源線且另一端連接在前述第1反相器部的輸入的電阻體、及一端連接在前述接地線且另一端連接在前述第1反相器部的輸入的電容。
此時，若在外部連接用端子上印加有正的浪涌電流，則由前述電容和電阻體構(gòu)成的RC電路，使第1反相部的輸入的電位與接地線的電位相同。因此，低信號被輸入反相部，高信號被反相部輸出。所以，第1N型MIS晶體管更早成為通態(tài)(ON狀態(tài))。
前述柵極絕緣型元件為源極連接在前述接地線、漏極連接在前述電源線的第1N型MIS晶體管，前述第1柵極電壓控制電路也可以包括輸出連接在前述第1N型MIS晶體管的前述柵極且擁有偶數(shù)個反相器的第1反相器部、一端連接在前述接地線且另一端連接在前述第1反相器部的輸入的電阻體、及一端連接在前述電源線且另一端連接在前述第1反相器部的輸入的電容。
此時，若在外部連接用端子上印加有正的浪涌電流，則第1反相器部的輸入的電位上升到與電源線相同的電位。因此，高信號被輸入反相器部，高信號被反相器部輸出。所以，第1N型MIS晶體管更早成為通態(tài)(ON狀態(tài))。
前述柵極絕緣型元件為源極連接在前述接地線、漏極連接在前述電源線的第1N型MIS晶體管，前述第1柵極電壓控制電路也可以包括輸出連接在前述第1N型MIS晶體管的柵極的第1施密特觸發(fā)電路、一端連接在前述電源線且另一端連接在前述第1施密特觸發(fā)電路的輸入的電阻體、及一端連接在前述接地線且另一端連接在前述第1施密特觸發(fā)電路的輸入的電容。
此時，若第1N型MIS晶體管一旦成為通態(tài)(ON狀態(tài))，由于施密特觸發(fā)電路的滯后特性，能夠推遲轉(zhuǎn)換成閉態(tài)(OFF狀態(tài))的時機，能夠?qū)⑼☉B(tài)(ON狀態(tài))保持更長的時間。
前述電源間靜電放電保護電路也可以還包括源極連接在前述電源線且漏極連接在前述接地線的第1P型MIS晶體管、及能夠控制前述第1P型MIS晶體管的柵極電壓的第2柵極電壓控制電路。
此時，通過第2柵極電壓控制電路能夠使第1P型MIS晶體管較易變成通態(tài)(ON狀態(tài))。因此，當在外部連接用端子上印加有負的浪涌電流時，該浪涌電流能夠通過一路徑放出，該路徑從靜電放電保護電路開始，通過接地線、電源間靜電放電保護電路，向著電源線的方向。因此，能夠通過該路徑和從靜電放電保護電路開始直接向著電源線方向的路徑的兩條路徑放出浪涌電流。因此能夠放出更多的浪涌電流，能夠防止浪涌電流耐壓的下降。
前述第2柵極電壓控制電路也可以還包括一端連接在前述電源線且另一端連接在前述第1P型MIS晶體管的柵極的電阻體、及一端連接在前述接地線且另一端連接在前述第1P型MIS晶體管的柵極的電容。
此時，當在外部連接用端子印加有負的浪涌電流時，地線的電位下降，則柵極電位的電位也下降。因此，第1P型MIS晶體管變得較易成為通態(tài)(ON狀態(tài))。所以，浪涌電流通過靜電放電保護電路、接地線、第1P型MIS晶體管，最后由電源線放出。
前述第2柵極電壓控制電路也可以還包括輸出連接在前述第1P型MIS晶體管的柵極且擁有奇數(shù)個的反相器的第2反相器部、一端連接在前述電源線且另一端連接在前述第2反相器部的輸入的電容、及一端連接在前述接地線且另一端連接在前述第2反相器部的輸入的電阻體。
此時，若在外部連接用端子印加有負的浪涌電流，則由前述電容和電阻體構(gòu)成的RC電路使第2反相器部的輸入的電位變得比接地線高。因此，高信號被輸入反相器部，低信號被反相器部輸出。所以，第1P型MIS晶體管更早成為通態(tài)(ON狀態(tài))。
前述第2柵極電壓控制電路也可以包括輸出連接在前述第1P型MIS晶體管的柵極且擁有偶數(shù)個反相器的第2反相器部、一端連接在前述接地線且另一端連接在前述第2反相器部的輸入的電容、及一端連接在前述電源線且另一端連接在前述第2反相器部的輸入的電阻體。
此時，若在外部連接用端子上印加有負的浪涌電流，則第2反相器部的輸入的電位下降到與接地線相同的電位。因此，低信號被輸入第2反相器部，低信號被第2反相器部輸出。所以，第1P型MIS晶體管更早成為通態(tài)(ON狀態(tài))。
前述第2柵極電壓控制電路也可以包括輸出連接在前述第1P型MIS晶體管的柵極的第2施密特觸發(fā)電路、一端連接在前述電源線且另一端連接在前述第2施密特觸發(fā)電路的輸入的電容、及一端連接在前述接地線且另一端連接在前述第2施密特觸發(fā)電路的輸入的電阻體。
此時，當在外部連接用端子上印加有負的浪涌電流時，接地線的電位下降，輸入到施密特觸發(fā)電路的浪涌電流成為更平穩(wěn)的波形被輸出。因此，一旦第1P型MIS晶體管變成通態(tài)(ON狀態(tài))，就能夠推遲轉(zhuǎn)換為閉態(tài)(OFF狀態(tài))的時機，能夠?qū)⑼☉B(tài)(ON狀態(tài))保持更長的時間。
前述半導體集成電路裝置也可以還包括連接在前述外部連接用端子的輸入緩沖電路。
前述半導體集成電路裝置也可以還包括連接在前述外部連接用端子的輸出電路、及連接在前述輸出電路的輸出前置緩沖電路。
前述輸出前置緩沖電路包括在最后一級擁有連接在前述電源線的第1前置緩沖器的第1前置緩沖電路、及在最后一級擁有連接在前述電源線的第2前置緩沖器的第2前置緩沖電路。前述輸出電路也可以包括源極連接在前述電源線、漏極連接在前述外部連接用端子、柵極連接在前述第1前置緩沖器的輸出端子、且n型襯底區(qū)域連接在前述電源線的第2P型MIS晶體管；及源極連接在前述接地線、漏極連接在前述外部連接用端子、柵極連接前述第2前置緩沖器的輸出端子、且p型襯底區(qū)域連接在前述接地線的第2N型MIS晶體管。
前述半導體集成電路裝置也可以還包括連接在前述外部連接用端子的內(nèi)部電路。
前述靜電放電保護電路也可以還包括源極連接在前述電源線、漏極連接在前述外部連接用端子、且n型襯底區(qū)域連接在前述電源線的第3P型MIS晶體管；及源極連接在前述接地線、漏極連接在前述外部連接用端子、且p型襯底區(qū)域連接在前述接地線的第3N型MIS晶體管。
前述半導體集成電路裝置也可以還包括介于前述第3P型MIS晶體管的柵極和前述電源線之間的電阻體、及介于前述第3N型MIS晶體管的柵極和前述接地線之間的電阻體。
前述靜電放電保護電路也可以還包括一端連接在前述電源線且另一端連接在前述外部連接用端子的第1PN二極管、及一端連接在前述接地線且另一端連接在前述外部連接用端子的第2PN二極管。
(發(fā)明的效果)根據(jù)本發(fā)明的半導體集成電路裝置，通過ESD試驗將電荷印加在外部連接用端子時，能夠通過控制柵極電位使電源間靜電放電保護電路的晶體管為通態(tài)(ON狀態(tài))。這樣一來，由于能夠確保流入更多電流的放電路徑，因此能夠防止浪涌電流耐壓的下降。
附圖的簡單說明圖1為示出了在第1實施例中擁有靜電放電保護電路的半導體集成電路裝置的結(jié)構(gòu)的電路圖。
圖2為示出了在第2實施例的半導體集成電路裝置中的電源間靜電放電保護電路的結(jié)構(gòu)的電路圖。
圖3為示出了在第3實施例的半導體集成電路裝置中的電源間靜電放電保護電路的結(jié)構(gòu)的電路圖。
圖4為示出了在第4實施例的半導體集成電路裝置中的電源間靜電放電保護電路的結(jié)構(gòu)的電路圖。
圖5為示出了在第5實施例的半導體集成電路裝置中的電源間靜電放電保護電路的結(jié)構(gòu)的電路圖。
圖6為示出了在第6實施例的半導體集成電路裝置中的電源間靜電放電保護電路的結(jié)構(gòu)的電路圖。
圖7為示出了在第7實施例中具備靜電放電保護電路的半導體集成電路裝置的結(jié)構(gòu)的電路圖。
圖8為示出了在第8實施例中具備靜電放電保護電路的半導體集成電路裝置的結(jié)構(gòu)的電路圖。
圖9為示出了以往的具備靜電放電保護電路的半導體集成電路裝置的輸出電路及其周圍的結(jié)構(gòu)的電路圖。
圖10(a)、圖10(b)依次為示出了進行HBM試驗標準的ESD試驗用的評價電路的電路圖、及MIL標準的HBM放電波形規(guī)定的波形圖。
符號的說明1-外部連接用端子； 2-靜電放電保護電路； 3-輸出電路；4-輸出前置緩沖電路； 5-輸入緩沖電路；6-電源間靜電放電保護電路； 7-柵極電壓控制電路；8-P型MIS晶體管； 9-N型MIS晶體管； 10、11-電阻體；12-寄生順向二極管、寄生逆向二極管；13-寄生逆向二極管、寄生順向二極管；14-P型MIS晶體管； 15-N型MIS晶體管；
16-寄生逆向二極管、寄生順向二極管；17-寄生逆向二極管、寄生順向二極管；18-前置緩沖器； 19-前置緩沖電路； 20-前置緩沖器；21-前置緩沖電路； 22-電源線； 23-地線；24-N型MIS晶體管； 25-電容； 26-電阻體； 27-反相器；28-施密特觸發(fā)電路； 30-P型MIS晶體管； 31-柵極電壓控制電路；32-電阻體； 33-電容； 34-反相器； 35-施密特觸發(fā)電路；36、37-PN二極管； 41-內(nèi)部電路；42、43、44、45-反相器；具體實施方式
-研究-本案發(fā)明者們研究出了在圖9所示的以往的半導體集成電路裝置中，引起N型MIS晶體管106及N型MIS晶體管112的損壞及耐壓下降的原因，其原因如下所述。
在使電源線119為不印加電壓的狀態(tài)，將接地線120固定在接地電壓VSS的狀態(tài)下，將正電荷印加在外部連接用端子101時的浪涌電流的放電路徑分為以下的兩種類型。第一種路徑依次通過外部連接用端子101、寄生順向二極管109(P型MIS晶體管105的漏極區(qū)域與襯底區(qū)域之間的pn結(jié)部分)、寄生順向二極管113(P型MIS晶體管111的漏區(qū)域和襯底區(qū)域之間的pn結(jié))、電源線119、電源間靜電放電保護電路122的N型MIS晶體管123、接地線120的路徑。第二種路徑依次通過外部連接用端子101、靜電放電保護電路102的N型MIS晶體管106、輸出電路103的N型MIS晶體管112、及接地線120的路徑。
此時，電源線119為通過寄生二極管109、113與外部連接用端子101相連接的狀態(tài)。此時，若使外部連接用端子101的電位為Vpad、寄生二極管109、113的內(nèi)部電壓的合計為Vbiv，則電源線119的電位變成Vpad-Vbiv。
此時的外部連接用端子101的電位Vpad取決于N型MIS晶體管106及N型MIS晶體管112的快速返回特性。由于電源線119的電位下降了寄生二極管的內(nèi)部電壓Vbiv的部分成為Vpad-Vbiv，因此變得難以到達電源間靜電放電保護電路122的擊穿電壓。所以，電源間靜電放電保護電路122內(nèi)的N型MIS晶體管123一直保持閉狀態(tài)(OFF狀態(tài))，難以變成通態(tài)(ON狀態(tài))。
因此，在外部連接用端子101印加有正電荷時，前述第1種路徑變得難以導通，變得會更多地選擇第2種路徑。也就是說，僅變成了通過外部連接用端子101、靜電放電保護電路102的N型MIS晶體管106、輸出電路103的N型MIS晶體管112及接地線120的路徑，降低了耐壓。
(第1實施例)以下參照附圖，對本發(fā)明的第1實施例加以說明。圖1為示出了在第1實施例中具備靜電放電保護電路的半導體集成電路裝置的結(jié)構(gòu)的電路圖。另外，圖1示出了半導體集成電路中的輸出入部及其周圍部的結(jié)構(gòu)。
如圖1所示，本實施例的半導體集成電路裝置包括外部連接用端子1、靜電放電保護電路2、輸出電路3、輸出前置緩沖電路4、輸入緩沖電路5、內(nèi)部電路41及電源間靜電放電保護電路6。設置靜電放電保護電路2及電源間靜電放電保護電路6是為了保護輸出電路3、內(nèi)部電路和輸入緩沖電路5，使其不受從外部連接用端子1侵入的浪涌電流的破壞。本實施例的特征在于在電源間靜電放電保護電路6內(nèi)設置柵極電壓控制電路7。通過設置柵極電壓控制電路7，能夠控制ESD試驗時的電源間靜電放電保護電路6中的N型MIS晶體管24的柵極電壓。
靜電放電保護電路2設置在外部連接用端子1及輸出電路3之間，包括P型MIS晶體管8、N型MIS晶體管9、電阻體10及電阻體11。并且，P型MIS晶體管8包括連接在提供電源電壓VDD用的電源線22的源極、通過電阻體10連接在電源線22的柵極、連接在外部連接用端子1的漏極及連接在電源線22的襯底區(qū)域(n阱)。并且，N型MIS晶體管9包括連接在接地用的接地線23的源極、通過電阻體11連接在接地線23的柵極、連接在外部連接用端子1的漏極及連接在接地線23的襯底區(qū)域(p阱)。
輸出電路3設置在靜電放電保護電路2和輸出前置緩沖電路4之間，包括P型MIS晶體管14及N型MIS晶體管15。并且，P型MIS晶體管14包括連接在電源線22的源極、連接在輸出前置緩沖電路4的前置緩沖器18的輸出端子的柵極、連接在外部連接用端子1的漏極及連接在電源線22的襯底區(qū)域(n阱)。并且，N型MIS晶體管15包括連接在接地線23的源極、連接在輸出前置緩沖電路4的前置緩沖器20的輸出端子的柵極、連接在外部連接用端子1的漏極及連接在接地線23的襯底區(qū)域(p阱)。
輸出前置緩沖電路4為用來放大來自內(nèi)部電路41的輸出信號的電路，設置在內(nèi)部電路41與輸出電路3之間。輸出前置緩沖電路4包括在最后一級具備前置緩沖器18的前置緩沖電路19、及在最后一級具備前置緩沖器20的前置緩沖電路21。在前置緩沖器18上設置有連接在電源線22的電源電壓提供用端子、連接在接地線23的接地端子、連接在輸出電路3的P型MIS晶體管14的柵極的輸出端子、及連接在內(nèi)部電路41的輸入端子。并且，在前置緩沖器20上設置有連接在電源線22的電源電壓提供用端子、連接在接地線23的接地端子、連接在輸出電路3的N型MIS晶體管15的柵極的輸出端子、及連接在內(nèi)部電路41的輸入端子。另外，在前置緩沖電路19及前置緩沖電路21上設置有與來自內(nèi)部電路41的輸出信號的放大程度相對應的多個前置緩沖器。并且，從位于前置緩沖電路19內(nèi)的最后一級的前置緩沖器18的輸出端子、和位于前置緩沖電路21內(nèi)的最后一級的前置緩沖器20的輸出端子，輸出高低相反或者相同的輸出信號。
輸入緩沖電路5的輸入部連接在外部連接用端子1上，輸出部連接在內(nèi)部電路41和其它的內(nèi)部電路上(無圖示)。
電源間靜電放電保護電路6設置在電源線22與接地線23之間，包括N型MIS晶體管24及柵極電壓控制電路7。并且，N型MIS晶體管24包括連接在接地用的接地線23的源極、連接在提供電源電壓VDD用的電源線22的漏極、連接在柵極電壓控制電路7的輸出端子的柵極、及連接在接地線23的襯底區(qū)域(p阱)。
柵極電壓控制電路7設置在電源線22與接地線23之間，具備電容25及電阻體26。并且，電容25的一端連接在提供電源電壓VDD用的電源線22，另一端連接在N型MIS晶體管24的柵極。并且，電阻體26的一端連接在提供接地電壓VSS用的接地線23，另一端連接在N型MIS晶體管24的柵極。另外，這里用電容器(capacitor)作為電容25。但是，本發(fā)明也可以用布線電容、柵極電容、結(jié)電容等作為電容25。并且，也可以用布線電阻、柵極電阻、晶體管電阻等作為電阻體。
以下，再次參照圖10(a)、10(b)，對以上所述的半導體集成電路裝置的ESD檢驗時的工作情形加以說明。
首先，將本實施例的半導體集成電路裝置作為圖10(a)的受檢驗器件154設置在評價電路中。此時，使圖1所示的半導體集成電路裝置的電源線22為不印加電壓的狀態(tài)，且將接地線23固定在電壓VSS上。其次，通過操作切換開關(guān)152，利用充電用電源150使電荷累積在充放電用電容器151上。然后，通過切換開關(guān)152使充放電用電容器151的一個電極連接在放電用電阻體153上。這樣一來，正電荷被印加在圖1所示的外部連接用端子1上。
此時，在從外部連接用端子1到電源線22的路徑中，位于P型MIS晶體管8的漏區(qū)域和襯底區(qū)域(n阱)之間的pn結(jié)變成了寄生順向二極管12，位于P型MIS晶體管14的漏區(qū)域和襯底區(qū)域(n阱)之間的pn結(jié)變成了寄生順向二極管16。而在從外部連接用端子1到接地線23的路徑中，位于N型MIS晶體管9的漏區(qū)域和襯底區(qū)域(p阱)之間的pn結(jié)變成了寄生逆向二極管13，位于N型MIS晶體管15的漏區(qū)域和襯底區(qū)域(p阱)之間的pn結(jié)變成了寄生逆向二極管17。
被印加在外部連接用端子1的正浪涌電流通過寄生順向二極管12、16，流入電源線22，使電源線22的電位上升。在本實施例中，電容25被連接在電源線22與N型MIS晶體管24的柵極之間。并且，電阻體26被設置在接地線23與N型MIS晶體管24之間。因此，若電源線22的電位上升，則由電容25和電阻體26構(gòu)成的RC電路使N型MIS晶體管24的柵極電位也上升。所以，N型MIS晶體管24變得較易成為通態(tài)(ON狀態(tài))。N型MIS晶體管24一變成通態(tài)(ON狀態(tài))，提供給外部連接用端子1的正電荷就被接地線23放電。此時，N型MIS晶體管24的寄生雙極型晶體管也有助于放電。
當僅用以上所述的路徑不能將浪涌電流放出時，一旦到達N型MIS晶體管9及N型MIS晶體管15的擊穿電壓，N型MIS晶體管9及N型MIS晶體管15就變成通態(tài)(ON狀態(tài))。因此，浪涌電流依次通過外部連接用端子1、N型MIS晶體管9、N型MIS晶體管15及接地線23。
如以上所述，本實施例能夠使浪涌電流的放電路徑為兩條。因此，能夠放出更多的浪涌電流，能夠防止浪涌電流耐壓的下降。
(第2實施例)以下，參照附圖，對本發(fā)明的第2實施例加以說明。另外，在本實施例中，由于半導體集成電路裝置中的電源間靜電放電保護電路以外的結(jié)構(gòu)與第1實施例相同，因此省略對其的說明。圖2為示出了第2實施例中的半導體集成電路裝置中的電源間靜電放電保護電路的結(jié)構(gòu)的電路圖。
如圖2所示，本實施例的電源間靜電放電保護電路6設置在電源線22與接地線23之間，包括N型MIS晶體管24及柵極電壓控制電路7。并且，N型MIS晶體管24包括連接在接地用的接地線23的源極、連接在提供電源電壓VDD用的電源線22的漏極、及連接在柵極電壓控制電路7的輸出端子的柵極。
柵極電壓控制電路7設置在電源線22與接地線23之間，包括電容25、電阻體26及反相器27。電阻體26的一端連接在提供電源電壓VDD用的電源線22，另一端連接在反相器27的輸入端子。并且，電容25的一端連接在提供接地電壓VSS用的接地線23，另一端連接在反相器27的輸入端子。反相器27的輸出端子連接在N型MIS晶體管24的柵極。這里，用電容器作為電容25。但是，本發(fā)明也可以用布線電容、柵極電容、結(jié)電容等作為電容25。并且，也可以用布線電阻、柵極電阻、晶體管電阻等作為電阻體。
其次，再次參照圖10(a)、圖10(b)，對以上所述的半導體集成電路裝置的ESD試驗時的工作情形加以說明。這里，由于半導體集成電路裝置中的電源間靜電放電保護電路6以外的結(jié)構(gòu)與圖1相同，因此也需要再次參照圖1。
首先，將本實施例的半導體集成電路裝置作為圖10(a)的受檢驗器件154設置在評價電路上。此時，使圖1所示的半導體集成電路裝置的電源線22為不印加電壓的狀態(tài)，且將接地線23固定在電壓VSS上。其次，通過操作切換開關(guān)152，利用充電用電源150使電荷累積在充放電用電容器151上。然后，通過切換開關(guān)152使充放電用電容器151的一個電極連接在放電用電阻體153上。這樣一來，正電荷被印加在圖1所示的外部連接用端子1上。
此時，在從外部連接用端子1到電源線22的路徑中，位于P型MIS晶體管8的漏區(qū)域和襯底區(qū)域(n阱)之間的pn結(jié)變成了寄生順向二極管12，位于P型MIS晶體管14的漏區(qū)域和襯底區(qū)域(n阱)之間的pn結(jié)變成了寄生順向二極管16。而在從外部連接用端子1到接地線23的路徑中，位于N型MIS晶體管9的漏區(qū)域和襯底區(qū)域(p阱)之間的pn結(jié)變成了寄生逆向二極管13，位于N型MIS晶體管15的漏區(qū)域和襯底區(qū)域(p阱)之間的pn結(jié)變成了寄生逆向二極管17。
被印加在外部連接用端子1的正電荷通過寄生順向二極管12、16，流入電源線22，使電源線22的電位上升。在本實施例中，如圖2所示，電阻體26及反相器27連接在電源線22與N型MIS晶體管24的柵極之間。通過設置電阻體26，使反相器27的輸入部的電位下降到比電源線22低的電位。因此，低信號被輸入反相器27，擁有電源線22的電位的高信號被反相器27輸出。所以，電源間靜電放電保護電路內(nèi)的N型MIS晶體管24更早成為通態(tài)(ON狀態(tài))。此時，由于低信號一到達反相器27，高信號就馬上被輸出，因此能夠更早使N型MIS晶體管24成為通態(tài)(ON狀態(tài))。N型MIS晶體管24一成為通態(tài)(ON狀態(tài))，提供給外部連接用端子1的正電荷就被接地線23放電。N型MIS晶體管24的寄生雙極型晶體管也有助于該放電。另外，通過將電容25設置在反相器27的輸入部與接地線23之間，防止了在通常工作狀態(tài)時N型MIS晶體管24變成通態(tài)(ON狀態(tài))的現(xiàn)象。
當只用以上所述的路徑不能放出浪涌電流時，一到達圖1所示的N型MIS晶體管9及N型MIS晶體管15的擊穿電壓，N型MIS晶體管9及N型MIS晶體管15就變?yōu)橥☉B(tài)(ON狀態(tài))。因此，浪涌電流依次通過外部連接用端子1、N型MIS晶體管9、N型MIS晶體管15及接地線23。
如以上所述，本實施例能夠使浪涌電流的放電路徑為兩條。因此，能夠放出更多的浪涌電流，能夠防止浪涌電流耐壓的下降。
另外，在本實施例中對反相器27為一個時的情況加以了說明。本實施例也能夠設置復數(shù)個(奇數(shù)個)反相器。并且，也能夠設置偶數(shù)個反相器，在這種情況下，交換前述結(jié)構(gòu)中的電阻體26和電容25的位置就行。象這樣設置復數(shù)個反相器時，能夠使N型MIS晶體管24更早為通態(tài)(ON狀態(tài))。
(第3實施例)以下，參照附圖對第3實施例加以說明。另外，在本實施例中，由于半導體集成電路裝置中的電源間靜電放電保護電路以外的結(jié)構(gòu)與第1實施例相同，因此省略對其的說明。圖3為示出了第3實施例中的半導體集成電路裝置中的電源間靜電放電保護電路的結(jié)構(gòu)的電路圖。
如圖3所示，本實施例的電源間靜電放電保護電路6設置在電源線22與接地線23之間，包括N型MIS晶體管24及柵極電壓控制電路7。并且，N型MIS晶體管24包括連接在提供接地電壓VSS用的接地線23的源極、連接在提供電源電壓VDD用的電源線22的漏極、及連接在柵極電壓控制電路7的輸出端子的柵極。
柵極電壓控制電路7設置在電源線22與接地線23之間，包括電容25、電阻體26及施密特觸發(fā)電路28。并且，電容25的一端連接在提供電源電壓VDD用的電源線22，另一端連接在施密特觸發(fā)電路28的輸入端子。并且，電阻體26的一端連接在提供接地電壓VSS用的接地線23，另一端連接在施密特觸發(fā)電路28的輸入端子。施密特觸發(fā)電路28的輸出端子連接在N型MIS晶體管24的柵極。此時，也可以用布線電容、柵極電容、結(jié)電容等作為電容25。也可以用布線電阻、柵極電阻、晶體管電阻等作為電阻體26。
在施密特觸發(fā)電路28中，串聯(lián)著反相器42、43、44，且連接著反饋反相器43的輸出用的反相器45。反相器43和反相器45構(gòu)成門閂電路。該結(jié)構(gòu)為施密特觸發(fā)電路28的結(jié)構(gòu)的一個例子。本發(fā)明也可以使用擁有此結(jié)構(gòu)以外的滯后特性的電路。
其次，再次參照圖10(a)、圖10(b)，對以上所述的半導體集成電路裝置的ESD試驗時的工作情形加以說明。這里，由于半導體集成電路裝置中的電源間靜電放電保護電路6以外的結(jié)構(gòu)與圖1相同，因此也需要再次參照圖1。
首先，將本實施例的半導體集成電路裝置作為圖10(a)的受檢驗器件154設置在評價電路上。此時，使圖1所示的半導體集成電路裝置的電源線22為不印加電壓的狀態(tài)，且將接地線23固定在電壓VSS上。其次，通過操作切換開關(guān)152，利用充電用電源150使電荷累積在充放電用電容器151上。然后，通過切換開關(guān)152使充放電用電容器151的一個電極連接在放電用電阻體153上。這樣一來，正電荷被印加在圖1所示的外部連接用端子1上。
此時，在從外部連接用端子1到電源線22的路徑中，位于P型MIS晶體管8的漏區(qū)域和襯底區(qū)域(n阱)之間的pn結(jié)變成了寄生順向二極管12，位于P型MIS晶體管14的漏區(qū)域和襯底區(qū)域(n阱)之間的pn結(jié)變成了寄生順向二極管16。而在從外部連接用端子1到接地線23的路徑中，位于N型MIS晶體管9的漏區(qū)域和襯底區(qū)域(p阱)之間的pn結(jié)變成了寄生逆向二極管13，位于N型MIS晶體管15的漏區(qū)域和襯底區(qū)域(p阱)之間的pn結(jié)變成了寄生逆向二極管17。
被印加在外部連接用端子1的正浪涌電流通過寄生順向二極管12、16，流入電源線22，使電源線22的電位上升。在本實施例中，如圖3所示，電阻體26及施密特觸發(fā)電路28被連接在電源線22與N型MIS晶體管24的柵極之間。由于施密特觸發(fā)電路28具有滯后特性，因此N型MIS晶體管24一旦變成通態(tài)(ON狀態(tài))，就能夠推遲轉(zhuǎn)換成閉態(tài)(OFF狀態(tài))的時機。所以，在NMIS晶體管24中，能夠保持更長時間的通態(tài)(ON狀態(tài))。
并且，通過設置施密特觸發(fā)電路28，能夠使電阻體26的電阻值較小。因此，在通常工作狀態(tài)時，能夠保持在電源間靜電放電保護電路6中所消耗的電流較少。
(第4實施例)以下，參照附圖對第4實施例加以說明。另外，在本實施例中，由于半導體集成電路裝置中的電源間靜電放電保護電路以外的結(jié)構(gòu)與第1實施例相同，因此省略對其的說明。圖4為示出了第4實施例中的半導體集成電路裝置中的電源間靜電放電保護電路的結(jié)構(gòu)的電路圖。
如圖4所示，本實施例的電源間靜電放電保護電路6設置在電源線22與接地線23之間，包括N型MIS晶體管24、P型MIS晶體管30及柵極電壓控制電路7、31。并且，N型MIS晶體管24包括連接在提供接地電壓VSS用的接地線23的源極、連接在提供電源電壓VDD用的電源線22的漏極、及連接在柵極電壓控制電路7的輸出端子的柵極。P型MIS晶體管30包括連接在提供接地電壓VSS用的接地線23的漏極、連接在提供電源電壓VDD用的電源線22的源極、及連接在柵極電壓控制電路31的輸出端子的柵極。
柵極電壓控制電路7設置在電源線22與接地線23之間，包括電容25及電阻體26。并且，電容25的一端連接在提供電源電壓VDD用的電源線22，另一端連接在柵極電壓控制電路7的輸出端子。并且，電阻體26的一端連接在提供接地電壓VSS用的接地線23，另一端連接在柵極電壓控制電路7的輸出端子。除了電容器以外，也可以用布線電容、柵極電容、結(jié)電容等作為電容25。并且，也可以用布線電阻、柵極電阻、晶體管電阻等作為電阻體26。
柵極電壓控制電路31設置在電源線22與地線23之間，包括電容33及電阻體32。并且，電阻體32的一端連接在提供電源電壓VDD用的電源線22，另一端連接在柵極電壓控制電路31的輸出端子。并且，電容33的一端連接在提供接地電壓VSS用的接地線23，另一端連接在柵極電壓控制電路31的輸出端子。除了電容器以外，也可以用布線電容、柵極電容、結(jié)電容等作為電容33。并且，也可以用布線電阻、柵極電阻、晶體管電阻等作為電阻體32。
其次，再次參照圖10(a)、圖10(b)，對以上所述的半導體集成電路裝置的ESD試驗時的工作情形加以說明。這里，由于半導體集成電路裝置中的電源間靜電放電保護電路6以外的結(jié)構(gòu)與圖1相同，因此也需要再次參照圖1。
ESD試驗除了如第1～第3實施例所述，在使電源線22為不印加電壓的狀態(tài)、且將地線23固定在電壓VSS的狀態(tài)下進行的時候以外，也有在該狀態(tài)的相反的狀態(tài)下進行的時候。也就是說，也有使電源線22固定在電壓VDD的狀態(tài)、且使接地線23為不印加電壓的狀態(tài)的時候。本實施例的半導體集成電路裝置能夠?qū)搩煞N情況。以下加以詳細說明。
首先，將本實施例的半導體集成電路裝置作為圖10(a)的受檢驗器件154設置在評價電路上。此時，使圖1所示的半導體集成電路裝置的電源線22為不印加電壓的狀態(tài)，且將接地線23固定在電壓VSS上。其次，通過操作切換開關(guān)152，利用充電用電源150使電荷累積在充放電用電容器151上。然后，通過切換開關(guān)152使充放電用電容器151的一個電極連接在放電用電阻體153上。這樣一來，正電荷被印加在圖1所示的外部連接用端子1上。此時，通過進行與第1實施例相同的工作，能夠放出浪涌電流。
其次，在使圖1所示的半導體集成電路的接地線23為不印加電壓的狀態(tài)，且將電源線22固定在電壓VDD的狀態(tài)下，將負電荷印加在外部連接用端子1上。
此時，在從外部連接用端子1到接地線23的路徑中，位于N型MIS晶體管9的漏區(qū)域和襯底區(qū)域(p阱)之間的pn結(jié)變成了寄生順向二極管13，位于N型MIS晶體管15的漏區(qū)域和襯底區(qū)域(p阱)之間的pn結(jié)變成了寄生順向二極管17。而在從外部連接用端子1到電源線22的路徑中，位于P型MIS晶體管8的漏區(qū)域和襯底區(qū)域(n阱)之間的pn結(jié)變成了寄生逆向二極管12，位于P型MIS晶體管14的漏區(qū)域和襯底區(qū)域(n阱)之間的pn結(jié)變成了寄生逆向二極管16。
被印加在外部連接用端子1的負電荷通過寄生順向二極管13、17，流入接地線23，使接地線23的電位下降。在本實施例中，如圖4所示，電容33被連接在接地線23與P型MIS晶體管30的柵極之間。并且，電阻體32被設置在電源線22與P型MIS晶體管30之間。因此，接地線23的電位下降的同時，P型MIS晶體管30的柵極電位也下降。所以，P型MIS晶體管30變得較易成為通態(tài)(ON狀態(tài))。P型MIS晶體管30一變成通態(tài)(ON狀態(tài))，提供給外部連接用端子1的負電荷就被電源線22放電。此時，P型MIS晶體管30的寄生雙極型晶體管也有助于放電。
當使用以上所述的路徑不能放出浪涌電流時，接地線23的電位下降，若到達P型MIS晶體管8及P型MIS晶體管14的擊穿電壓，P型MIS晶體管8及P型MIS晶體管14就成為通態(tài)(ON狀態(tài))。因此，浪涌電流依次通過外部連接用端子1、靜電放電保護電路2的P型MIS晶體管8、輸出電路3的P型MIS晶體管14、及電源線22。
如上所述，本實施例不管在外部連接用端子上印加正電荷還是負電荷，都能夠使浪涌電流的放電路徑為兩條。因此，能夠放出更多的浪涌電流，能夠防止浪涌電流耐壓的降低。
(第5實施例)以下，參照附圖對本發(fā)明的第5實施例加以說明。另外，在本實施例中，由于半導體集成電路裝置中的電源間靜電放電保護電路以外的結(jié)構(gòu)與第1實施例相同，因此省略對其的說明。圖5為示出了第5實施例中的半導體集成電路裝置中的電源間靜電放電保護電路的結(jié)構(gòu)的電路圖。
如圖5所示，本實施例的電源間靜電放電保護電路6設置在電源線22與接地線23之間，包括N型MIS晶體管24、P型MIS晶體管30及柵極電壓控制電路7、31。并且，N型MIS晶體管24包括連接在提供接地電壓VSS用的接地線23的源極、連接在提供電源電壓VDD用的電源線22的漏極、及連接在柵極電壓控制電路7的輸出端子的柵極。P型MIS晶體管30包括連接在提供接地電壓VSS用的接地線23的漏極、連接在提供電源電壓VDD用的電源線22的源極、及連接在柵極電壓控制電路31的輸出端子的柵極。
柵極電壓控制電路7設置在電源線22與接地線23之間，包括電容25、電阻體26及反相器27。并且，電阻體26的一端連接在提供電源電壓VDD用的電源線22，另一端連接在反相器27的輸入端子。
并且，電容25的一端連接在提供接地電壓VSS用的接地線23，另一端連接在反相器27的輸入端子。反相器27的輸出端子連接在N型MIS晶體管24的柵極。除了電容器以外，也可以用布線電容、柵極電容、結(jié)電容等作為電容25。并且，也可以用布線電阻、柵極電阻、晶體管電阻等作為電阻體26。
柵極電壓控制電路31設置在電源線22與接地線23之間，包括電阻體32、電容33及反相器34。并且，電容33的一端連接在提供電源電壓VDD用的電源線22，另一端連接在反相器34的輸入端子。并且，電阻體32的一端連接在提供接地電壓VSS用的接地線23，另一端連接在反相器34的輸入端子。反相器34的輸出端子連接在P型MIS晶體管30的柵極。除了電容器以外，也可以用布線電容、柵極電容、結(jié)電容等作為電容33。并且，也可以用布線電阻、柵極電阻、晶體管電阻等作為電阻體32。
其次，再次參照圖10(a)、圖10(b)，對以上所述的半導體集成電路裝置的ESD試驗時的工作情形加以說明。這里，由于半導體集成電路裝置中的電源間靜電放電保護電路6以外的結(jié)構(gòu)與圖1相同，因此也需要再次參照圖1。
本實施例的半導體集成電路裝置與第4實施例一樣，除了在使電源線22為不印加電壓的狀態(tài)、且將接地線23固定在電壓VSS的狀態(tài)下進行的時候以外，也能夠?qū)闺娫淳€22固定在電壓VDD的狀態(tài)、且使接地線23為不印加電壓的狀態(tài)時進行ESD的情況。以下進行具體的說明。
首先，將本實施例的半導體集成電路裝置作為圖10(a)的受檢驗器件154設置在評價電路上。此時，使圖1所示的半導體集成電路裝置的電源線22為不印加電壓的狀態(tài)，且將接地線23固定在電壓VSS上。其次，通過操作切換開關(guān)152，利用充電用電源150使電荷累積在充放電用電容器151上。然后，通過切換開關(guān)152使充放電用電容器151的一個電極連接在放電用電阻體153上。這樣一來，正電荷被印加在圖1所示的外部連接用端子1上。此時，通過進行與第2實施例相同的工作，能夠放出浪涌電流。
其次，在使圖1所示的半導體集成電路的接地線23為不印加電壓的狀態(tài)，且將電源線22固定在電壓VSS的狀態(tài)下，將負電荷印加在外部連接用端子1上。
此時，在從外部連接用端子1到接地線23的路徑中，位于N型MIS晶體管9的漏區(qū)域和襯底區(qū)域(p阱)之間的pn結(jié)變成了寄生順向二極管13，位于N型MIS晶體管15的漏區(qū)域和襯底區(qū)域(p阱)之間的pn結(jié)變成了寄生順向二極管17。而在從外部連接用端子1到電源線22的路徑中，位于P型MIS晶體管8的漏區(qū)域和襯底區(qū)域(n阱)之間的pn結(jié)變成了寄生逆向二極管12，位于P型MIS晶體管14的漏區(qū)域和襯底區(qū)域(p阱)之間的pn結(jié)變成了寄生逆向二極管16。
被印加在外部連接用端子1的負電荷通過寄生順向二極管13、17，流入接地線23，使接地線23的電位下降。在本實施例中，如圖5所示，電阻體32及反相器34被連接在接地線23與P型MIS晶體管30的柵極之間。由于設置電阻體32，使反相器34的輸入部的電位上升到比接地線23的電位更高的電位。這樣一來，高信號被輸入到反相器34，具有接地線電位的低信號被反相器34輸出。所以，P型MIS晶體管30變得較易成為通態(tài)(ON狀態(tài))。P型MIS晶體管30一變成通態(tài)(ON狀態(tài))，提供給外部連接用端子1的負電荷就被電源線22放出。此時，P型MIS晶體管30的寄生雙極型晶體管也有助于放電。
當使用以上所述的路徑不能放出浪涌電流時，接地線23的電位下降，一降到P型MIS晶體管8及P型MIS晶體管14的擊穿電壓，P型MIS晶體管8及P型MIS晶體管14就成為通態(tài)(ON狀態(tài))。因此，浪涌電流依次通過外部連接用端子1、靜電放電保護電路2的PMIS晶體管8、輸出電路3的P型MIS晶體管14、及電源線22。
如上所述，本實施例不管在外部連接用端子上施加正電荷還是負電荷，都能夠使浪涌電流的放電路徑為兩條。因此，能夠放出更多的浪涌電流，能夠防止浪涌電流耐壓的降低。
(第6實施例)以下，參照附圖對本發(fā)明的第6實施例加以說明。另外，在本實施例中，由于半導體集成電路裝置中的電源間靜電放電保護電路以外的結(jié)構(gòu)與第1實施例相同，因此省略對其的說明。圖6為示出了第6實施例中的半導體集成電路裝置中的電源間靜電放電保護電路的結(jié)構(gòu)的電路圖。
如圖6所示，本實施例的電源間靜電放電保護電路6設置在電源線22與接地線23之間，包括N型MIS晶體管24、P型MIS晶體管30及柵極電壓控制電路7、31。并且，N型MIS晶體管24包括連接在提供接地電壓VSS用的接地線23的源極、連接在提供電源電壓VDD用的電源線22的漏極、及連接在柵極電壓控制電路7的輸出端子的柵極。P型MIS晶體管30包括連接在接地用的接地線23的漏極、連接在提供電源電壓VDD用的電源線22的源極、及連接在柵極電壓控制電路31的輸出端子的柵極。
柵極電壓控制電路7設置在電源線22與接地線23之間，包括電容25、電阻體26及施密特觸發(fā)電路28。并且，電阻體26的一端連接在提供電源電壓VDD用的電源線22，另一端連接在施密特觸發(fā)電路28的輸入端子。并且，電容25的一端連接在提供接地電壓VSS用的接地線23，另一端連接在施密特觸發(fā)電路28的輸入端子。施密特觸發(fā)電路28的輸出端子連接在N型MIS晶體管24的柵極。除了電容器以外，也可以用布線電容、柵極電容、結(jié)電容等作為電容25。并且，也可以用布線電阻、柵極電阻、晶體管電阻等作為電阻體26。
柵極電壓控制電路31設置在電源線22與接地線23之間，包括電阻體32、電容33及施密特觸發(fā)電路35。并且，電容33的一端連接在提供電源電壓VDD用的電源線22，另一端連接在施密特觸發(fā)電路35的輸入端子。并且，電阻體32的一端連接在提供接地電壓VSS用的接地線23，另一端連接在施密特觸發(fā)電路35的輸入端子。除了電容器以外，也可以用布線電容、柵極電容、結(jié)電容等作為電容33。并且，也可以用布線電阻、柵極電阻、晶體管電阻等作為電阻體32。
其次，再次參照圖10(a)、圖10(b)，對以上所述的半導體集成電路裝置的ESD試驗時的工作情形加以說明。這里，由于半導體集成電路裝置中的電源間靜電放電保護電路6以外的結(jié)構(gòu)與圖1相同，因此也需要再次參照圖1。
本實施例的半導體集成電路裝置與第4、5實施例一樣，除了在使電源線22為不印加電壓的狀態(tài)、且將接地線23固定在電壓VSS的狀態(tài)下進行的時候以外，也能夠?qū)闺娫淳€22固定在電壓VDD的狀態(tài)、且使接地線23為不印加電壓的狀態(tài)時進行ESD的情況。以下進行具體的說明。
首先，將本實施例的半導體集成電路裝置作為圖10(a)的受檢驗器件154設置在評價電路上。此時，使圖1所示的半導體集成電路裝置的電源線22為不印加電壓的狀態(tài)，且將接地線23固定在電壓VSS上。其次，通過操作切換開關(guān)152，利用充電用電源150使電荷累積在充放電用電容器151上。然后，通過切換開關(guān)152使充放電用電容器151的一個電極連接在放電用電阻體153上。這樣一來，正電荷被印加在圖1所示的外部連接用端子1上。此時，通過進行與第3實施例相同的工作，能夠放出浪涌電流。
其次，在使圖1所示的半導體集成電路的接地線23為不印加電壓的狀態(tài)，且將電源線22固定在電壓VSS的狀態(tài)下，將負電荷印加在外部連接用端子1上。
此時，在從外部連接用端子1到接地線23的路徑中，位于N型MIS晶體管9的漏區(qū)域和襯底區(qū)域(p阱)之間的pn結(jié)變成了寄生順向二極管13，位于N型MIS晶體管15的漏區(qū)域和襯底區(qū)域(p阱)之間的pn結(jié)變成了寄生順向二極管17。而在從外部連接用端子1到電源線22的路徑中，位于P型MIS晶體管8的漏區(qū)域和襯底區(qū)域(n阱)之間的pn結(jié)變成了寄生逆向二極管12，位于P型MIS晶體管14的漏區(qū)域和襯底區(qū)域(p阱)之間的pn結(jié)變成了寄生逆向二極管16。
被印加在外部連接用端子1的負電荷通過寄生順向二極管13、17，流入接地線23，使接地線23的電位下降。在本實施例中，如圖6所示，電阻體32及施密特觸發(fā)電路35被連接在接地線23與P型MIS晶體管30的柵極之間。施密特觸發(fā)電路35具有滯后特性，被輸出的浪涌電流的波形變得比輸入時的浪涌電流的波形平穩(wěn)。因此，P型MIS晶體管30一旦成為通態(tài)(ON狀態(tài))，就能夠推遲轉(zhuǎn)換為閉態(tài)(OFF狀態(tài))的時機。所以，在P型MIS晶體管30中，能夠?qū)⑼☉B(tài)(ON狀態(tài))保持更長的時間。
并且，通過設置施密特觸發(fā)電路35，能夠使電阻體32的電阻值較小。因此，在通常工作情況下，能夠保持使電源間靜電放電保護電路6中所消耗的電流較少。
(第7實施例)以下參照附圖對第7實施例加以說明。圖7為示出了第7實施例中具有靜電放電保護電路的半導體集成電路裝置的結(jié)構(gòu)的電路圖。另外，本實施例不對第1～第6實施例所述的輸入出電路加以說明，對輸入電路加以說明。
如圖7所示，本實施例的半導體集成電路裝置包括外部連接用端子1、靜電放電保護電路2、內(nèi)部電路41、及電源間靜電放電保護電路6。設置靜電放電保護電路2和電源間靜電放電保護電路6是為了保護內(nèi)部電路41，使其不受從外部連接用端子1侵入的浪涌電流的破壞。在電源間靜電放電保護電路6設置有柵極電壓控制電路7。通過設置柵極電壓控制電路7，能夠控制在ESD試驗時電源間靜電放電保護電路6中的N型MIS晶體管24的柵極電壓。
靜電放電保護電路2設置在外部連接用端子1與內(nèi)部電路41之間，包括P型MIS晶體管8及N型MIS晶體管9。并且，P型MIS晶體管8包括連接在提供電源電壓VDD用的電源線22的源極、連接在電源線22的柵極、連接在外部連接用端子1的漏極、及連接在電源線22的襯底區(qū)域(n阱)。并且，N型MIS晶體管9包括連接在提供接地電壓VSS用的接地線23的源極、連接在接地線23的柵極、連接在外部連接用端子1的漏極、及連接在接地線23的襯底區(qū)域(p阱)。
電源間靜電放電保護電路6設置在電源線22與接地線23之間，包括N型MIS晶體管24、及柵極電壓控制電路7。并且，N型MIS晶體管24包括連接在提供接地電壓VSS用的接地線23的源極、連接在提供電源電壓VDD用的電源線22的漏極、及連接在柵極電壓控制電路7的輸出端子的柵極。
柵極電壓控制電路7設置在電源線22與接地線23之間，包括電容25、及電阻體26。并且，電容25的一端連接在提供電源電壓VDD用的電源線22，另一端連接在柵極電壓控制電路7的輸出端子。并且，電阻體26的一端連接在提供接地電壓VSS用的接地線23，另一端連接在柵極電壓控制電路7的輸出端子。這里，用電容器作為電容25。本發(fā)明也可以用布線電容、柵極電容、結(jié)電容等作為電容25。并且，也可以用布線電阻、柵極電阻、晶體管電阻等作為電阻體。
其次，再次參照圖10(a)、圖10(b)，對以上所述的半導體集成電路裝置的ESD試驗時的工作情形加以說明。
首先，將本實施例的半導體集成電路裝置作為圖10(a)的受檢驗器件154設置在評價電路上。此時，使圖7所示的半導體集成電路裝置的電源線22為不印加電壓的狀態(tài)，且將接地線23固定在電壓VSS上。其次，通過操作切換開關(guān)152，利用充電用電源150使電荷累積在充放電用電容器151上。然后，通過切換開關(guān)152使充放電用電容器151的一個電極連接在放電用電阻體153上。這樣一來，正電荷被印加在圖7所示的外部連接用端子1上。
此時，在從外部連接用端子1到電源線22的路徑中，位于P型MIS晶體管8的漏區(qū)域和襯底區(qū)域(n阱)之間的pn結(jié)變成了寄生順向二極管12，而在從外部連接用端子1到接地線23的路徑中，位于N型MIS晶體管9的漏區(qū)域和襯底區(qū)域(p阱)之間的pn結(jié)變成了寄生逆向二極管13。
被印加在外部連接用端子1的正電荷通過寄生順向二極管12，流入電源線22，使電源線22的電位上升。在本實施例中，電容25被連接在電源線22與N型MIS晶體管24的柵極之間。并且，電阻體26被設置在接地線23與N型MIS晶體管24之間。
這樣一來，電源線22的電位上升的同時，N型MIS晶體管24的柵極電位也上升。所以，N型MIS晶體管24變得較易成為通態(tài)(ON狀態(tài))。N型MIS晶體管24一成為通態(tài)(ON狀態(tài))，提供給外部連接用端子1的正電荷就被接地線23放出。此時，N型MIS晶體管24的寄生雙極型晶體管也有助于放電。
以往，在外部連接用端子上的正浪涌電流，流入靜電放電保護電路中N型MIS晶體管的反方向的寄生二極管，被接地線23放出。但近年來，由于晶體管尺寸縮小了，因此有可能會破壞N型MIS晶體管。而本發(fā)明能夠通過電源間靜電放電保護電路6的N型MIS晶體管24，在接地線23放出浪涌電流。因此，變得能夠放出更多的浪涌電流，能夠防止浪涌電流耐壓的下降。
另外，本實施例對在輸入電路中設置具有與第1實施例相同的結(jié)構(gòu)的柵極電壓控制電路7的情況加以了說明。但是，本發(fā)明能夠設置具有與第2～第6實施例相同的結(jié)構(gòu)的電路，作為柵極電壓控制電路7。無論在哪種情況下，都能夠獲得可防止浪涌電流耐壓的下降的效果。
(第8實施例)以下，參照附圖對第8實施例加以說明。圖8為示出了在第8實施例中具有靜電放電保護電路的半導體集成電路裝置的結(jié)構(gòu)的電路圖。
如圖8所示，本實施例的半導體集成電路裝置與第7實施例一樣，具備柵極電壓控制電路7。并且，與第7實施例的不同之處在于在靜電放電保護電路2中不是設置P型MIS晶體管8及N型MIS晶體管9(圖7所示)，而是設置PN二極管36、37。以下，對各個電路的結(jié)構(gòu)加以詳細的說明。
如圖8所示，本實施例的半導體集成電路裝置包括外部連接用端子1、靜電放電保護電路2、內(nèi)部電路41、及電源間靜電放電保護電路6。設置靜電放電保護電路2及電源間靜電放電保護電路6是為了保護內(nèi)部電路41，使其不受從外部連接用端子1侵入的浪涌電流的破壞。
靜電放電保護電路2設置在外部連接用端子1與內(nèi)部電路41之間，具備PN二極管36、37。并且，PN二極管36包括連接在提供電源電壓VDD用的電源線22的陰極、及連接在外部連接用端子1的陽極。并且，PN二極管37包括連接在提供接地電壓VSS用的接地線23的陽極、及連接在外部連接用端子1的陰極。
電源間靜電放電保護電路6設置在電源線22與接地線23之間，包括N型MIS晶體管24、及柵極電壓控制電路7。并且，N型MIS晶體管24包括連接在提供接地電壓VSS用的接地線23的源極、連接在提供電源電壓VDD用的電源線22的漏極、及連接在柵極電壓控制電路7的輸出端子的柵極。
柵極電壓控制電路7設置在電源線22與接地線23之間，包括電容25及電阻體26。并且，電容25的一端連接在提供電源電壓VDD用的電源線22，另一端連接在柵極電壓控制電路7的輸出端子。并且，電阻體26的一端連接在提供接地電壓VSS用的接地線23，另一端連接在柵極電壓控制電路7的輸出端子。這里，用電容器作為電容25。本發(fā)明也可以用布線電容、柵極電容、結(jié)電容等作為電容25。并且，也可以用布線電阻、柵極電阻、晶體管電阻等作為電阻體。
其次，再次參照圖10(a)、圖10(b)，對以上所述的半導體集成電路裝置的ESD試驗時的工作情形加以說明。
首先，將本實施例的半導體集成電路裝置作為圖10(a)的受檢驗器件154設置在評價電路上。此時，使圖8所示的半導體集成電路裝置的電源線22為不印加電壓的狀態(tài)，且將接地線23固定在電壓VSS上。其次，通過操作切換開關(guān)152，利用充電用電源150使電荷累積在充放電用電容器151上。然后，通過切換開關(guān)152使充放電用電容器151的一個電極連接在放電用電阻體153上。這樣一來，正電荷被印加在圖8所示的外部連接用端子1上。
此時，在從外部連接用端子1到電源線22的路徑中，PN二極管36變成順向二極管。而在從外部連接用端子1到接地線23的路徑中，PN二極管37變成逆向二極管。
被印加在外部連接用端子1的正電荷通過PN二極管36，流入電源線22，使電源線22的電位上升。在本實施例中，將電容25連接在電源線22與N型MIS晶體管24的柵極之間。并且，將電阻體26設置在接地線23與N型MIS晶體管24之間。
這樣一來，電源線22的電位上升的同時，N型MIS晶體管24的柵極電位也上升。所以，N型MIS晶體管24變得較易成為通態(tài)(ON狀態(tài))。N型MIS晶體管24一成為通態(tài)(ON狀態(tài))，提供給外部連接用端子1的正電荷就被地線23放出。此時，N型MIS晶體管24的寄生雙極型晶體管也有助于放電。
以往，在外部連接用端子上的正浪涌電流，流入靜電放電保護電路中N型MIS晶體管的反方向的寄生二極管，被接地線23放出。但近年來，由于晶體管尺寸縮小了，因此有可能會破壞N型MIS晶體管。而本發(fā)明能夠通過電源間靜電放電保護電路6的N型MIS晶體管24，在接地線23放出浪涌電流。因此，變得能夠放出更多的浪涌電流，能夠防止浪涌電流耐壓的下降。
另外，本實施例對在輸入電路中設置具有與第1實施例相同的結(jié)構(gòu)的柵極電壓控制電路7的情況加以了說明。但是，本發(fā)明能夠設置具有與第2～第6實施例相同的結(jié)構(gòu)的電路，作為柵極電壓控制電路7。無論在哪種情況下，都能夠獲得可防止浪涌電流耐壓的下降的效果。
(其它實施例)另外，在前述實施例所述的靜電放電保護電路2～電源間靜電放電保護電路6的設置是舉例說明。本發(fā)明也可以將各個電路設置在芯片上的任意位置。
(產(chǎn)業(yè)上的利用可能性)本發(fā)明的半導體集成電路裝置適用于保護輸入、輸出、輸入出電路及內(nèi)部電路用的保護電路，由于能夠抵抗來自外部的浪涌電流、且能夠細微化，因此在產(chǎn)業(yè)上的利用可能性較高。
權(quán)利要求
1.一種半導體集成電路裝置，其特征在于包括外部連接用端子、連接在前述外部連接用端子的靜電放電保護電路、連接在前述靜電放電保護電路的電源線、連接在前述靜電放電保護電路的接地線、及連接在前述電源線和前述接地線且擁有柵極絕緣型元件的電源間靜電放電保護電路；前述電源間靜電放電保護電路具備能夠控制前述柵極絕緣型元件的柵極電壓的第1柵極電壓控制電路。
2.根據(jù)權(quán)利要求第1項所述的半導體集成電路裝置，其特征在于前述柵極絕緣型元件為源極連接在前述接地線、漏極連接在前述電源線的第1N型MIS晶體管；前述第1柵極電壓控制電路包括一端連接在前述電源線且另一端連接在前述第1N型MIS晶體管的柵極的電容、及一端連接在接地線且另一端連接在前述第1N型MIS晶體管的柵極的電阻體。
3.根據(jù)權(quán)利要求第1項所述的半導體集成電路裝置，其特征在于前述柵極絕緣型元件為源極連接在前述接地線、漏極連接在前述電源線的第1N型MIS晶體管；前述第1柵極電壓控制電路包括輸出連接在前述第1N型MIS晶體管的柵極且擁有奇數(shù)個反相器的第1反相器部、一端連接在前述電源線且另一端連接在前述第1反相器部的輸入的電阻體、及一端連接在前述接地線且另一端連接在前述第1反相器部的輸入的電容。
4.根據(jù)權(quán)利要求第1項所述的半導體集成電路裝置，其特征在于前述柵極絕緣型元件為源極連接在前述接地線、漏極連接在前述電源線的第1N型MIS晶體管；前述第1柵極電壓控制電路包括輸出連接在前述第1N型MIS晶體管的柵極且擁有偶數(shù)個反相器的第1反相器部、一端連接在前述接地線且另一端連接在前述第1反相器部的輸入的電阻體、及一端連接在前述電源線且另一端連接在前述第1反相器部的輸入的電容。
5.根據(jù)權(quán)利要求第1項所述的半導體集成電路裝置，其特征在于前述柵極絕緣型元件為源極連接在前述接地線、漏極連接在前述電源線的第1N型MIS晶體管；前述第1柵極電壓控制電路包括輸出連接在前述第1NMIS晶體管的柵極的第1施密特觸發(fā)電路、一端連接在前述電源線且另一端連接在前述第1施密特觸發(fā)電路的輸入的電阻體、及一端連接在前述接地線且另一端連接在前述第1施密特觸發(fā)電路的輸入的電容。
6.根據(jù)權(quán)利要求第1項所述的半導體集成電路裝置，其特征在于前述電源間靜電放電保護電路還包括源極連接在前述電源線且漏極連接在前述接地線的第1P型MIS晶體管；及能夠控制前述第1P型MIS晶體管的柵極電壓的第2柵極電壓控制電路。
7.根據(jù)權(quán)利要求第6項所述的半導體集成電路裝置，其特征在于前述第2柵極電壓控制電路還包括一端連接在前述電源線且另一端連接在前述第1P型MIS晶體管的柵極的電阻體；及一端連接在前述接地線且另一端連接在前述第1P型MIS晶體管的柵極的電容。
8.根據(jù)權(quán)利要求第6項所述的半導體集成電路裝置，其特征在于前述第2柵極電壓控制電路包括輸出連接在前述第1PMIS晶體管的柵極且擁有奇數(shù)個反相器的第2反相器部、一端連接在前述電源線且另一端連接在前述第2反相器部的輸入的電容、及一端連接在前述接地線且另一端連接在前述第2反相器部的輸入的電阻體。
9.根據(jù)權(quán)利要求第6項所述的半導體集成電路裝置，其特征在于前述第2柵極電壓控制電路包括輸出連接在前述第1P型MIS晶體管的柵極且擁有偶數(shù)個反相器的第2反相器部、一端連接在前述接地線且另一端連接在前述第2反相器部的輸入的電容、及一端連接在前述電源線且另一端連接在前述第2反相器部的輸入的電阻體。
10.根據(jù)權(quán)利要求第6項所述的半導體集成電路裝置，其特征在于前述第2柵極電壓控制電路包括輸出連接在前述第1P型MIS晶體管的柵極的第2施密特觸發(fā)電路、一端連接在前述電源線且另一端連接在前述第2施密特觸發(fā)電路的輸入的電容、及一端連接在前述接地線且另一端連接在前述第2施密特觸發(fā)電路的輸入的電阻體。
11.根據(jù)權(quán)利要求第1項所述的半導體集成電路裝置，其特征在于還包括連接在前述外部連接用端子的輸入緩沖電路。
12.根據(jù)權(quán)利要求第1項所述的半導體集成電路裝置，其特征在于還包括連接在前述外部連接用端子的輸出電路、及連接在前述輸出電路的輸出前置緩沖電路。
13.根據(jù)權(quán)利要求第12項所述的半導體集成電路裝置，其特征在于前述輸出前置緩沖電路包括在最后一級擁有連接在前述電源線的第1前置緩沖器的第1前置緩沖電路、及在最后一級擁有連接在前述電源線的第2前置緩沖器的第2前置緩沖電路；前述輸出電路包括源極連接在前述電源線、漏極連接在前述外部連接用端子、柵極連接在前述第1前置緩沖器的輸出端子、且n型襯底區(qū)域連接在前述電源線的第2P型MIS晶體管；及源極連接在前述接地線、漏極連接在前述外部連接用端子、柵極連接前述第2前置緩沖器的輸出端子、且p型襯底區(qū)域連接在前述接地線的第2N型MIS晶體管。
14.根據(jù)權(quán)利要求第1項所述的半導體集成電路裝置，其特征在于還包括連接在前述外部連接用端子的內(nèi)部電路。
15.根據(jù)權(quán)利要求第1項所述的半導體集成電路裝置，其特征在于前述靜電放電保護電路包括源極連接在前述電源線、漏極連接在前述外部連接用端子、且n型襯底區(qū)域連接在前述電源線的第3P型MIS晶體管；及源極連接在前述接地線、漏極連接在前述外部連接用端子、且p型襯底區(qū)域連接在前述接地線的第3N型MIS晶體管。
16.根據(jù)權(quán)利要求第15項所述的半導體集成電路裝置，其特征在于還包括設置在前述第3P型MIS晶體管的柵極與前述電源線之間的電阻體、設置在前述第3N型MIS晶體管的柵極與前述接地線之間的電阻體。
17.根據(jù)權(quán)利要求第1項所述的半導體集成電路裝置，其特征在于前述靜電放電保護電路包括一端連接在前述電源線且另一端連接在前述外部連接用端子的第1PN二極管、及一端連接在前述接地線且另一端連接在前述外部連接用端子的第2PN二極管。
全文摘要
本發(fā)明公開了一種半導體集成電路裝置。其目的在于提供一種具備能夠抵抗來自外部的浪涌電流、且小型化的靜電放電保護電路的半導體集成電路。本發(fā)明的半導體集成電路包括外部連接用端子1、靜電放電保護電路2、輸出電路3、輸出前置緩沖電路4、輸入緩沖電路5、內(nèi)部電路41、電源間靜電放電保護電路6、及柵極電壓控制電路7。柵極電壓控制電路包括電容25及電阻體26。若在外部連接用端子1上印加有正的浪涌電流，則N型MIS晶體管24的柵極電位也上升。N型MIS晶體管24成為通態(tài)(ON狀態(tài))，提供給外部連接用端子1的正電荷被接地線23放出。
文檔編號H01L21/822GK1577855SQ20041003690
公開日2005年2月9日 申請日期2004年4月21日 優(yōu)先權(quán)日2003年7月24日
發(fā)明者荒井勝也, 甲上歲浩, 宇佐美志郎, 藪洋彰 申請人:松下電器產(chǎn)業(yè)株式會社