專利名稱：集成電路的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及一種半導(dǎo)體元件，特別是涉及一種在不同芯片區(qū)具有不同柵介電質(zhì)的半導(dǎo)體芯片。
背景技術(shù)：
在過(guò)去數(shù)十年中，金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)的尺寸不斷縮小，使得集成電路的速度、密度和每單位功能的成本都得到了改善。但是，當(dāng)普通MOSFET的柵極長(zhǎng)度縮小時(shí)，會(huì)產(chǎn)生柵極可能無(wú)法控制通道開關(guān)狀態(tài)的問(wèn)題，這種現(xiàn)象稱為短通道效應(yīng)。短通道效應(yīng)在元件尺寸縮至0.13微米以下時(shí)會(huì)變得非常顯著，而其主要解決方法是在縮小晶體管尺寸的同時(shí)，縮小柵介電質(zhì)的厚度。
MOSFET柵介電質(zhì)厚度縮小的趨勢(shì)如圖1所示。用于高效邏輯的等效氧化硅(SiO2)厚度tox，eq的預(yù)定范圍以條狀表示(其數(shù)值請(qǐng)對(duì)應(yīng)左側(cè)軸)。例如，在2016年，預(yù)期用于高效邏輯的tox，ep小于6埃。操作電壓VDD也標(biāo)示在圖1中。以最保守的tox，eq值(即每個(gè)范圍的最大值)來(lái)計(jì)算經(jīng)SiO2柵極的漏電流密度，繪制出曲線2(其數(shù)值請(qǐng)對(duì)應(yīng)右側(cè)軸)?？梢钥闯觯词共捎米畋Ｊ氐膖ox，eq值，過(guò)量的柵極漏電流也會(huì)使SiO2柵介電質(zhì)的值不連續(xù)。在目前的制造技術(shù)中，超薄膜的范圍為2～20埃，較好的超薄SiO2膜小于10埃，這種超薄膜不僅會(huì)導(dǎo)致過(guò)量的漏電流，也會(huì)使多晶硅柵極空乏現(xiàn)象、柵介電質(zhì)完整性以及柵極摻雜質(zhì)穿遂至通道區(qū)等問(wèn)題更加惡化。
高介電常數(shù)柵介電質(zhì)具有改善柵極漏電流的性質(zhì)，因而能夠改善上述問(wèn)題。高介電常數(shù)柵介電質(zhì)可以包括(但不限于)金屬氧化物，如氧化鋁(Al2O3)、氧化鋯(ZrO2)、氧化鉿(HfO2)，硅化物，如ZrSiO4，以及鋁化物，如鋁化鑭。但是，許多高介電常數(shù)柵介電質(zhì)與硅基底直接接觸的界面，其特性比SiO2或SiON在硅上還差。因此，有時(shí)會(huì)在高介電常數(shù)柵介電質(zhì)界面下方插入SiO2或SiON層，使晶體管通道得到合理的載子遷移率。
美國(guó)專利第6,015,739號(hào)公開了一種堆迭的柵介電質(zhì)的制造方法，其介電膜的相對(duì)介電常數(shù)為20～200，該介電膜位于一氮化硅膜上，且該氮化硅膜形成于基底的原生氧化層上。美國(guó)專利第6,448,127號(hào)公開了一種位于氧化硅上的高介電常數(shù)柵介電質(zhì)的形成方法。某種材料的相對(duì)介電常數(shù)是指該材料的電性介電常數(shù)與真空(free space)介電常數(shù)ε0之比，其中，真空介電常數(shù)為8.85×10-12F/m。
如上所述，用于高效元件中的堆迭柵介電質(zhì)在小于約7埃的超薄等效SiO2厚度時(shí)，其延展度有限。雖然具有高介電常數(shù)/SiO2或高介電常數(shù)/SiON堆迭柵介電質(zhì)的晶體管可以改善柵極漏電流的性能，但卻會(huì)犧牲開關(guān)速度，因此上述高介電常數(shù)元件無(wú)法用于對(duì)速度要求較高的電路中。
其它改善元件性能的應(yīng)用包括在相同晶圓中具有不同柵極氧化物的晶體管結(jié)構(gòu)，這些例子包括Fang等人的美國(guó)專利第5,668,035號(hào)、Kepler等人的美國(guó)專利第6,030,862號(hào)、Cao等人的美國(guó)專利第6,265,325號(hào)、Gonzalez等人的美國(guó)專利第6,383,861號(hào)以及Gardner等人的美國(guó)專利第6,168,958號(hào)。因此，業(yè)界需要一種既能解決柵極漏電流問(wèn)題，又能保持良好開關(guān)速度的方法。
實(shí)用新型內(nèi)容有鑒于此，本實(shí)用新型的目的在于提供一種集成電路，使晶體管元件既具有較小的柵極漏電流，又具有良好的開關(guān)速度。
為了實(shí)現(xiàn)上述目的，本實(shí)用新型提供一種集成電路，包括一個(gè)基底；第一晶體管，其第一柵極電極和所述基底之間具有第一柵介電質(zhì)，該第一柵介電質(zhì)包括第一高介電常數(shù)材料，具有第一等效氧化硅厚度；以及第二晶體管，其第二柵極電極和所述基底之間具有第二柵介電質(zhì)，該第二柵介電質(zhì)包括第一高介電常數(shù)材料，具有第二等效氧化硅厚度，且該第二等效氧化硅厚度不同于所述第一等效氧化硅厚度。
根據(jù)本實(shí)用新型所述的集成電路，所述第二柵介電質(zhì)還包括正常介電常數(shù)材料。
根據(jù)本實(shí)用新型所述的集成電路，所述第一柵介電質(zhì)還包括所述正常介電常數(shù)材料。
根據(jù)本實(shí)用新型所述的集成電路，所述正常介電常數(shù)材料在所述第一和第二柵介電質(zhì)中的厚度不同。
根據(jù)本實(shí)用新型所述的集成電路，所述第二柵介電質(zhì)還包括第二高介電常數(shù)材料，且該第二高介電常數(shù)材料不同于所述第一高介電常數(shù)材料。
根據(jù)本實(shí)用新型所述的集成電路，所述第一柵介電質(zhì)還包括第二高介電常數(shù)材料。
根據(jù)本實(shí)用新型所述的集成電路，所述第一高介電常數(shù)材料在所述第一和第二柵介電質(zhì)中的厚度不同。
根據(jù)本實(shí)用新型所述的集成電路，所述第二高介電常數(shù)材料在所述第一和第二柵介電質(zhì)中的厚度不同。
根據(jù)本實(shí)用新型所述的集成電路，所述第一柵介電質(zhì)還包括第二高介電常數(shù)材料，且該第二高介電常數(shù)材料不同于所述第一高介電常數(shù)材料。
根據(jù)本實(shí)用新型所述的集成電路，所述第二柵介電質(zhì)還包括第二高介電常數(shù)材料，且該第二高介電常數(shù)材料不同于所述第一高介電常數(shù)材料。
根據(jù)本實(shí)用新型所述的集成電路，所述第一高介電常數(shù)材料在所述第一和第二柵介電質(zhì)中的厚度不同。
根據(jù)本實(shí)用新型所述的集成電路，所述第二柵介電質(zhì)還包括正常介電常數(shù)材料。
根據(jù)本實(shí)用新型所述的集成電路，所述第一柵介電質(zhì)還包括正常介電常數(shù)材料。
根據(jù)本實(shí)用新型所述的集成電路，所述第一柵介電質(zhì)還包括正常介電常數(shù)材料，所述第二柵介電質(zhì)還包括第二高介電常數(shù)材料，且該第二高介電常數(shù)材料不同于所述第一高介電常數(shù)材料。
根據(jù)本實(shí)用新型所述的集成電路，所述第二柵介電質(zhì)還包括第二高介電常數(shù)材料，且該第二高介電常數(shù)材料不同于所述第一高介電常數(shù)材料。
根據(jù)本實(shí)用新型所述的集成電路，所述第一柵介電質(zhì)還包括所述第二高介電常數(shù)材料。
根據(jù)本實(shí)用新型所述的集成電路，所述第一高介電常數(shù)材料在所述第一和第二柵介電質(zhì)中的厚度不同。
根據(jù)本實(shí)用新型所述的集成電路，所述第一柵介電質(zhì)具有第一實(shí)際厚度，所述第二柵介電質(zhì)具有第二實(shí)際厚度，且該第二實(shí)際厚度等于該第一實(shí)際厚度。
根據(jù)本實(shí)用新型所述的集成電路，所述第一柵介電質(zhì)具有第一實(shí)際厚度，所述第二柵介電質(zhì)具有第二實(shí)際厚度，且該第二實(shí)際厚度不同于該第一實(shí)際厚度。
為了實(shí)現(xiàn)上述目的，本實(shí)用新型還提供一種集成電路，包括一個(gè)基底；以及一個(gè)具有柵介電質(zhì)的晶體管，該柵介電質(zhì)位于柵極電極和所述基底之間，包括一高介電常數(shù)材料，以及一大于或等于15埃的正常介電常數(shù)材料。
為了實(shí)現(xiàn)上述目的，本實(shí)用新型還提供一種集成電路，包括一個(gè)虛設(shè)結(jié)構(gòu)；以及一個(gè)高介電常數(shù)柵介電質(zhì)。
根據(jù)本實(shí)用新型所述的集成電路，所述虛設(shè)結(jié)構(gòu)包括一個(gè)虛設(shè)柵極電極和一個(gè)虛設(shè)主動(dòng)區(qū)。
為了實(shí)現(xiàn)上述目的，本實(shí)用新型還提供一種集成電路，包括一個(gè)虛設(shè)結(jié)構(gòu)；以及一個(gè)由高介電常數(shù)材料和正常介電常數(shù)材料堆迭而成的柵介電質(zhì)。
根據(jù)本實(shí)用新型所述的集成電路，所述虛設(shè)結(jié)構(gòu)包括一個(gè)虛設(shè)柵極電極和一個(gè)虛設(shè)主動(dòng)區(qū)。
本實(shí)用新型還提供一種集成電路，該集成電路包括一基底；第一晶體管，其具有第一柵極介電質(zhì)部分位于第一柵極電極與該基底間，其中該第一柵極介電質(zhì)部分包括第一高介電常數(shù)材料；以及第二晶體管，其具有第二柵極介電質(zhì)部分位于第二柵極電極與該基底間，其中該第二柵極介電質(zhì)部分包括第二高介電常數(shù)材料，其中該第二高介電常數(shù)材料不同于該第一高介電常數(shù)材料。
本實(shí)用新型提供的集成電路，同一基底上各個(gè)柵介電質(zhì)的材料、厚度可以根據(jù)需要進(jìn)行調(diào)整或設(shè)計(jì)，從而使每個(gè)柵介電質(zhì)具有相同或不同的等效氧化硅厚度，因此使得晶體管既具有高開關(guān)速度，又具有低漏電流。此外，本實(shí)用新型提供的集成電路還具有便于在一個(gè)晶圓中制造出多功能元件、減少或避免元件遷移率的下降、減少界面層的產(chǎn)生、較好的可靠性以及較低的操作能量和柵極漏電流等優(yōu)點(diǎn)。


圖1是柵極等效二氧化硅厚度、柵極漏電流和操作電壓之間的關(guān)系圖。
圖2是一個(gè)集成電路俯視圖。
圖3是本實(shí)用新型的第一實(shí)施例。
圖4A～4D是本實(shí)用新型第一實(shí)施例的制造步驟。
圖5A～5C是本實(shí)用新型第二實(shí)施例的制造步驟。
圖6A～6D是本實(shí)用新型第三實(shí)施例的制造步驟。
圖7A～7C是本實(shí)用新型第四實(shí)施例的制造步驟。
圖8A～8D是本實(shí)用新型第五實(shí)施例的制造步驟。
圖9A～9F是本實(shí)用新型第六實(shí)施例的制造步驟。
圖10A～10F是本實(shí)用新型第七實(shí)施例的制造步驟。
圖11A～11E是本實(shí)用新型第八實(shí)施例的制造步驟。
圖12是第八實(shí)施例結(jié)構(gòu)的第二種制造方法。
圖13A和13B是第八實(shí)施例結(jié)構(gòu)的第三種制造方法。
圖14A～14E是本實(shí)用新型第九實(shí)施例的制造步驟。
圖15是第九實(shí)施例結(jié)構(gòu)的第二種制造方法。
圖16A和16B是第九實(shí)施例結(jié)構(gòu)的第三種制造方法。
圖17A～17F是本實(shí)用新型第十實(shí)施例的制造步驟。
圖18A和18B是第十實(shí)施例結(jié)構(gòu)的第二種制造方法。
圖19A～19D是第十實(shí)施例結(jié)構(gòu)的第三種制造方法。
圖20A和20B是第十實(shí)施例結(jié)構(gòu)的第四種制造方法。
圖21A～21F是本實(shí)用新型第十一實(shí)施例的制造步驟。
圖22A～22D是第十一實(shí)施例結(jié)構(gòu)的第二種制造方法。
圖23A和23B是第十一實(shí)施例結(jié)構(gòu)的第三種制造方法。
圖24A和24B是第十一實(shí)施例結(jié)構(gòu)的第四種制造方法。
圖25A～25C是本實(shí)用新型第十二實(shí)施例的制造步驟。
圖26A和26B是本實(shí)用新型第十三實(shí)施例的制造步驟。
圖27A～27D是本實(shí)用新型第十四實(shí)施例的制造步驟。
圖28A～28D是本實(shí)用新型第十五實(shí)施例的制造步驟。
圖29A～29D是本實(shí)用新型第十六實(shí)施例的制造步驟。
圖30A和30B是本實(shí)用新型第十七實(shí)施例的制造步驟。
圖31A和31B是本實(shí)用新型第十八實(shí)施例的制造步驟。
具體實(shí)施方式
以下是本實(shí)用新型的較佳實(shí)施例，并結(jié)合附圖說(shuō)明本實(shí)用新型的上述目的、特征和優(yōu)點(diǎn)。
圖2是具有第一存儲(chǔ)陣列區(qū)22的集成電路20的俯視圖。例如可以是嵌入式DRAM存儲(chǔ)器陣列，該存儲(chǔ)陣列區(qū)22含有低漏電流晶體管，如圖3中的晶體管40所示；外圍支持電路位于24區(qū)存儲(chǔ)陣列22的周圍，含有高效晶體管，如圖3中的晶體管30所示。第二嵌入式存儲(chǔ)區(qū)26在邏輯區(qū)28的旁邊，全部或主要使用低漏電流晶體管的嵌入式存儲(chǔ)區(qū)26通常用作CPU或DSP電路的嵌入式高速緩存(cache)存儲(chǔ)器。圖2所示的布局只是許多布局中的一個(gè)實(shí)例，高效和低漏電流區(qū)與晶體管的其它組成和布局是本領(lǐng)域技術(shù)人員所熟知的。
這里的“高效”一般是指具有微微秒或以下柵極延遲的元件。為了得到這種柵極延遲時(shí)間短的高效元件，傳統(tǒng)上使用具有1A/cm2或更高的高柵極漏電流的超薄柵介電質(zhì)。“低漏電”元件一般是指元件的漏電流在高效元件漏電流的1/3以下。本領(lǐng)域技術(shù)人員公知柵極延遲與漏電是由許多因素造成的，例如元件設(shè)計(jì)、最小構(gòu)件尺寸和材料等。本實(shí)用新型的一個(gè)實(shí)施例適用于大范圍的構(gòu)件尺寸和元件設(shè)計(jì)，當(dāng)構(gòu)件尺寸持續(xù)縮小時(shí)，柵極延遲與漏電流性能參數(shù)也會(huì)大幅改變。因此，“高效”與“低漏電”不應(yīng)視為絕對(duì)的參數(shù)或特性，而應(yīng)視為相對(duì)參數(shù)或特性，例如高效元件的開關(guān)速度較快或比低漏電元件(用于特定應(yīng)用中)的柵極延遲短，且低漏電元件相對(duì)于高效元件(在此相對(duì)于實(shí)用新型的實(shí)施技術(shù))明顯改善了電流效應(yīng)。
圖3顯示的是本實(shí)用新型的第一實(shí)施例。圖3是集成電路的簡(jiǎn)化剖面圖，具有第一晶體管區(qū)31，如用作邏輯電路的高效區(qū)，以及第二晶體管區(qū)42，如用作存儲(chǔ)陣列的低漏電流區(qū)，為清楚起見(jiàn)，每一區(qū)只顯示一個(gè)晶體管。
圖3中的基底44是半導(dǎo)體基底，但本實(shí)用新型不限于半導(dǎo)體基底，而是可以使用任何基底，如絕緣體覆硅(SOI)基底。在圖3所示的較佳實(shí)施例中，隔離結(jié)構(gòu)46可以是淺溝隔離，也可以是其它隔離結(jié)構(gòu)，如硅的局部氧化(LOCOS)、嵌壁式或半嵌壁式LOCOS、場(chǎng)氧化物(FOX)、在絕緣基底上形成硅“島”等。為清楚起見(jiàn)，基底44被分成兩個(gè)相鄰的區(qū)31和42，且由隔離結(jié)構(gòu)46分開。本領(lǐng)域技術(shù)人員應(yīng)該了解，圖3中區(qū)31和42的尺寸、配置和安排在實(shí)際應(yīng)用時(shí)具有許多變化。此外，多區(qū)(如多高效與低漏電流區(qū))可形成于單一晶圓上，如低漏電流區(qū)可在其中形成存儲(chǔ)陣列，其中漏電流是主要設(shè)計(jì)參數(shù)，且高效區(qū)可具有形成于其中的支撐邏輯(support logic)，其中開關(guān)速度是重要的考慮因素。
為了便于討論，本實(shí)用新型的實(shí)施例和方法僅描述在第一晶體管區(qū)31中形成第一晶體管30，以及在第二晶體管區(qū)42中形成第二晶體管40。本領(lǐng)域技術(shù)人員應(yīng)該了解每一區(qū)還包括多個(gè)晶體管與其它結(jié)構(gòu)，且在不同區(qū)的晶體管不需要鄰接其它晶體管?！暗谝痪w管區(qū)”(在此使用)可用于高效元件或低漏電元件，同樣地，“第二晶體管區(qū)”(在此使用)也可用于高效元件或低漏電元件。
在圖3中，第一晶體管30通過(guò)淺溝隔離(STI)區(qū)46與第二晶體管30隔離，STI區(qū)46可以是深度為2500～5000埃的溝槽，且該溝槽以絕緣體(如二氧化硅)填充。根據(jù)需要可以形成更高摻雜半導(dǎo)體區(qū)50，從而進(jìn)一步隔離，如圖3所示。如上所述，其它隔離，如場(chǎng)隔離，也可用來(lái)取代這些隔離結(jié)構(gòu)。
在圖3所示的第一實(shí)施例中，第一柵介電質(zhì)51位于第一晶體管區(qū)31的第一柵極電極61與基底44之間，且第二柵介電質(zhì)52位于第二晶體管區(qū)42的第二柵極電極62與基底44之間。第一柵介電質(zhì)51具有第一高介電常數(shù)材料71，該高介電常數(shù)材料常被稱為高k介電材料或高k介電質(zhì)，其中k為介電常數(shù)或相對(duì)介電常數(shù)，第一柵介電質(zhì)51具有第一等效氧化硅厚度。第二柵介電質(zhì)52也包括第一高k介電材料71，但第二柵介電質(zhì)52具有與第一等效氧化硅厚度不同的第二等效氧化硅厚度，因?yàn)樵诖藢?shí)施例中，第二介電部分還包括正常介電常數(shù)材料76。
這里的“正常介電常數(shù)材料”的介電常數(shù)約為3.9～8，正常介電常數(shù)材料76可以是任何具有約3.9-8相對(duì)介電常數(shù)的適用的介電材料，例如(但不限于)氧化硅、氮氧化硅、氮化硅或上述物質(zhì)的組合。第一高介電常數(shù)材料71(以及下面的第二高介電常數(shù)材料72)可以是任何具有大于7的相對(duì)介電常數(shù)的適用的介電材料，例如(但不限于)金屬氧化物、金屬氮化物、金屬硅酸鹽、過(guò)渡金屬氧化物、過(guò)渡金屬氮化物、過(guò)渡金屬硅酸鹽、金屬的氮氧化物、金屬鋁酸鹽、硅酸鋯、鋁酸鋯、HfO2、ZrO2、氮氧化鋯(ZrOxNy)、氮氧化鉿(HfOxNy)、Al2O3、TiO2、Ti2O5、La2O3、CeO2、Bi4Si2O12、WO3、Y2O3、LaAlO3、鈦酸鍶鋇(Ba1-zSrzTiO3)、PbTiO3、BaTiO3、SrTiO3、PbZrO3、鉭酸鈧鉛(PbSczTa1-zO3，簡(jiǎn)稱PST)、鈮酸鋅鉛(PbZnzNb1-zO3，簡(jiǎn)稱PZN)、鋯鈦酸鉛(PbZrO3-PbTiO3，簡(jiǎn)稱PZT)、氧化鉿(PbMgzNb1-zO3，簡(jiǎn)稱PMN)或上述物質(zhì)的組合，其中0＜x＜1、0＜y＜1、0＜z＜4。第一高介電常數(shù)材料71(以及下面的第二高介電常數(shù)材料72)也可以是相對(duì)介電常數(shù)等于或大于約3.9的HfSixOy；相對(duì)介電常數(shù)等于或大于約9的HfAlxOy；相對(duì)介電常數(shù)等于或大于約3.9的鉿、鋯、鈰、鋁、鈦、釔與過(guò)渡金屬的氧化物；相對(duì)介電常數(shù)等于或大于約3.9的鉿、鋯、鈰、鋁、鈦、釔與過(guò)渡金屬的硅酸鹽；相對(duì)介電常數(shù)等于或大于約3.9的鋇鍶鈦酸鹽；相對(duì)介電常數(shù)等于或大于約3.9的鐵電物質(zhì)；相對(duì)介電常數(shù)等于或大于約3.9的氮化的、多層的或混合的鉿、鋯、鈰、鋁、鈦、釔、過(guò)渡金屬或上述物質(zhì)的組合，它們可以是氧化物，也可以不是氧化物，可以是硅酸鹽，也可以不是硅酸鹽。因此，第一高介電常數(shù)材料與第二高介電常數(shù)材料可相互取代。例如，第一高介電常數(shù)材料可以是氧化鉿，第二高介電常數(shù)材料可以是氧化鋯。傳統(tǒng)上，第一高介電常數(shù)材料不同于(即材料和/或介電常數(shù))第二高介電常數(shù)材料，因此在此使用不同的附圖標(biāo)記。實(shí)施例中所使用的高介電常數(shù)材料之一或兩者可以采用多種方式形成，例如，高介電常數(shù)材料可通過(guò)化學(xué)氣相沉積(CVD)方法形成，氧化鉿(HfO2)可利用前驅(qū)氣體由CVD成長(zhǎng)，該前驅(qū)氣體可以是hafniumt-butoxide(Hf(OC4H9)4)和O2，其成長(zhǎng)溫度可為350～500℃，壓力約為1×10-5torr，也可執(zhí)行最高950℃且最長(zhǎng)時(shí)間30秒在氮?dú)庀碌那俺练e退火，從而改善柵介電質(zhì)的品質(zhì)；也可使用其它沉積方法，如濺鍍、反應(yīng)性濺鍍、原子層沉積(ALD)、有機(jī)金屬化學(xué)氣相沉積(MOCVD)、分子束外延(MBE)等，高介電常數(shù)材料(第一和/或第二)所形成的厚度約為2～500埃。
圖4A～4D為本實(shí)用新型第一實(shí)施例的集成電路20的部分制法。在圖4A～4D中，虛線80將第一晶體管區(qū)31與第二晶體管區(qū)42隔開，且簡(jiǎn)化的隔離結(jié)構(gòu)46形成在上述這些區(qū)域間。為清楚起見(jiàn)，沒(méi)有顯示其它隔離區(qū)，也沒(méi)有顯示圖4A～4D之前和之后的步驟，這些步驟可以多樣化，并且是本領(lǐng)域技術(shù)人員公知的。以下描述本實(shí)施例和其它實(shí)施例時(shí)，盡管圖中并未顯示，有時(shí)薄原生氧化物和/或介面層位于基底和柵介電質(zhì)51、52(或部分柵介電質(zhì)51、52)之一或兩者之間，薄原生氧化層的厚度約為數(shù)埃，且通常小于5埃。本領(lǐng)域技術(shù)人員應(yīng)該了解，有時(shí)需要此原生氧化物和/或介面層，以提供層與層之間較好的附著度，如介面層材料可包括(但非限于)SiO2、SiON、金屬硅酸鹽(如硅酸鋯)和金屬鋁酸鹽(如鋁酸鋯)。
請(qǐng)參閱圖4A，正常介電常數(shù)材料76形成于基底44上，并且位于第一與第二晶體管區(qū)31與42中。例如，若正常介電常數(shù)材料76為形成于基底44上的氧化硅(SiO2)，此氧化硅可以在高溫氧化環(huán)境下成長(zhǎng)，該氧化環(huán)境可包括的物質(zhì)有H2O、O2、O3或N2O；另一個(gè)方法也可用來(lái)形成SiO2，如利用臨場(chǎng)蒸汽成長(zhǎng)(in-situsteam growth，簡(jiǎn)稱ISSG)在85O℃、6torr形成，或在高溫爐中以O(shè)2為氧化環(huán)境、常壓、1～30分鐘、溫度600～800℃形成，所形成的氧化硅的厚度約為2～30埃。如圖4B所示，在第一晶體管區(qū)31中的正常介電常數(shù)材料76被移除，此移除是利用光刻步驟(未顯示)將第二晶體管區(qū)42覆蓋，利用光刻技術(shù)，通過(guò)蝕刻(如濕蝕刻、反應(yīng)式離子蝕刻和/或干蝕刻)將正常介電常數(shù)材料76從第一晶體管區(qū)31中移除。
接下來(lái)，第一高介電常數(shù)材料71形成在基底44上與第二晶體管區(qū)42中所留存的正常介電常數(shù)材料76上，如圖4C所示。然后，柵極電極材料沉積在圖4C的結(jié)構(gòu)上。在圖4D中，形成第一和第二柵極電極61、62，以及第一和第二柵介電質(zhì)51、52。因此，在第一實(shí)施例中(請(qǐng)參閱圖3和圖4D)，第一柵介電質(zhì)51包括第一高介電常數(shù)材料71，第二柵介電質(zhì)52包括第一高介電常數(shù)材料71和正常介電常數(shù)材料76。
圖5A～5C是本實(shí)用新型第二實(shí)施例的制造方法。該第二實(shí)施例是第一實(shí)施例的變形，第二實(shí)施例一開始的結(jié)構(gòu)如圖4A所示。在第二實(shí)施例中，只有部分正常介電常數(shù)材料76被從第一晶體管區(qū)31中移除，使得第一晶體管區(qū)31中的正常介電常數(shù)材料76比第二晶體管區(qū)42中的薄(請(qǐng)參閱圖5A)。然后，圖5B和5C所形成的結(jié)構(gòu)大致上分別與圖4C和4D相同，通過(guò)調(diào)整正常介電常數(shù)材料76的起始厚度(即在第二晶體管區(qū)42中的正常介電常數(shù)材料76的厚度)和之后在第一晶體管區(qū)31中的厚度(也調(diào)整第一高介電常數(shù)材料71所形成的厚度)，從而調(diào)整第一和第二柵介電質(zhì)51、52的等效氧化硅厚度。因此，第二實(shí)施例中的第一柵介電質(zhì)51(請(qǐng)參閱圖5C)包括第一高介電常數(shù)材料71和相對(duì)較薄的正常介電常數(shù)材料76，同時(shí)第二柵介電質(zhì)52包括第一高介電常數(shù)材料71和相對(duì)較厚的正常介電常數(shù)材料76。
圖6A～7C說(shuō)明本實(shí)用新型第三與第四實(shí)施例的制造方法。第三、第四實(shí)施例與第一、第二實(shí)施例類似，不同之處在于正常介電常數(shù)材料76被第二高介電常數(shù)材料72所取代。在圖6A中，第二高介電常數(shù)材料72形成于基底44上。在圖6B中，移除在第一晶體管區(qū)31中的第二高介電常數(shù)材料72。例如，如果第二高介電常數(shù)材料72為HfO2或ZrO2，則可通過(guò)利用硫酸(H2SO4)的濕蝕刻來(lái)移除HfO2(或ZrO2)。在圖6C中，第一高介電常數(shù)材料71形成于圖6B所示的結(jié)構(gòu)上，然后形成第一與第二柵極電極61、62，以及第一與第二柵介電質(zhì)51、52，如圖6D所示。因此，在圖6D所示的第三實(shí)施例中，第一柵介電質(zhì)51包括第一高介電常數(shù)材料71，第二柵介電質(zhì)52包括第一高介電常數(shù)材料71和第二高介電常數(shù)材料72。
第四實(shí)施例的制造方法在圖6A和圖7A～7C中顯示。如圖7A所示，在第四實(shí)施例中，只有部分第二高介電常數(shù)材料72被從第一晶體管區(qū)31中移除，這會(huì)造成如圖7C所示的結(jié)構(gòu)。因此，第一柵介電質(zhì)51和第二柵介電質(zhì)52的等效氧化硅厚度不同。因此，請(qǐng)參閱圖7C，在第四實(shí)施例中，第一柵介電質(zhì)51包括第一高介電常數(shù)材料71與相對(duì)較薄的第二高介電常數(shù)材料72，同時(shí)第二柵介電質(zhì)52包括第一高介電常數(shù)材料71與相對(duì)較厚的第二高介電常數(shù)材料72。
圖8A～8D說(shuō)明本實(shí)用新型第五實(shí)施例的一些制造步驟。該第五實(shí)施例為第三實(shí)施例(請(qǐng)參閱圖6A～6D)的變形，在形成第一與第二高介電常數(shù)材料71、72之前先形成正常介電常數(shù)材料76。此外，盡管圖中未示，第五實(shí)施例也可以是第四實(shí)施例(請(qǐng)參閱圖6A和圖7A～7D)的變形，通過(guò)改變第二高介電常數(shù)材料72的移除量，使留存于第一晶體管區(qū)31中的第二高介電常數(shù)材料72相對(duì)較薄。
圖9A～9F說(shuō)明本實(shí)用新型第六實(shí)施例的一些制造步驟。在圖9A中，正常介電常數(shù)材料76形成于基底44上，然后移除全部或部分第二晶體管區(qū)42中的正常介電常數(shù)材料76，如圖9B所示。如圖9C所示，第二高介電常數(shù)材料72形成于圖9B所示的結(jié)構(gòu)上，然后移除全部或部分第一晶體管區(qū)31中的第二高介電常數(shù)材料72，全部移除后如圖9D所示；然后如圖9E所示，第一高介電常數(shù)材料形成于圖9D所示的結(jié)構(gòu)上。圖9F顯示在第一與第二晶體管區(qū)31、42中分別形成第一與第二柵極電極61、62，以及第一與第二柵介電質(zhì)51與52。因此，圖9F所示的第六實(shí)施例的變化中，第一柵介電質(zhì)51包括第一高介電常數(shù)材料71與正常介電常數(shù)材料，同時(shí)第二柵介電質(zhì)52包括第一與第二高介電常數(shù)材料71與72。其它方法也可實(shí)現(xiàn)與圖9F相同的結(jié)構(gòu)(或其變形)，第二高介電常數(shù)材料72可形成于第一與第二晶體管區(qū)31與42中，然后在正常介電常數(shù)材料76形成之前，從第一晶體管區(qū)31移除至少部分第二高介電常數(shù)材料72。
圖10A～10F說(shuō)明本實(shí)用新型第七實(shí)施例的一些制造步驟。在第10A圖中，正常介電常數(shù)材料76形成于基底44上，接下來(lái)，移除全部或部分第一晶體管區(qū)31中的正常介電常數(shù)材料76，例如全部移除，如圖10B所示。第二高介電常數(shù)材料72形成于圖10B所示的結(jié)構(gòu)上，然后移除全部或部分第一晶體管區(qū)31中的第二高介電常數(shù)材料72，圖10D顯示的是第一晶體管區(qū)31中的第二高介電常數(shù)材料72全部被移除。然后，第一高介電常數(shù)材料71形成于圖10D的結(jié)構(gòu)上，如圖10E所示。圖10F顯示在第一與第二晶體管區(qū)31與42中分別形成第一與第二柵極電極61與62，以及第一與第二柵介電質(zhì)51與52。因此，在圖10F所示的第七實(shí)施例的變化中，第一柵介電質(zhì)51包括第一高介電常數(shù)材料71，同時(shí)第二柵介電質(zhì)52包括第一與第二高介電常數(shù)材料71與72，以及正常介電常數(shù)材料76。
圖11A～11F說(shuō)明本實(shí)用新型第八實(shí)施例的一些制造步驟。在圖11A中，第二高介電常數(shù)材料72形成于基底44上，接下來(lái)，移除全部或部分第一晶體管區(qū)31中的第二高介電常數(shù)材料72，例如全部移除，如圖11B所示。然后，第一高介電常數(shù)材料71形成于圖11B的結(jié)構(gòu)上，如圖11C所示。接下來(lái)，移除全部或部分第二晶體管區(qū)42中的第一高介電常數(shù)材料71，例如全部移除，如圖11D所示。圖11E顯示在第一與第二晶體管區(qū)31與42中分別形成第一與第二柵極電極61與62，以及第一與第二柵介電質(zhì)51與52。因此，在圖11E所示的第八實(shí)施例的變化中，第一柵介電質(zhì)51包括第一高介電常數(shù)材料71，同時(shí)第二柵介電質(zhì)52包括第二高介電常數(shù)材料72。
圖12顯示實(shí)現(xiàn)圖11E的第八實(shí)施例結(jié)構(gòu)的其它方法。在圖12中，第一高介電常數(shù)材料71形成于基底44上(在第一與第二晶體管區(qū)31與42中)，接著，在形成第二高介電常數(shù)材料72之前，移除至少部分第二晶體管區(qū)42中的第一高介電常數(shù)材料71。
圖13A與13B顯示實(shí)現(xiàn)圖11E的第八實(shí)施例結(jié)構(gòu)的其它方法。在圖13A中，第一高介電常數(shù)材料71形成于基底44上，接下來(lái)，第二晶體管區(qū)42中的第一高介電常數(shù)材料71變成第二高介電常數(shù)材料72，如圖13B所示，例如，若第一高介電常數(shù)材料71為金屬氧化物，然后可通過(guò)氮化過(guò)程將其部分轉(zhuǎn)變成金屬氮氧化物，從而變成第二高介電常數(shù)材料72。以下依然為得到第八實(shí)施例結(jié)構(gòu)的取代方法(未顯示)，第二高介電常數(shù)材料72可形成于基底44上，然后將第一晶體管區(qū)31中的第二高介電常數(shù)材料72轉(zhuǎn)變成第一高介電常數(shù)材料71。
圖14A～14E說(shuō)明本實(shí)用新型第九實(shí)施例的一些制造步驟。此第九實(shí)施例為第八實(shí)施例(請(qǐng)參閱圖11E)的變形，其中正常介電常數(shù)材料76比第一與第二高介電常數(shù)材料71與72較早形成，因此，第九實(shí)施例的形成步驟與第八實(shí)施例的相同，但多了比第一與第二高介電常數(shù)材料71與72較早形成的正常介電常數(shù)材料76。與第八實(shí)施例相同，第九實(shí)施例的結(jié)構(gòu)也可通過(guò)許多方法實(shí)現(xiàn)。
圖15顯示第九實(shí)施例的一種替代制造方法，此替代方法與圖14A～14E的方法類似，區(qū)別之處在于第一高介電常數(shù)材料71形成于第一與第二晶體管區(qū)31與42中，在形成第二高介電常數(shù)材料72之前，移除至少部分第二晶體管區(qū)42中的第一高介電常數(shù)材料71。圖16A與16B顯示第九實(shí)施例的另一替代制造方法，且可實(shí)現(xiàn)第九實(shí)施例的結(jié)構(gòu)(請(qǐng)參閱圖14E)。在圖16A中，第一高介電常數(shù)材料71形成于正常介電常數(shù)材料76與第一與第二晶體管區(qū)31與42中的基底44上，然后將第二晶體管區(qū)42中的第一高介電常數(shù)材料71轉(zhuǎn)變成第二高介電常數(shù)材料72，如第八實(shí)施例所述(請(qǐng)參閱圖13A與13B)。第九實(shí)施例結(jié)構(gòu)的另一替代方法是(未顯示)，第二高介電常數(shù)材料72形成在正常介電常數(shù)材料76與基底44上，然后將第一晶體管區(qū)31中的第二高介電常數(shù)材料72轉(zhuǎn)變成第一高介電常數(shù)材料71。
圖17A～17F說(shuō)明本實(shí)用新型第十實(shí)施例的一些制造步驟。在圖17A中，正常介電常數(shù)材料76形成于基底44上，接下來(lái)，移除全部或部分在第二晶體管區(qū)42中的正常介電常數(shù)材料76，例如，移除在第二晶體管區(qū)42中的全部正常介電常數(shù)材料76，如圖17B所示。依然在圖17B中，第二高介電常數(shù)材料72形成于所留存的正常介電常數(shù)材料76上與基底44上，接下來(lái)，移除全部或部分第一晶體管區(qū)31中的第二高介電常數(shù)材料72，例如，移除在第一晶體管區(qū)31中的全部第二高介電常數(shù)材料72，如圖17C所示。在圖17D中，第一高介電常數(shù)材料71形成于所留存的正常介電常數(shù)材料76上、所留存的第二高介電常數(shù)材料72上與基底44上，接下來(lái)，移除全部或部分第二晶體管區(qū)42中的第一高介電常數(shù)材料71，例如，移除在第二晶體管區(qū)42中的全部第一高介電常數(shù)材料71，如圖17E所示。在形成第一與第二柵極電極61與62以及第一與第二柵介電質(zhì)51與52后，就會(huì)形成如圖17F所示的結(jié)構(gòu)，即第十實(shí)施例的結(jié)構(gòu)。
如上述其它實(shí)施例所述，許多替代方法可用來(lái)實(shí)現(xiàn)第十實(shí)施例的柵極介電結(jié)構(gòu)。圖18A與18B用來(lái)說(shuō)明第十實(shí)施例的結(jié)構(gòu)的制造方法。與圖17A～17F所示的方法比較，第一高介電常數(shù)材料71在正常介電常數(shù)材料76形成后形成，且在第二高介電常數(shù)材料72形成前形成(請(qǐng)參閱圖18A與18B，導(dǎo)致圖17F)。圖19A～19D用來(lái)說(shuō)明第十實(shí)施例的結(jié)構(gòu)的另一制造方法。與圖17A～17F以及圖18A與18B所示的方法比較，第二高介電常數(shù)材料72在形成正常介電常數(shù)材料76與第一高介電常數(shù)材料71之前形成(請(qǐng)參閱圖19A～19D，導(dǎo)致圖17F)。圖20A與20B用來(lái)說(shuō)明第十實(shí)施例的結(jié)構(gòu)的另一制造方法。在圖20A中，第一高介電常數(shù)材料71形成在第一與第二晶體管區(qū)31與42中的正常介電常數(shù)材料76的留存部分與基底44上，接下來(lái)，如圖20B所示，將第二晶體管區(qū)42中的第一高介電常數(shù)材料71轉(zhuǎn)變成第二高介電常數(shù)材料72。其它代替方法(未顯示)包括，先形成第二高介電常數(shù)材料72，然后將第一晶體管區(qū)31中的第二高介電常數(shù)材料72轉(zhuǎn)變成第一高介電常數(shù)材料71。
圖21A～21F說(shuō)明本實(shí)用新型第十一實(shí)施例的一些制造步驟。在圖21A中，正常介電常數(shù)材料76形成于基底44上，接下來(lái)，移除全部或部分在第一晶體管區(qū)31中的正常介電常數(shù)材料76，例如，移除全部在第一晶體管區(qū)31中的正常介電常數(shù)材料76，如圖21B所示。依然在圖21B中，第二高介電常數(shù)材料72形成于所留存的正常介電常數(shù)材料76上與基底44上，接下來(lái)，移除全部或部分第一晶體管區(qū)31中的第二高介電常數(shù)材料72，例如，移除全部在第一晶體管區(qū)31中的第二高介電常數(shù)材料72，如圖21C所示。在圖21D中，第一高介電常數(shù)材料71形成于所留存的正常介電常數(shù)材料76上、所留存的第二高介電常數(shù)材料72上與基底44上，接下來(lái)，移除全部或部分第二晶體管區(qū)42中的第一高介電常數(shù)材料71，例如，移除全部在第二晶體管區(qū)42中的第一高介電常數(shù)材料71，如圖21E所示。在形成第一與第二柵極電極61與62以及第一與第二柵介電質(zhì)51與52后，就會(huì)形成如圖21F所示的結(jié)構(gòu)，即第十一實(shí)施例的結(jié)構(gòu)。
如上述其它實(shí)施例所述，許多替代方法可用來(lái)實(shí)現(xiàn)第十一實(shí)施例的柵極介電結(jié)構(gòu)。圖22A～22D用來(lái)說(shuō)明第十一實(shí)施例的結(jié)構(gòu)的制造方法，與圖21A～21F所示的方法比較，第一高介電常數(shù)材料71在正常介電常數(shù)材料76形成后形成，且在第二高介電常數(shù)材料72形成前形成(請(qǐng)參閱圖22A～22D，導(dǎo)致第21F圖)。圖23A與23B用來(lái)說(shuō)明第十一實(shí)施例的結(jié)構(gòu)的另一制造方法，與圖21A～21F以及圖22A～22D所示的方法比較，第一高介電常數(shù)材料71在形成正常介電常數(shù)材料76與第二高介電常數(shù)材料72之前形成(請(qǐng)參閱圖23A與23B，導(dǎo)致圖21F)。圖24A與24B用來(lái)說(shuō)明第十一實(shí)施例的結(jié)構(gòu)的另一制造方法，在圖24A中，第一高介電常數(shù)材料71形成在第一與第二晶體管區(qū)31與42中的正常介電常數(shù)材料76的留存部分與基底44上，接下來(lái)，如圖24B所示，將第二晶體管區(qū)42中的第一高介電常數(shù)材料71轉(zhuǎn)變成第二高介電常數(shù)材料72。其它替代方法(未顯示)包括，先形成第二高介電常數(shù)材料72，然后在第一晶體管區(qū)31中的第二高介電常數(shù)材料72轉(zhuǎn)變成第一高介電常數(shù)材料71。
圖25A～25C顯示本實(shí)用新型第十二實(shí)施例的一些制造步驟。在圖25A中，第一高介電常數(shù)材料71形成于基底44上，接下來(lái)，移除部分在第一晶體管區(qū)31中的第一高介電常數(shù)材料71，如圖25B所示，在形成第一與第二柵極電極61與62以及第一與第二柵介電質(zhì)51與52后，就會(huì)形成如圖25C所示的結(jié)構(gòu)，即第十二實(shí)施例的結(jié)構(gòu)。如圖25C所示的結(jié)構(gòu)，在第二晶體管區(qū)42中的第一高介電常數(shù)材料71(第二柵介電質(zhì)52)比在第一晶體管區(qū)31中的第一高介電常數(shù)材料71(第一柵介電質(zhì)51)厚。
圖26A與26B顯示本實(shí)用新型第十三實(shí)施例的一些制造步驟。第十三實(shí)施例是第十二實(shí)施例的變形，區(qū)別之處在于多加入了正常介電常數(shù)材料76。因此，第十三實(shí)施例的制法可與第十二實(shí)施例的制法相同(請(qǐng)參閱圖25A～25C)，除了在形成第一高介電常數(shù)材料71之前多形成了正常介電常數(shù)材料76。
圖27A～27D顯示本實(shí)用新型第十四實(shí)施例的一些制造步驟。正常介電常數(shù)材料76形成于基底44上，接下來(lái)，移除部分或全部在第二晶體管區(qū)42中的正常介電常數(shù)材料76，例如，圖27A顯示的是移除全部在第二晶體管區(qū)42中的正常介電常數(shù)材料76。在圖27B中，第一高介電常數(shù)材料71形成在正常介電常數(shù)材料76所留存的部分上與基底44上。接下來(lái)，移除部分或全部在第一晶體管區(qū)31中的第一高介電常數(shù)材料71，如圖27C所示，在形成第一與第二柵極電極61與62以及第一與第二柵介電質(zhì)51與52后，就會(huì)形成如圖27D所示的結(jié)構(gòu)，即第十四實(shí)施例的結(jié)構(gòu)。因此，如圖27D所示的結(jié)構(gòu)，在第二晶體管區(qū)42中的第一高介電常數(shù)材料71(第二柵介電質(zhì)52)比在第一晶體管區(qū)31中的第一高介電常數(shù)材料71(第一柵介電質(zhì)51)厚。而且在第十四實(shí)施例中，在第二晶體管區(qū)42中的正常介電常數(shù)材料76(第二柵介電質(zhì)52)比在第一晶體管區(qū)31中的正常介電常數(shù)材料76(第一柵介電質(zhì)51)厚。
圖28A～28D顯示本實(shí)用新型第十五實(shí)施例的一些制造步驟。第十五實(shí)施例是第十四實(shí)施例的變形，區(qū)別之處在于移除全部或部分在第一晶體管區(qū)31中比第二晶體管區(qū)42中多的正常介電常數(shù)材料76。因此，第十五實(shí)施例的制法可與第十四實(shí)施例的制法相同(請(qǐng)參閱圖27A～27D)，只是利用不同罩幕來(lái)移除正常介電常數(shù)材料76。因此在圖28D所示的結(jié)構(gòu)中，在第二晶體管區(qū)42中的第一高介電常數(shù)材料71(第二柵介電質(zhì)52)比在第一晶體管區(qū)31中的第一高介電常數(shù)材料71(第一柵介電質(zhì)51)厚。而且在第十五實(shí)施例中，在第二晶體管區(qū)42中的正常介電常數(shù)材料76(第二柵介電質(zhì)52)比在第一晶體管區(qū)31中的正常介電常數(shù)材料76(第一柵介電質(zhì)51)厚。
圖29A～29D顯示本實(shí)用新型第十六實(shí)施例的一些制造步驟。在圖29A中，正常介電常數(shù)材料76與第二高介電常數(shù)材料72形成于基底44上，接下來(lái)，移除部分在第一晶體管區(qū)31中的第二高介電常數(shù)材料72，如圖29B所示。接下來(lái)，第一高介電常數(shù)材料71形成在圖29B所示的結(jié)構(gòu)上，如圖29C所示。在形成第一與第二柵極電極61與62以及第一與第二柵介電質(zhì)51與52后，就會(huì)形成如圖29D所示的結(jié)構(gòu)，即第十六實(shí)施例的結(jié)構(gòu)。因此，如圖29D所示的結(jié)構(gòu)，在第二晶體管區(qū)42中的第二高介電常數(shù)材料72(第二柵介電質(zhì)52)比在第一晶體管區(qū)31中的第二高介電常數(shù)材料72(第一柵介電質(zhì)51)厚。
圖30A與30B顯示本實(shí)用新型第十七實(shí)施例的一些制造步驟。此第十七實(shí)施例為第十六實(shí)施例的變形，加入了從第一和/或第二晶體管區(qū)31與42中移除全部或部分第一高介電常數(shù)材料71的步驟，例如，如圖30A所述，部分第一高介電常數(shù)材料71被從第二晶體管區(qū)42移除。因此，第十七實(shí)施例的制造方法與第十六實(shí)施例的制造方法(請(qǐng)參閱圖29A～29C)相同，區(qū)別之處在于多了移除第一高介電常數(shù)材料71的步驟。
圖31A與31B顯示本實(shí)用新型第十八實(shí)施例的一些制造步驟。此第十八實(shí)施例為第十六實(shí)施例(請(qǐng)參閱圖29A～29D)的變形，其中全部或部分第二高介電常數(shù)材料72從第二晶體管區(qū)42(如圖31A所示)中比從第一晶體管區(qū)31(如圖29B所示)中所移除的多，例如，在圖31A中，在第二晶體管區(qū)42中的第二高介電常數(shù)材料72被全部移除。因此，第十八實(shí)施例的制造方法與第十六實(shí)施例的制造方法相同，不同之處在于移除第二高介電常數(shù)材料72所用的罩幕。
雖然本實(shí)用新型已通過(guò)較佳實(shí)施例說(shuō)明如上，但該較佳實(shí)施例并非用以限定本實(shí)用新型。本領(lǐng)域的技術(shù)人員，在不脫離本實(shí)用新型的精神和范圍內(nèi)，應(yīng)有能力對(duì)該較佳實(shí)施例做出各種更改和補(bǔ)充，因此本實(shí)用新型的保護(hù)范圍以權(quán)利要求書的范圍為準(zhǔn)。
傳統(tǒng)上，在本實(shí)用新型的實(shí)施例中，第一晶體管區(qū)31中第一柵介電質(zhì)51的等效氧化硅厚度與第二晶體管區(qū)42中第二柵介電質(zhì)52的等效氧化硅厚度是不同的，盡管柵介電質(zhì)51與52的實(shí)際厚度可以相同(或不同)(如材料不同)。然而，在其它實(shí)施例中，第一與第二柵介電質(zhì)51與52的等效氧化硅厚度可以相同，同時(shí)柵介電質(zhì)51與52的實(shí)際厚度可以相同(或不同)，這是根據(jù)其所含的材料而定的。因此，每個(gè)柵介電質(zhì)51與52的等效氧化硅厚度可以通過(guò)變化柵介電質(zhì)材料的厚度和/或材料進(jìn)行調(diào)整或設(shè)計(jì)。例如，第一柵介電質(zhì)51的等效氧化硅厚度可約小于10埃(如在高效區(qū)中)，且第二柵介電質(zhì)52的等效氧化硅厚度可約大于15埃(如在低漏電流區(qū)中)；如果在同一晶圓(如系統(tǒng)化晶圓布局)上，在核心區(qū)(即高效區(qū))中的柵介電質(zhì)可以具有3～10埃的等效氧化硅厚度，而在I/O區(qū)(即低漏電流區(qū))中的可以具有大于或等于15埃的等效氧化硅厚度；這些結(jié)構(gòu)應(yīng)該可以利用本實(shí)用新型的實(shí)施例來(lái)實(shí)現(xiàn)。
本實(shí)用新型的一個(gè)實(shí)施例還可形成在虛設(shè)(dummy)結(jié)構(gòu)中或其上。虛設(shè)結(jié)構(gòu)可作為蝕刻輪廓控制結(jié)構(gòu)，以降低在濕或干蝕刻過(guò)程中的負(fù)載效應(yīng)(Loading Effect)和/或微負(fù)載效應(yīng)，且該虛設(shè)結(jié)構(gòu)可以包括虛設(shè)柵極電極(如多晶硅柵極、金屬柵極或硅酸鹽柵極)、虛設(shè)主動(dòng)區(qū)或STI。
在本實(shí)用新型的一個(gè)實(shí)施例中，在晶體管區(qū)中的正常介電常數(shù)材料可具有大于或等于1埃的等效氧化硅厚度；在一較佳實(shí)施例中，在晶體管區(qū)中的正常介電常數(shù)材料可具有大于或等于15埃的等效氧化硅厚度。
在一個(gè)實(shí)施例中，一個(gè)柵介電質(zhì)包括第一和/或第二高介電常數(shù)材料形成于至少一個(gè)晶體管區(qū)中的正常介電常數(shù)材料上，有時(shí)該柵介電質(zhì)以具有比另一柵介電質(zhì)高的等效氧化硅厚度為佳。
雖然上述說(shuō)明實(shí)施例主要描述兩個(gè)晶體管區(qū)，但本實(shí)用新型的任一實(shí)施例也可以是其它與第一、第二柵介電質(zhì)具有不同柵極界點(diǎn)結(jié)構(gòu)的晶體管區(qū)。例如，晶體管區(qū)可具有高介電常數(shù)材料、正常介電常數(shù)材料、堆迭的不同介電常數(shù)材料、堆迭的高介電常數(shù)材料與正常介電常數(shù)材料或上述情況的組合，晶體管區(qū)可包括低功率元件、核心元件、I/O元件、高壓元件、存儲(chǔ)器或上述元件的組合。
本實(shí)用新型實(shí)施例的優(yōu)點(diǎn)包括在相同基底44上的晶體管可同時(shí)具有所需的高開關(guān)速度與所需的低漏電流的晶體管，例如，此構(gòu)件特別適用于嵌入式存儲(chǔ)器陣列中。
本實(shí)用新型實(shí)施例的優(yōu)點(diǎn)還包括適用于短通道效應(yīng)特別明顯的0.13微米、90納米或更小的幾何尺寸中，為增加容納規(guī)模(scalability)，本實(shí)用新型的一個(gè)實(shí)施例可提供具有雙柵極結(jié)構(gòu)、鰭式場(chǎng)效晶體管(Fin-FET)結(jié)構(gòu)和其它小幾何尺寸晶體管結(jié)構(gòu)的構(gòu)件。
本實(shí)用新型實(shí)施例的其它優(yōu)點(diǎn)還有1)便于在一個(gè)晶圓中制造出多功能元件(如I/O和核心元件)；2)可減少或避免元件遷移率的下降；3)減少界面層的產(chǎn)生；4)具有較好的可靠性(如NBTI與HC)；5)較低的操作能量與較低的柵極漏電流。
雖然實(shí)用新型的實(shí)施例及其某些優(yōu)點(diǎn)已說(shuō)明如上，但在不脫離本實(shí)用新型權(quán)利要求的精神和范圍內(nèi)，本實(shí)用新型可作某些改變。此外，本實(shí)用新型的應(yīng)用范圍不受說(shuō)明書中特定實(shí)施例、過(guò)程、機(jī)器、制造、物質(zhì)組成、工具、方法和步驟的限制，本領(lǐng)域技術(shù)人員應(yīng)能領(lǐng)會(huì)本實(shí)用新型實(shí)施例、過(guò)程、機(jī)器、制造、物質(zhì)組成、工具、方法、步驟中已存在或研發(fā)中的技術(shù)，并利用本實(shí)用新型來(lái)實(shí)現(xiàn)與上述實(shí)施例大體相同的功用或達(dá)到大體上相同的結(jié)果。因此，本實(shí)用新型權(quán)利要求的范圍過(guò)程、機(jī)器、制造、物質(zhì)組成、工具、方法或步驟。
附圖中符號(hào)的簡(jiǎn)單說(shuō)明如下20集成電路 46隔離結(jié)構(gòu)22第一存儲(chǔ)陣列區(qū)50更高摻雜半導(dǎo)體區(qū)24區(qū)51第一柵介電質(zhì)26第二嵌入式存儲(chǔ)區(qū) 52第二柵介電質(zhì)28邏輯區(qū)61第一柵極電極30第一晶體管62第二柵極電極31第一晶體管區(qū) 71第一高介電常數(shù)材料40第二晶體管72第二高介電常數(shù)材料42第二晶體管區(qū) 76常介電常數(shù)材料44半導(dǎo)體基底80虛線
權(quán)利要求1.一種集成電路，其特征在于該集成電路包括一個(gè)基底；第一晶體管，其第一柵極電極和所述基底之間具有第一柵介電質(zhì)，該第一柵介電質(zhì)包括第一高介電常數(shù)材料，具有第一等效氧化硅厚度；以及第二晶體管，其第二柵極電極和所述基底之間具有第二柵介電質(zhì)，該第二柵介電質(zhì)包括第一高介電常數(shù)材料，具有第二等效氧化硅厚度，且該第二等效氧化硅厚度不同于所述第一等效氧化硅厚度。
2.根據(jù)權(quán)利要求1所述的集成電路，其特征在于所述第二柵介電質(zhì)還包括正常介電常數(shù)材料。
3.根據(jù)權(quán)利要求1所述的集成電路，其特征在于所述第一柵介電質(zhì)還包括所述正常介電常數(shù)材料。
4.根據(jù)權(quán)利要求3所述的集成電路，其特征在于所述正常介電常數(shù)材料在所述第一和第二柵介電質(zhì)中的厚度不同。
5.根據(jù)權(quán)利要求3所述的集成電路，其特征在于所述第二柵介電質(zhì)還包括第二高介電常數(shù)材料，且該第二高介電常數(shù)材料不同于所述第一高介電常數(shù)材料。
6.根據(jù)權(quán)利要求5所述的集成電路，其特征在于所述第一柵介電質(zhì)還包括第二高介電常數(shù)材料。
7.根據(jù)權(quán)利要求6所述的集成電路，其特征在于所述第一高介電常數(shù)材料在所述第一和第二柵介電質(zhì)中的厚度不同。
8.根據(jù)權(quán)利要求7所述的集成電路，其特征在于所述第二高介電常數(shù)材料在所述第一和第二柵介電質(zhì)中的厚度不同。
9.根據(jù)權(quán)利要求3所述的集成電路，其特征在于所述第一柵介電質(zhì)還包括第二高介電常數(shù)材料，且該第二高介電常數(shù)材料不同于所述第一高介電常數(shù)材料。
10.根據(jù)權(quán)利要求9所述的集成電路，其特征在于所述第二柵介電質(zhì)還包括第二高介電常數(shù)材料，且該第二高介電常數(shù)材料不同于所述第一高介電常數(shù)材料。
11.根據(jù)權(quán)利要求1所述的集成電路，其特征在于所述第一高介電常數(shù)材料在所述第一和第二柵介電質(zhì)中的厚度不同。
12.根據(jù)權(quán)利要求11所述的集成電路，其特征在于所述第二柵介電質(zhì)還包括正常介電常數(shù)材料。
13.根據(jù)權(quán)利要求11所述的集成電路，其特征在于所述第一柵介電質(zhì)還包括正常介電常數(shù)材料。
14.根據(jù)權(quán)利要求1所述的集成電路，其特征在于所述第一柵介電質(zhì)還包括正常介電常數(shù)材料，所述第二柵介電質(zhì)還包括第二高介電常數(shù)材料，且該第二高介電常數(shù)材料不同于所述第一高介電常數(shù)材料。
15.根據(jù)權(quán)利要求3所述的集成電路，其特征在于所述第二柵介電質(zhì)還包括第二高介電常數(shù)材料，且該第二高介電常數(shù)材料不同于所述第一高介電常數(shù)材料。
16.根據(jù)權(quán)利要求15所述的集成電路，其特征在于所述第一柵介電質(zhì)還包括所述第二高介電常數(shù)材料。
17.根據(jù)權(quán)利要求16所述的集成電路，其特征在于所述第一高介電常數(shù)材料在所述第一和第二柵介電質(zhì)中的厚度不同。
18.根據(jù)權(quán)利要求1所述的集成電路，其特征在于所述第一柵介電質(zhì)具有第一實(shí)際厚度，所述第二柵介電質(zhì)具有第二實(shí)際厚度，且該第二實(shí)際厚度等于該第一實(shí)際厚度。
19.根據(jù)權(quán)利要求1所述的集成電路，其特征在于所述第一柵介電質(zhì)具有第一實(shí)際厚度，所述第二柵介電質(zhì)具有第二實(shí)際厚度，且該第二實(shí)際厚度不同于該第一實(shí)際厚度。
20.根據(jù)權(quán)利要求1所述的集成電路，其特征在于該基底更包括一虛設(shè)虛設(shè)。
21.根據(jù)權(quán)利要求20所述的集成電路，其特征在于該虛設(shè)結(jié)構(gòu)包括一虛設(shè)柵極電極和一虛設(shè)主動(dòng)區(qū)。
22.一種集成電路，其特征在于該集成電路包括一個(gè)基底；以及一個(gè)具有柵介電質(zhì)的晶體管，該柵介電質(zhì)位于柵極電極和所述基底之間，包括一高介電常數(shù)材料，以及一大于或等于15埃的正常介電常數(shù)材料。
23.一種集成電路，其特征在于該集成電路包括一基底；第一晶體管，其具有第一柵極介電質(zhì)部分位于第一柵極電極與該基底間，其中該第一柵極介電質(zhì)部分包括第一高介電常數(shù)材料；以及第二晶體管，其具有第二柵極介電質(zhì)部分位于第二柵極電極與該基底間，其中該第二柵極介電質(zhì)部分包括第二高介電常數(shù)材料，其中該第二高介電常數(shù)材料不同于該第一高介電常數(shù)材料。
24.根據(jù)權(quán)利要求23所述的集成電路，其特征在于該第一柵極介電質(zhì)部分及第二柵極介電質(zhì)部分分別具有第一等效氧化硅厚度及第二等效氧化硅厚度，且該第二等效氧化硅厚度不同于該第一等效氧化硅厚度。
25.根據(jù)權(quán)利要求23所述的集成電路，其特征在于該第二柵極介電質(zhì)部分還包括該第一高介電常數(shù)材料。
26.根據(jù)權(quán)利要求23所述的集成電路，其特征在于該第一柵極介電質(zhì)部分還包括一正常介電常數(shù)材料。
27.根據(jù)權(quán)利要求23所述的集成電路，其特征在于該第二柵極介電質(zhì)部分還包括一正常介電常數(shù)材料。
28.根據(jù)權(quán)利要求23所述的集成電路，其特征在于該第二高介電常數(shù)材料的厚度不同于該第一高介電常數(shù)材料的厚度。
29.根據(jù)權(quán)利要求23所述的集成電路，其特征在于該第一柵極介電質(zhì)部分及第二柵極介電質(zhì)部分分別具有第一等效氧化硅厚度及第二等效氧化硅厚度，且該第二等效氧化硅厚度與該第一等效氧化硅厚度相同。
專利摘要本實(shí)用新型提供一種集成電路，該集成電路的不同芯片區(qū)具有不同的閘介電質(zhì)。該集成電路包括基底、第一晶體管和第二晶體管。第一晶體管在第一閘極和基底之間具有第一閘介電質(zhì)，該第一閘介電質(zhì)包括第一高介電常數(shù)材料和/或第二高介電常數(shù)材料，具有第一等效氧化硅厚度；第二晶體管在第二閘極和基底之間具有第二閘介電質(zhì)，該第二閘介電質(zhì)包括第一高介電常數(shù)材料和/或第二高介電常數(shù)材料，具有第二等效氧化硅厚度，且該第二等效氧化硅厚度可以與第一等效氧化硅厚度不同。本實(shí)用新型提供的集成電路能在有效解決閘極漏電流問(wèn)題的同時(shí)維持較好的開關(guān)速度。
文檔編號(hào)H01L29/78GK2805095SQ20042008762
公開日2006年8月9日 申請(qǐng)日期2004年8月11日 優(yōu)先權(quán)日2003年8月11日
發(fā)明者林俊杰, 李文欽, 楊育佳, 胡正明, 陳尚志, 楊富量, 王志豪 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司