專利名稱：局部金屬硅化的取代柵極的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體元件工藝，特別是涉及互補(bǔ)性金屬氧化物半導(dǎo)體(Complementary Metal-Oxide Semiconductor；CMOS)晶體管的工藝。
背景技術(shù)：
當(dāng)今的金屬氧化物半導(dǎo)體場(chǎng)效晶體管(Metal-Oxide-SemiconductorField-Effect Transistors；MOSFET)一般是利用多晶硅(Polysilicon)所制成的柵極(Gate)。利用多晶硅柵極的金屬氧化物半導(dǎo)體場(chǎng)效晶體管有一個(gè)缺點(diǎn)，此缺點(diǎn)為影響多晶硅柵極的空乏效應(yīng)(Depletion Effect)。在反轉(zhuǎn)階段(Inversion)，多晶硅柵極一般都會(huì)產(chǎn)生載子(Carrier)在多晶硅鄰近柵極介電質(zhì)(Gate Dielectric)的區(qū)域空乏化?？辗π?yīng)降低了結(jié)合多晶硅柵極的金屬氧化物半導(dǎo)體場(chǎng)效晶體管的有效柵極電容(Effect Gate Capacitance)。而一般工業(yè)產(chǎn)品理想上是期望金屬氧化物半導(dǎo)體場(chǎng)效晶體管含有高單位的柵極電容。隨著柵極電容越高，柵極電容器的兩邊也就累積了更多的電荷，也因此有更多的電荷累積在信道中。隨著更多的電荷累積在信道中，當(dāng)晶體管偏壓時(shí)漏極(Drain)與源極(Source)之間的電流流動(dòng)率也就更高。
圖1所示為含有多晶硅所制成的柵極電極8的金屬氧化物半導(dǎo)體場(chǎng)效晶體管。因?yàn)槭鞘褂枚嗑Ч杷瞥傻臇艠O電極8，空乏效應(yīng)將使帶電荷的載子累積在柵極電極8與柵極介電質(zhì)2的交界面4附近。因此，有效柵極電容也就隨之而降低。這是由于在有電荷累積的柵極介電質(zhì)2兩端的有效距離增加之故。而隔開電荷的柵極介電質(zhì)2兩端的有效距離增長(zhǎng)，是因?yàn)樵诙嗑Ч杷瞥傻臇艠O電極8中鄰近交界面4的區(qū)域空乏電荷。同樣地，多晶硅所制成的柵極電極8也將造成有效柵極電容降低。
金屬硅化的柵極(Silicide Metal Gates)已經(jīng)被發(fā)現(xiàn)是可以在金屬氧化物半導(dǎo)體場(chǎng)效晶體管中替代多晶硅所制成的柵極。圖2所示為含有多晶硅硅化的柵極的金屬氧化物半導(dǎo)體場(chǎng)效晶體管的剖面圖。此柵極含有金屬硅化層10在由多晶硅所制成的柵極電極8之上。而由于在硅化作用(Silicidation)之下，上述多晶硅所制成的柵極電極8一般而言都是存在的。當(dāng)金屬硅化層10降低柵極電阻的同時(shí)，電荷仍然在多晶硅所制成的柵極電極8與柵極介電質(zhì)2之間的交界面4附近是缺乏的，也因此造成了較小的有效柵極電容。
完全金屬硅化的柵極(Fully Silicide Gates)是為了解決上述種種的問題而發(fā)展的。此完全金屬硅化的柵極可以如同純金屬柵極一般地消除柵極空乏效應(yīng)。完全金屬硅化的柵極一般而言是由以下步驟所制成。首先，形成金屬硅化層在源極與漏極的區(qū)域上，并且加上硬式罩幕以防止金屬硅化層形成于柵極之上。在沉積氧化物(Oxide)或氮化物(Nitride)所組成的內(nèi)襯之后，再對(duì)柵極實(shí)施化學(xué)機(jī)械研磨(Chemical MachinePolishing；CMP)使柵極內(nèi)的多晶硅露出。接著，形成第二金屬硅化層在柵極上以制成金屬硅化的柵極(Silicide Metal Gate)。
傳統(tǒng)的金屬硅化的柵極形成工藝有一些缺點(diǎn)。無論是不完全的柵極硅化與柵極硅化相的變異都是嚴(yán)峻的挑戰(zhàn)。不均勻的硅化將影響元件功能、閾值電壓(Threshold Voltage)、氧化硅相當(dāng)厚度(Equivalent OxideThickness)、柵極漏電流(Gate Leakage)與柵極電阻(GateResistance)。圖3所示為硅化工藝變異的例子。金屬氧化物半導(dǎo)體場(chǎng)效晶體管11與13是分別在含有不同元件密度的區(qū)域所制做。由于化學(xué)機(jī)械研磨工藝的變異，柵極電極14與16的厚度并不一致。在硅化工藝期間，厚度變異Hv將造成過度硅化或者是硅化程度不足。小型的元件也許是可以被完全硅化，然而在相同工藝條件下的大型元件卻未必如此。而柵極變異也可能來自于N型金屬氧化物半導(dǎo)體與P型金屬氧化物半導(dǎo)體的不同。舉例來說，即便是在使用相同的工藝條件下，N型金屬氧化物半導(dǎo)體的柵極厚度為210，然而P型金屬氧化物半導(dǎo)體的柵極厚度卻有530。這種厚度的變異是由于不同的多晶硅摻雜型態(tài)。而這種由于不同的多晶硅摻雜型態(tài)所造成的厚度變異對(duì)于硅化工藝而言是太大了，以致于不能將N型金屬氧化物半導(dǎo)體與P型金屬氧化物半導(dǎo)體在同一時(shí)間硅化。另外一個(gè)硅化工藝的變異是由于晶片的水平度。在反蝕刻多晶硅的柵極工藝之后，在晶片中央與晶片邊緣的不同元件內(nèi)的多晶硅高度差將高達(dá)100。
除了上述這些硅化工藝的變異以外，傳統(tǒng)的金屬硅化的柵極工藝還有復(fù)雜、增加成本與減少產(chǎn)出的缺點(diǎn)。也因此需要一種新的完全金屬硅化的柵極的形成工藝。

發(fā)明內(nèi)容
因此本發(fā)明的目的就是提供一種在互補(bǔ)性金屬氧化物半導(dǎo)體晶體管中的完全金屬硅化的柵極的形成工藝，用以制造出含有均勻厚度的金屬硅化的柵極。
根據(jù)本發(fā)明的上述目的，提出一種可以制造出含有均勻厚度的金屬硅化的柵極的工藝。首先，形成柵極介電質(zhì)在基材之上。之后，再形成含硅層在上述柵極介電質(zhì)之上。接著，形成介電層在上述含硅層之上。然后，再形成頂層在上述介電層之上。將柵極介電層、含硅層、介電層與頂層圖案化為柵極堆，再沿著此柵極堆的一邊形成間隙壁。最后，去除頂層與介電層，之后再沉積金屬層在含硅層之上并且硅化此金屬層。在柵極形成之后，經(jīng)由上述的工藝所產(chǎn)出的柵極電極的上表面低于間隙壁的上緣。
依照本發(fā)明的一較佳實(shí)施例所述，無論晶體管是屬于N型金屬氧化物半導(dǎo)體晶體管或P型金屬氧化物半導(dǎo)體晶體管、在元件密度高或較低的區(qū)域及是位于晶片的中央或邊緣，都將擁有大體上一致的高度。柵極的硅化工藝也因此更容易被控制。


為讓本發(fā)明的上述和其它目的、特征、優(yōu)點(diǎn)與實(shí)施例能更明顯易懂，對(duì)附圖的詳細(xì)說明如下
圖1所示為傳統(tǒng)多晶硅柵極晶體管；圖2所示為傳統(tǒng)含有部分金屬硅化柵極的晶體管；圖3所示為柵極的厚度變異的例子；以及圖4到圖16，所示為本發(fā)明的一較佳實(shí)施例的完全金屬硅化柵極的部分工藝示意圖。
主要元件符號(hào)說明2柵極介電質(zhì)37箭頭4交界面38頂層6源極與漏極40輕摻雜的源極與漏極區(qū)8柵極電極 44間隙壁10金屬硅化層 45源極與漏極區(qū)11金屬氧化物半導(dǎo)體場(chǎng)效 50光刻膠晶體管 54金屬層13金屬氧化物半導(dǎo)體場(chǎng)效 56金屬硅化層晶體管 57源極與漏極區(qū)金屬硅化層14柵極電極 58接觸蝕刻中止層16柵極電極 60內(nèi)層介電層32基材 62接點(diǎn)33柵極介電質(zhì)34含硅層36柵極蝕刻中止層
具體實(shí)施例方式
如何使用與制造本發(fā)明的較佳實(shí)施例將在隨后被詳細(xì)地討論。然而，值得注意得是本發(fā)明提供了許多可實(shí)行的概念，并且可以根據(jù)特定的組合變化具體化此概念。以下所討論的幾個(gè)實(shí)施例僅僅是以特定的方式來闡述本發(fā)明的使用與制造，且此實(shí)施例并不限制本發(fā)明的范圍。
請(qǐng)參照?qǐng)D4到圖16，其所示為本發(fā)明的一較佳實(shí)施例的部分工藝示意圖。請(qǐng)參照?qǐng)D4，基材32較佳地為半導(dǎo)體。若基材32是由硅所制成則更佳，無論是硅晶片(Bulk Silicon Wafer)或是在絕緣層上形成硅層如同眾所周知的絕緣層上覆硅(Silicon-on-Insulator；SOI)結(jié)構(gòu)。此外也可以由其它的半導(dǎo)體或絕緣材料來形成基材32，如應(yīng)變硅(StrainedSilicon)、應(yīng)變絕緣層上覆硅(Strained Silicon-on-Insulator)、硅鍺(Silicon-Germanium)、應(yīng)變硅鍺(Strained Silicon-Germanium)、絕緣層上覆硅鍺(Silicon-Germanium on Insulator)、鍺(Germanium)、應(yīng)變鍺(Strained Germanium)、絕緣層上覆鍺(Germanium on Insulator；GeOI)、應(yīng)變絕緣層上覆鍺(StrainedGermanium on Insulator)、應(yīng)變半導(dǎo)體(Strained Semiconductor)、化合物半導(dǎo)體(Compound Semiconductor)與多層半導(dǎo)體(Multi-Layers Semiconductor)所制成。
在基材32之上形成柵極介電質(zhì)33。在一較佳實(shí)施例中，柵極介電質(zhì)33包含有介電常數(shù)(dielectric values)約大于9的材料，如氧化物(Oxide)、氮氧化物(Oxy-Nitride)、含氧原子的介電質(zhì)、含氮原子的介電質(zhì)與其組合物及多層結(jié)構(gòu)。在其它的實(shí)施例中，柵極介電質(zhì)33亦可包含有介電常數(shù)約大于9的材料，如二氧化鉿(HfO2)、硅化鉿(HFSiOx)、氧化鋯(ZrO2)、三氧化二鋁(Al2O3)、二氧化鈦(TiO2)、氧化坦(Ta2O5)、氧化鑭(La2O3)、氧化鈰(CeO2)、硅化鉍(Bi4Si2O12)、三氧化鎢(WO3)、氧化釔(Y2O3)、鋁酸鑭(LaAlO3)、鈦酸鍶鋇(Ba1-xSrxTiO3，x＜1)、鈦酸鉛(PbTiO3)、鈦酸鋇(BaTiO3)、鈦酸鍶(SrTiO3)、鋯酸鉛(PbZrO3)、鈦酸鍶鉛(PST)、鋅鈮酸鉛(PZN)、鋯鈦酸鉛(PZT)、鎂鈮酸鉛(PMN)、金屬氧化物、金屬硅酸鹽類、金屬氮化物、過渡金屬氧化物、過渡金屬硅酸鹽類、過渡金屬氮化物與其組合物以及多層結(jié)構(gòu)。
在柵極介電質(zhì)33上沉積含硅層34。在此較佳實(shí)施例中，含硅層34為多晶硅層。亦或在其它實(shí)施例中，含硅層34亦可包含至少一層的含硅材料以及其它一個(gè)或數(shù)個(gè)的基底層。此含硅材料位于含硅層34的頂端，并且由多晶硅制成較佳，但亦可為非晶硅制成。于含硅材料之下的一個(gè)或數(shù)個(gè)基底層可由氧化物、氮氧化物、氮化硅或者是上述物質(zhì)的組合物所制成。為了方便說明，在此較佳實(shí)施例中將含硅層34視為多晶硅層，雖然它亦可能是由合成物所組成。此由多晶硅所制成的含硅層34的較佳厚度約為50?！?500，若在約100～400之間則更佳。
圖5所示為柵極蝕刻中止層(Gate Etch Stop Layer；GESL)36，其形成在含硅層34之上。在此較佳實(shí)施例中，柵極蝕刻中止層36是由氧化物所制成。在其它實(shí)施例中，柵極蝕刻中止層36也可以由介電質(zhì)所制成，如多晶硅、氮氧化硅(SiON)、氮化硅(SiN)或者為上述物質(zhì)的組合物。柵極蝕刻中止層36的較佳厚度約在10?！?00之間，若在于約30?！?0之間則更佳。柵極蝕刻中止層36是用來在之后的步驟防止位于此柵極蝕刻中止層36下的含硅層34被蝕刻。柵極蝕刻中止層36可以區(qū)域氧化法(Local Oxidation)或其它已知的方法來制成。
柵極蝕刻中止層36與多晶硅所制成的含硅層34在此時(shí)均被預(yù)置摻雜如圖6中的箭頭37所示。而摻雜物(Dopant)隨著金屬氧化物半導(dǎo)體晶體管的型態(tài)而有所不同。對(duì)N型金屬氧化物半導(dǎo)體晶體管來說，摻雜物即可能為銻(Antimony)、砷(Arsenic)或磷(Phosphorous)。對(duì)P型金屬氧化物半導(dǎo)體晶體管來說，摻雜物則可能為硼(Boron)、銦(Indium)或鋁(Aluminum)。摻雜濃度(Doping Concentration)最好在約每平方厘米有1×1015～9×1017個(gè)之間。摻雜含硅層34是為了確保無論是N型金屬氧化物半導(dǎo)體晶體管亦或是P型金屬氧化物半導(dǎo)體晶體管均能在完全硅化后有正確的功能。
圖7所示為沉積在柵極蝕刻中止層36上的頂層38。在此較佳實(shí)施例中，頂層38是由多晶硅所制成。但在其它眾多實(shí)施例中，頂層38也可能為介電質(zhì)層。然而，制做此介電質(zhì)層的材料與前述的柵極蝕刻中止層36是不同的，如此一來便可針對(duì)頂層38實(shí)施有選擇性的蝕刻工藝并且在柵極蝕刻中止層36停止蝕刻。頂層38的較佳厚度為約100～1200之間，若在約500?！?000之間則更佳。
參照?qǐng)D8，依上述步驟所制成的疊層結(jié)構(gòu)均被圖案化及蝕刻成柵極堆，其中此疊層結(jié)構(gòu)由前述的頂層38、柵極蝕刻中止層36、由多晶硅所制成的含硅層34以與柵極介電質(zhì)33所組成。此外也可以選擇性地實(shí)施布植工藝來形成輕摻雜的源極與漏極區(qū)(Lightly Doped Source/Drain；LDD)40。
圖9所示為一對(duì)沿著含有柵極介電質(zhì)33、含硅層34、柵極蝕刻中止層36及頂層38的柵極堆的邊緣形成的間隙壁(Spacer)44。此間隙壁44是用來在之后的漏極與源極形成工藝中當(dāng)做自動(dòng)準(zhǔn)直罩幕。間隙壁44可能是由一些眾所周知的工藝所制造，如對(duì)包含基材32與頂層38的整體區(qū)域沉積一層介電質(zhì)，再實(shí)施非等向性蝕刻以去除水平表面的介電質(zhì)并且留下間隙壁44。間隙壁44所使用的材料可能是氧化物、氮氧化物、與其組合物以及多層結(jié)構(gòu)。此間隙壁44的厚度最好少于約600。值得注意的是，間隙壁44的材料應(yīng)與之間所述的頂層38不同，如此一來有選擇性的蝕刻工藝方可順利施行。
在本較佳實(shí)施例中，源極與漏極區(qū)45借著在基材32內(nèi)植入特定的摻雜物而形成的。在其它實(shí)施例中，源極與漏極區(qū)45亦可借著在在基材32上形成數(shù)個(gè)凹槽，并且在此凹槽中磊晶成長(zhǎng)半導(dǎo)體材料。以上所提及的源極與漏極區(qū)45的形成方法都是一些眾所周知的工藝。
圖10所示為光刻膠50位于之前工藝所形成的結(jié)構(gòu)之上。參照?qǐng)D11，光刻膠50保護(hù)了除頂層38以外的區(qū)域，并使頂層38露出。這使得經(jīng)過選擇性蝕刻工藝之后，之前所述的頂層38將會(huì)被去除。由于間隙壁44的材料與頂層38是不同的，因此也就避免了對(duì)側(cè)向間隙壁44的蝕刻。而柵極蝕刻中止層36也保護(hù)在柵極蝕刻中止層36之下的含硅層34被蝕刻。光刻膠50在此時(shí)將被完全地去除。參照?qǐng)D12，柵極蝕刻中止層36將在之后被有選擇性的蝕刻，也因此使由多晶硅所制成的含硅層34露出。在其它實(shí)施例中，柵極蝕刻中止層36也可以在去除光刻膠50之前即被蝕刻。
圖13所示為金屬層54被整體地沉積在含硅層34、間隙壁44、以及源極與漏極區(qū)45之上。金屬層54的較佳材料為過渡金屬，如鈷、鈦、鎳、鎢、鉑、鋯以及類似的材料。而沉積金屬層54的工藝則可以是化學(xué)氣相沉積(Chemical Vapor Deposition；CVD)、濺鍍(sputterdeposition)以及物理氣相沉積(Physical Vapor Deposition；PVD)，然而其它的化學(xué)氣相沉積工藝如原子層氣相沉積(Atomic LayerChemical Vapor Deposition；ALCVD)、有機(jī)金屬化學(xué)氣相沉積(MetalOrganic Chemical Vapor Deposition；MOCVD)以及等離子體增強(qiáng)化學(xué)氣相沉積(Plasma Enhanced Chemical Vapor Deposition；PECVD)也是可能被使用的。參照?qǐng)D14，元件將在此時(shí)被加熱，這將造成金屬層54與在金屬層54之下的含硅層34反應(yīng)而形成金屬硅化層56。硅化工藝是要被控制到此金屬硅化層56恰好到達(dá)之前所述的含硅層34的底部，并且沒有過分硅化產(chǎn)生。由于含硅層34的厚度在同一片晶片上是均勻的，因此金屬硅化層56在整片晶片上肯定是均勻的。接著，如同眾所周知的技術(shù)，使用不會(huì)對(duì)金屬硅化層56、間隙壁44與基材32蝕刻的蝕刻劑來去除未反應(yīng)的金屬。而剩余的部分將會(huì)成為金屬硅化層56，而在源極與漏極區(qū)域也在同一時(shí)間形成源極與漏極區(qū)金屬硅化層57。
圖14所示為介于金屬硅化層56與間隙壁44之間的高度差Hd，此高度差Hd是由于去除頂層38與柵極蝕刻中止層36所造成的。高度差Hd的高度以大于約200較佳。至于金屬硅化層56的高度則以少于約700較佳，若能低于約500則更佳。此外，金屬硅化層56的高度為間隙壁44的高度約5％～90％之間則較佳，若能在10％～35％之間則更佳。
圖15所示為接觸蝕刻中止層58在此時(shí)形成以覆蓋之前所述的金屬硅化層56、間隙壁44以及源極與漏極區(qū)金屬硅化層57。此接觸蝕刻中止層58是為了保護(hù)在接觸蝕刻中止層58以下的區(qū)域在之后所要進(jìn)行的源極、漏極和柵極間的電氣接點(diǎn)工藝中免受蝕刻的影響。
圖15也所示為內(nèi)層介電層(Inter-Level Dielectric；ILD)60沉積在接觸蝕刻中止層58之上，而此層有時(shí)也稱為金屬化前介電層(Pre-Metal Dielectric；PMD)或者是金屬層間介電層(Inter-MetalDielectric；IMD)。此內(nèi)層介電層60的材料則以磷硅玻璃較佳，或者其它已知的介電質(zhì)亦可。此內(nèi)層介電層60的功能是提供晶體管與上層金屬導(dǎo)線之間的絕緣。圖16所示為在位于此內(nèi)層介電層60的接點(diǎn)62形成后的整個(gè)元件。未在圖中表示的光刻膠材料可能在內(nèi)層介電層60之上形成并且圖案化，目的為形成接點(diǎn)62，而此接點(diǎn)62的功能是用來接觸做為柵極的金屬硅化層56。值得注意的是，接觸蝕刻中止層58是在蝕刻內(nèi)層介電層60的工藝中做為蝕刻中止層之用，也因此保護(hù)了在接觸蝕刻中止層58下方的金屬硅化層56。接著，此時(shí)將蝕刻在接點(diǎn)開口處露出的接觸蝕刻中止層58，此工藝以使用活性離子蝕刻(reactive ion etching；RIE)較佳。由于接觸蝕刻中止層58相對(duì)于內(nèi)層介電層60是相當(dāng)?shù)卣模に嚳刂婆c終點(diǎn)偵測(cè)也將要更加地精確，也因此限制了過分蝕刻穿透在接觸蝕刻中止層58之下的金屬硅化層56發(fā)生的可能性。在同一時(shí)間接點(diǎn)62也將形成，雖然圖中并沒有表示，但接觸源極與漏極的接點(diǎn)也是可以形成的。
由上述本發(fā)明的較佳實(shí)施例可知，金屬硅化層56的厚度對(duì)于整個(gè)元件來說都是一致的。對(duì)于整個(gè)芯片來說，不同的晶體管上的柵極內(nèi)的金屬硅化層也大體上是一致的。為了保證在整個(gè)芯片上金屬硅化層的厚度大體上是一致的，不但之前所述的含硅層34厚度要低，并且在金屬硅化層56形成之前該含硅層34的厚度也必需是一致的。此外，形成與去除柵極蝕刻中止層36與頂層38所創(chuàng)造出來的含硅層34必需擁有一致的厚度。這些條件依次地確保無論是屬于P型金屬氧化物半導(dǎo)體晶體管或N型金屬氧化物半導(dǎo)體晶體管、在元件密度高或較低的區(qū)域、位于晶片的中央或邊緣以及位于大圖樣區(qū)或小圖樣區(qū)，此金屬硅化層厚度差都將是相當(dāng)?shù)偷?，并且較佳的金屬硅化層厚度差約少于80，更佳的金屬硅化層厚度差則少于30。
雖然本發(fā)明已以一較佳實(shí)施例披露如上，然其并非用以限定本發(fā)明，任何所屬領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作各種的更動(dòng)與改進(jìn)，因此本發(fā)明的保護(hù)范圍當(dāng)視權(quán)利要求所界定者為準(zhǔn)。
權(quán)利要求
1.一種集成電路，其特征是該集成電路至少包含多個(gè)第一晶體管；多個(gè)第二晶體管；其中，每一上述第一晶體管與第二晶體管分別包含柵極，該柵極包含實(shí)質(zhì)上完全金屬硅化的柵極電極，該柵極電極包含頂表面、柵極介電質(zhì)以及間隙壁，該間隙壁包含頂邊；其中，每一上述第一晶體管與第二晶體管的該柵極電極包含一厚度，該厚度低于相對(duì)應(yīng)的該間隙壁的高度；以及其中，該第一晶體管的該柵極電極的該厚度與該第二晶體管的該柵極電極的該厚度相同。
2.根據(jù)權(quán)利要求1所述的集成電路，其特征是該基材包含的材料選自于由絕緣層上覆硅、絕緣層上覆硅鍺、絕緣層上覆鍺、應(yīng)變半導(dǎo)體與上述材料的結(jié)合體以及多層結(jié)構(gòu)所構(gòu)成的族群。
3.根據(jù)權(quán)利要求1所述的集成電路，其特征是該柵極介電層至少包含介電常數(shù)大于9的材料。
4.根據(jù)權(quán)利要求1所述的集成電路，其特征是該柵極電極的高度低于700。
5.根據(jù)權(quán)利要求1所述的集成電路，其特征是該柵極電極的該頂表面低于該間隙壁的頂邊，且該柵極電極的該頂表面與該間隙壁的該頂邊的高度差大于200。
6.根據(jù)權(quán)利要求1所述的集成電路，其特征是該柵極電極的高度在相對(duì)應(yīng)的該間隙壁的高度的10％～35％之間。
7.根據(jù)權(quán)利要求1所述的集成電路，其特征是該間隙壁的寬度小于600。
8.根據(jù)權(quán)利要求1所述的集成電路，其特征是任一上述第一晶體管的該柵極電極與任一上述第二晶體管的該柵極電極的厚度差小于80。
9.根據(jù)權(quán)利要求8所述的集成電路，其特征是上述第一晶體管為N型金屬氧化物半導(dǎo)體晶體管，以及上述第二晶體管為P型金屬氧化物半導(dǎo)體晶體管。
10.根據(jù)權(quán)利要求8所述的集成電路，其特征是上述第一晶體管包含摻雜物，該摻雜物選自于由銻、砷與磷所組成的族群。
11.根據(jù)權(quán)利要求8所述的集成電路，其特征是上述第一晶體管至少包含有摻雜物，該摻雜物選自于由硼、銦或鋁所組成的族群。
12.根據(jù)權(quán)利要求8所述的集成電路，其特征是上述第一晶體管是位于元件密度較高的區(qū)域，上述第二晶體管是位于元件密度較低的區(qū)域。
13.一種形成金屬硅化的柵極的方法，其特征是至少包含下列步驟形成柵極介電質(zhì)在基材之上；形成含硅層在該柵極介電質(zhì)之上；形成介電層在該含硅層之上；形成頂層在該介電層之上；圖案化該柵極介電質(zhì)、該含硅層、該介電層與該頂層以成為柵極堆；形成間隙壁在該柵極堆的一個(gè)側(cè)邊上，且該間隙壁含有一個(gè)頂邊；去除該頂層與該介電層；形成金屬層在該含硅層之上；以及硅化該含硅層與該金屬層以形成金屬硅化的柵極電極。
14.根據(jù)權(quán)利要求13所述的形成金屬硅化的柵極的方法，其特征是該含硅層包含一種材料，該材料選自于由多晶硅與非晶硅所組成的族群。
15.根據(jù)權(quán)利要求13所述的形成金屬硅化的柵極的方法，其特征是還包含下列步驟使用摻雜物來?yè)诫s該含硅層，該摻雜物選自于由銻、砷與磷所組成的族群。
16.根據(jù)權(quán)利要求13所述的形成金屬硅化的柵極的方法，其特征是還至少包含下列步驟使用摻雜物來?yè)诫s該含硅層，該摻雜物選自于由硼、銦與鋁所組成的族群。
17.根據(jù)權(quán)利要求13所述的形成金屬硅化的柵極的方法，其特征是該介電層包含含氧介電質(zhì)。
18.根據(jù)權(quán)利要求13所述的形成金屬硅化的柵極的方法，其特征是去除該頂層與該介電層的步驟包含下列步驟形成光刻膠以覆蓋該基材；以及蝕刻位于該柵極堆上的該頂層與該介電層。
19.根據(jù)權(quán)利要求13所述的形成金屬硅化的柵極的方法，其特征是該柵極電極的該頂表面低于該間隙壁的頂邊，且該柵極電極的該頂表面與該間隙壁的該頂邊的高度差大于200，且該柵極電極的高度在相對(duì)應(yīng)的該間隙壁的高度的10％～35％之間。
20.根據(jù)權(quán)利要求13所述的形成金屬硅化的柵極的方法，其特征是還包含以下步驟加熱該金屬層以活化該金屬層與該含硅層之間的反應(yīng)；以及去除該金屬層中未反應(yīng)的部分。
全文摘要
一種完全金屬硅化的取代柵極的形成工藝，用以制造出含有均勻厚度的金屬硅化的柵極。首先，形成柵極介電質(zhì)于基材之上。之后，形成含硅層于柵極介電質(zhì)之上。接著，形成介電層于含硅層之上。然后，形成頂層于介電層之上。將柵極介電質(zhì)、含硅層、介電層與頂層圖案化為柵極堆，再沿著此柵極堆的一邊形成間隙壁。最后去除頂層與介電層，之后再沉積金屬層在含硅層之上并且硅化此金屬層。
文檔編號(hào)H01L29/786GK1728386SQ200510072300
公開日2006年2月1日 申請(qǐng)日期2005年5月30日 優(yōu)先權(quán)日2004年5月28日
發(fā)明者王志豪, 王焱平, 胡正明 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司