專利名稱：高壓金屬氧化物半導體晶體管元件及其制造方法
技術領域：
本發(fā)明涉及半導體集成電路的制作，特別是涉及一種改良的高壓金屬氧化物半導體(MOS)晶體管元件工藝。
背景技術：
如該行業(yè)者所知，將高壓元件與低壓元件，如高/低壓金屬氧化物半導體(MOS)晶體管，同時整合制作的集成電路技術乃現(xiàn)有技藝。例如，使用低壓元件來制造控制電路，使用高壓元件來制作可電程序只讀存儲器(ElectricallyProgrammable Read-Only-Memory，EPROM)或者是液晶顯示器的驅(qū)動電路等等。
請參閱圖1至圖7，其繪示的是依據(jù)現(xiàn)有方法采用淺溝絕緣結(jié)構作隔絕的高壓NMOS元件工藝的剖面示意圖。首先，如圖1所示，先在半導體基底10的高壓元件P型井(high-voltage P well，HVPW)12上形成淺溝絕緣(STI)結(jié)構14與16，其中淺溝絕緣結(jié)構14定義出高壓元件區(qū)域102，而淺溝絕緣結(jié)構16則將高壓元件區(qū)域102再區(qū)隔成兩個區(qū)域104與106。
如圖2所示，進行一離子注入工藝，于高壓元件P型井12內(nèi)形成N型梯度摻雜區(qū)域(N-grade region)20。接著，于半導體基底10的表面上依序形成犧牲氧化層22以及氮化硅蓋層24。
如圖3所示，接著進行一光刻以及蝕刻工藝，將高壓元件區(qū)域102的犧牲氧化層22以及氮化硅蓋層24蝕除，以暴露出高壓元件區(qū)域102的半導體基底表面。
如圖4所示，在高壓元件區(qū)域102的區(qū)域104與106的半導體基底10表面上成長厚度約850埃左右的厚氧化層42(針對32伏特或40伏特的高壓元件)。接著，如圖5所示，于區(qū)域104的厚氧化層42上形成多晶硅柵極52，且多晶硅柵極52的一端延伸至淺溝絕緣結(jié)構16上方。
如圖6所示，接下來要進行高濃度的源極/漏極摻雜，但是在這之前，需先以一道光掩模以及將源極/漏極區(qū)域上的厚氧化層42去除。然而，蝕刻厚氧化層42的同時，也會在淺溝絕緣結(jié)構14與16分別形成深度數(shù)百埃的凹陷區(qū)域64與66。
最后，如圖7所示，進行一高濃度N+離子注入工藝，于高壓元件區(qū)域102的區(qū)域104內(nèi)的多晶硅柵極52的一側(cè)形成N+摻雜區(qū)域72，同時在高壓元件區(qū)域102的區(qū)域106形成N+摻雜區(qū)域74。但由于凹陷區(qū)域64與66的緣故，在進行前述高濃度N+離子注入工藝之后，會使N+摻雜區(qū)域72與74的摻雜輪廓包括向下延伸的摻雜區(qū)域72a與74a。然而，由于N+摻雜區(qū)域74經(jīng)由摻雜區(qū)域74a而更接近N型梯度摻雜區(qū)域20與高壓元件P型井12的結(jié)78，造成此高壓元件的擊穿電壓(breakdown voltage)降低。
由此可知，現(xiàn)有的半導體高壓MOS元件工藝仍有進一步改善的空間。

發(fā)明內(nèi)容
因此，本發(fā)明的主要目的在提供一種改良的高壓MOS元件工藝，以解決上述現(xiàn)有技藝的問題。
本發(fā)明的另一目的在提供一種同時整合高壓元件與低壓元件的半導體工藝，以提升高壓元件的效能。
為達上述目的，本發(fā)明的優(yōu)選實施例提供一種制作高壓金屬氧化物半導體晶體管元件的方法，包括以下的步驟提供一半導體基底，包括一高壓元件區(qū)域，其中該半導體基底上形成有淺溝絕緣結(jié)構，并將該高壓元件區(qū)域再區(qū)隔成第一區(qū)域以及第二區(qū)域；于該高壓元件區(qū)域的該半導體基底中離子注入一第一摻雜區(qū)域以及一第二摻雜區(qū)域，且該第一摻雜區(qū)域與第二摻雜區(qū)域之間為一通道區(qū)域；于該半導體基底上形成一犧牲氧化層；于該犧牲氧化層上沉積一氮化硅蓋層；于該氮化硅蓋層以及該犧牲氧化層中形成一開口，該開口僅暴露出包括該通道區(qū)域的部分該第一區(qū)域，但覆蓋住該第二區(qū)域；于該開口所暴露的該半導體基底上成長一第一氧化層；去除該氮化硅蓋層以及該犧牲氧化層；于該高壓元件區(qū)域的該第一區(qū)域以及該第二區(qū)域上成長一第二氧化層，且該第二氧化層的厚度小于該第一氧化層的厚度；于該第一氧化層上形成一柵極；以及利用該柵極與該第一氧化層作為離子注入屏蔽進行離子注入工藝，于該第一區(qū)域內(nèi)的該第一摻雜區(qū)域中形成第三摻雜區(qū)域，同時于該第二區(qū)域內(nèi)的該第二摻雜區(qū)域中形成第四摻雜區(qū)域。
為了進一步了解本發(fā)明的特征及技術內(nèi)容，請參閱以下有關本發(fā)明的詳細說明與附圖。然而所附圖式僅供參考與輔助說明用，并非用來對本發(fā)明加以限制。


圖1至圖7繪示的是依據(jù)現(xiàn)有方法高壓MOS元件工藝的剖面示意圖。
圖8至圖14繪示的是本發(fā)明高壓MOS元件工藝的剖面示意圖。
簡單符號說明10 半導體基底 12 高壓元件P型井14 淺溝絕緣結(jié)構 16 淺溝絕緣結(jié)構20 N型梯度摻雜區(qū)域20a N型梯度摻雜區(qū)域20b N型梯度摻雜區(qū)域 22 犧牲氧化層24 氮化硅蓋層 42 厚氧化層46 薄氧化層 52 多晶硅柵極64 凹陷區(qū)域 66 凹陷區(qū)域72 N+摻雜區(qū)域74 N+摻雜區(qū)域72a 向下延伸的摻雜區(qū)域74a 向下延伸的摻雜區(qū)域78 結(jié) 90 通道區(qū)域100 低壓元件區(qū)域 102 高壓元件區(qū)域104 區(qū)域 106 區(qū)域114 淺溝絕緣結(jié)構 146 薄氧化層152 多晶硅柵極174 N+摻雜區(qū)域224 開口具體實施方式
請參閱圖8至圖14，其繪示的是本發(fā)明高壓NMOS元件工藝的剖面示意圖。本發(fā)明亦可以應用在高壓PMOS元件工藝，僅需要將電性做適當?shù)男薷募纯伞?br> 如圖8所示，提供一半導體基底10，其上形成有高壓元件P型井(high-voltage P well，HVPW)12。首先，于半導體基底10上形成淺溝絕緣(STI)結(jié)構14、16與114，其中淺溝絕緣結(jié)構114定義出低壓元件區(qū)域100，淺溝絕緣結(jié)構14定義出高壓元件區(qū)域102，而淺溝絕緣結(jié)構16則再將高壓元件區(qū)域102區(qū)隔成區(qū)域104與106。在區(qū)域104內(nèi)，將容納高壓元件的通道區(qū)域以及源極/漏極區(qū)域，而在區(qū)域106內(nèi)，將形成高壓元件的另一源極/漏極區(qū)域。
如圖9所示，進行一離子注入工藝，于高壓元件P型井12內(nèi)形成N型梯度摻雜區(qū)域(N-grade region)20a與20b，其中N型梯度摻雜區(qū)域20a與20b之間形成一通道區(qū)域90。N型梯度摻雜區(qū)域20a包覆淺溝絕緣結(jié)構16，并且延伸至區(qū)域104。接著，于半導體基底10的表面上依序形成犧牲氧化層22以及氮化硅蓋層24。
如圖10所示，進行一光刻以及蝕刻工藝，以于高壓元件區(qū)域102內(nèi)的犧牲氧化層22以及氮化硅蓋層24中形成一開口224，其暴露出一部份的區(qū)域104，包括前述的通道區(qū)域90。此時，氮化硅蓋層24仍然覆蓋住低壓元件區(qū)域100以及高壓元件區(qū)域102的區(qū)域106。
如圖11所示，進行氧化層成長工藝，僅在開口224所暴露出來的半導體基底10表面上成長一厚度約為700至900埃，例如850埃的厚氧化層42。接著，如圖12所示，將半導體基底10上的犧牲氧化層22以及氮化硅蓋層24去除。然后進行另一氧化層成長工藝，同時于低壓元件區(qū)域100的半導體基底10表面上成長一薄氧化層146以及高壓元件區(qū)域102的半導體基底10表面上成長一薄氧化層46。
如圖13所示，于區(qū)域104的厚氧化層42上形成多晶硅柵極52，且多晶硅柵極52的一端延伸至淺溝絕緣結(jié)構16上方，同時，在低壓元件區(qū)域100的薄氧化層146上形成多晶硅柵極152。
如圖14所示，進行一高濃度N+離子注入工藝，于高壓元件區(qū)域102的區(qū)域104內(nèi)的多晶硅柵極52的一側(cè)形成N+摻雜區(qū)域72，以及在高壓元件區(qū)域102的區(qū)域106形成N+摻雜區(qū)域74。同時，在低壓元件區(qū)域100內(nèi)的多晶硅柵極152的兩側(cè)形成N+摻雜區(qū)域174。
相較于現(xiàn)有技藝，本發(fā)明的優(yōu)點主要包括有(1)在進行高濃度N+離子注入工藝之前，不需要進行厚氧化層的蝕刻，因此不會在淺溝絕緣結(jié)構內(nèi)形成凹陷區(qū)域。如此，N+摻雜區(qū)域的摻雜輪廓不會有向下延伸的現(xiàn)象，因此可以改善高壓元件的擊穿電壓特性。
(2)由于不需要進行厚氧化層的蝕刻，因此也節(jié)省了一道光掩模以及蝕刻工藝。
以上所述僅為本發(fā)明的優(yōu)選實施例，凡依本發(fā)明權利要求所做的均等變化與修飾，皆應屬本發(fā)明的涵蓋范圍。
權利要求
1.一種制作高壓金屬氧化物半導體晶體管元件的方法，包括提供一半導體基底，包括一高壓元件區(qū)域，其中該半導體基底上形成有淺溝絕緣結(jié)構，其將該高壓元件區(qū)域再區(qū)隔成第一區(qū)域以及第二區(qū)域；于該高壓元件區(qū)域的該半導體基底中離子注入一第一摻雜區(qū)域以及一第二摻雜區(qū)域，且該第一摻雜區(qū)域與第二摻雜區(qū)域之間為一通道區(qū)域；于該半導體基底上形成一犧牲氧化層；于該犧牲氧化層上沉積一氮化硅蓋層；于該氮化硅蓋層以及該犧牲氧化層中形成一開口，該開口僅暴露出包括該通道區(qū)域的部分該第一區(qū)域，但覆蓋住該第二區(qū)域；于該開口所暴露的該半導體基底上成長一第一氧化層；去除該氮化硅蓋層以及該犧牲氧化層；于該高壓元件區(qū)域的該第一區(qū)域以及該第二區(qū)域上成長一第二氧化層；于該第一氧化層上形成一柵極；以及利用該柵極與該第一氧化層作為離子注入屏蔽進行離子注入工藝，于該第一區(qū)域內(nèi)的該第一摻雜區(qū)域中形成第三摻雜區(qū)域，同時于該第二區(qū)域內(nèi)的該第二摻雜區(qū)域中形成第四摻雜區(qū)域。
2.如權利要求1所述的制作高壓金屬氧化物半導體晶體管元件的方法，其中該第二氧化層的厚度小于該第一氧化層的厚度。
3.如權利要求2所述的制作高壓金屬氧化物半導體晶體管元件的方法，其中該第一氧化層的厚度約為700至900埃。
4.如權利要求1所述的制作高壓金屬氧化物半導體晶體管元件的方法，其中形成于該第一氧化層上的該柵極延伸至該淺溝絕緣結(jié)構上。
5.如權利要求1所述的制作高壓金屬氧化物半導體晶體管元件的方法，其中該第一摻雜區(qū)域的摻雜濃度以及該第二摻雜區(qū)域的摻雜濃度大致相等。
6.如權利要求1所述的制作高壓金屬氧化物半導體晶體管元件的方法，其中該第三摻雜區(qū)域的摻雜濃度以及該第四摻雜區(qū)域的摻雜濃度大致相等。
7.如權利要求1所述的制作高壓金屬氧化物半導體晶體管元件的方法，其中該第三摻雜區(qū)域的摻雜濃度大于該第一摻雜區(qū)域的摻雜濃度。
8.如權利要求1所述的制作高壓金屬氧化物半導體晶體管元件的方法，其中該第四摻雜區(qū)域的摻雜濃度大于該第二摻雜區(qū)域的摻雜濃度。
9.如權利要求1所述的制作高壓金屬氧化物半導體晶體管元件的方法，其中該第二摻雜區(qū)域包覆該淺溝絕緣結(jié)構，且延伸至該第一區(qū)域。
10.一種制作高壓金屬氧化物半導體晶體管元件的方法，包括提供一半導體基底，包括一高壓元件區(qū)域，其中該半導體基底上形成有淺溝絕緣結(jié)構，其將該高壓元件區(qū)域再區(qū)隔成第一區(qū)域以及第二區(qū)域；于該高壓元件區(qū)域的該半導體基底中離子注入一第一N型梯度摻雜區(qū)域以及一第二N型梯度摻雜區(qū)域，且該第一N型梯度摻雜區(qū)域與第二N型梯度摻雜區(qū)域之間為一通道區(qū)域；于該半導體基底上形成一屏蔽層；于該屏蔽層中形成一開口，該開口僅暴露出包括該通道區(qū)域的部分該第一區(qū)域，但覆蓋住該第二區(qū)域；于該開口所暴露的該半導體基底上成長一第一氧化層；去除該屏蔽層；于該高壓元件區(qū)域的該第一區(qū)域以及該第二區(qū)域上成長一第二氧化層；于該第一氧化層上形成一柵極；以及利用該柵極與該第一氧化層作為離子注入屏蔽進行離子注入工藝，于該第一區(qū)域內(nèi)的該第一N型梯度摻雜區(qū)域中形成第三N型摻雜區(qū)域，同時于該第二區(qū)域內(nèi)的該第二N型梯度摻雜區(qū)域中形成第四N型摻雜區(qū)域。
11.如權利要求10所述的制作高壓金屬氧化物半導體晶體管元件的方法，其中該第二氧化層的厚度小于該第一氧化層的厚度。
12.如權利要求10所述的制作高壓金屬氧化物半導體晶體管元件的方法，其中該第一氧化層的厚度約為700至900埃。
13.如權利要求10所述的制作高壓金屬氧化物半導體晶體管元件的方法，其中該柵極延伸至該淺溝絕緣結(jié)構上。
全文摘要
本發(fā)明揭露一種改良的高壓工藝，用以改善高壓元件在擊穿電壓上的效能，同時維持淺溝絕緣結(jié)構的完整性。本發(fā)明的主要特征在于進行高濃度離子注入之前，高壓元件區(qū)域內(nèi)的厚氧化層不需進行回蝕刻，也因此可以多節(jié)省一片光掩模的費用。
文檔編號H01L29/66GK1873929SQ20051007478
公開日2006年12月6日 申請日期2005年6月3日 優(yōu)先權日2005年6月3日
發(fā)明者李文芳, 徐尉倫, 林育賢 申請人:聯(lián)華電子股份有限公司