專利名稱：半導體器件的制作方法
技術領域：
本發(fā)明涉及一種半導體器件，特別涉及一種具有存儲單元的半導體器件。
背景技術：
在FeRAM(鐵電隨機存取存儲器)的存儲單元區(qū)域中，多個鐵電電容器垂直和水平地形成在該絕緣膜中。目前大規(guī)模生產(chǎn)的FeRAM的鐵電電容器具有平面結構，其接點部分被提供在下電極的上表面上。
圖1為示出該存儲單元區(qū)域的平面結構的平面視圖，其中具有平面結構、字線和位線等等的電容器被設置和連接在存儲單元區(qū)域和電路之間。在這種情況中，在圖1中，從圖中省略該絕緣膜。
在圖1中，被元件隔離絕緣膜(未示出)所包圍的多個有源區(qū)101形成在半導體基片的表面上。構成電容器的下電極的帶狀極板線(plateline)102形成在覆蓋該有源區(qū)101和元件隔離絕緣膜的第一層間絕緣膜(未示出)上。并且，多個上電極以一定的間距在長度方向上形成在該極板線102上。另外，鐵電膜103形成在極板線102和上電極104之間。
在該結構中，鐵電電容器由上電極104、鐵電膜103和極板線(下電極)102所構成。也就是說，在一個極板線102上形成與上電極104的數(shù)目相同的鐵電電容器。
多個有源區(qū)101在極板線的延伸方向上以一定的間距形成在相鄰極板線之間的區(qū)域下方。在極板線102的長度方向上延伸的兩個字線105以一定間距形成在極板線102之間的有源區(qū)101上。字線105隔著柵絕緣膜形成在有緣區(qū)101上，以延伸到元件隔離絕緣膜上。字線105作為在有源區(qū)101上的MOS晶體管的柵極。并且，作為MOS晶體管的源極/漏極的雜質擴散區(qū)形成在字線105兩側上的有源區(qū)101中。
相應地，共同使用一個雜質擴散區(qū)的兩個MOS晶體管形成在兩條極板線102之間的各個有源區(qū)101中。MOS晶體管和字線105被第一層間絕緣膜所覆蓋，并且鐵電電容器被第二絕緣膜(未示出)所覆蓋。
第一接觸孔106形成在字線105兩側的有源區(qū)101上的第一和第二層間絕緣膜中，并且第二接觸孔107形成在上電極104上的第二絕緣膜中。導電插塞被埋在第一和第二接觸孔106、107中。
在上電極104和字線105之間的有源區(qū)101中雜質擴散區(qū)通過第二層間絕緣膜上的金屬布線108和第一和第二接觸過106、107中的導電插塞電連接到上電極104。并且，置于兩條字線105之間的有源區(qū)101中的雜質擴散區(qū)通過第一接觸孔106中的導電插塞電連接到第二層間絕緣膜上的金屬焊盤109。
第三層間絕緣膜(未示出)形成在金屬布線108和金屬焊盤109上。形成在第三層間絕緣膜上的位線110通過金屬焊盤109電連接到有源區(qū)101中央的雜質擴散區(qū)。以一定間距形成多條位線110，以在與極板線102相正交的方向上延伸。
除了開頭和末端的位線之外，多條位線110分別連接到該存儲單元區(qū)域中的讀出放大器SA。并且，除了開頭和末端極板線之外，多條極板線102分別連接到存儲單元區(qū)域中的極板線驅動器PD。另外，除了開頭和末端字線之外，多條字線105分別連接到存儲單元區(qū)域中的字線驅動器WD。
在存儲單元區(qū)域中，最外側的兩條極板線102和最外側的兩條位線110被分別連接到固定電勢，例如，地電勢。
相應地，在存儲單元區(qū)域中的最外圍區(qū)域為該偽電容器區(qū)域120，并且置于偽電容器區(qū)域120中的鐵電電容器被用作為不實際操作的偽電容器。并且，被偽電容器區(qū)域120所包圍的鐵電電容器變?yōu)榇鎯卧?br> 在這種情況中，在下述專利文獻1中給出偽電容器沿著DRAM的存儲單元區(qū)域的最外圍均勻地形成。
并且，在下述專利文獻2中給出，如果鐵電電容器的上電極的長邊被設置為與下電極的長邊相垂直，并且形成在上電極上的接觸孔沿著長邊的方向偏移，減小電容器特性的變化。
但是，為了提高實際在初始狀態(tài)中操作的電容器的特性，在該現(xiàn)有技術中需要形成偽電容器。
(專利文獻1)專利申請公告(特開)平11-345946(在該說明書的第14頁第19行之后，圖3)(專利文獻2)國際公告97/40531(在該說明書的第14頁第19行之后，圖1至圖3)同時，偽電容器的最佳排列和結構不清楚，因此該電容器的退化(deterioration)狀態(tài)根據(jù)存儲單元的排列和結構而不同。
并且，響應更高集成度的FeRAM的要求，電容器的退化隨著存儲單元區(qū)域的減小而變得顯著。但是把偽電容器的分布減小到最少的規(guī)則并不清楚。

發(fā)明內容
本發(fā)明的一個目的是提供一種能夠提高位于存儲單元區(qū)域的外圍附近的電容器的抗退化能力的半導體器件。
根據(jù)本發(fā)明一個方面，在此提供一種半導體器件，其中包括形成在半導體器件上的第一絕緣膜；垂直和水平地形成在存儲單元區(qū)域中的第一絕緣膜上的實際操作電容器；有選擇地形成在該存儲單元區(qū)域的四個角上的偽電容器；以及形成在該實際操作晶體管和偽電容器上的第二絕緣膜。
根據(jù)本發(fā)明另一個方面，在此提供一種半導體器件，其中包括形成在半導體基片上的第一絕緣膜；形成在第一絕緣膜上的存儲單元區(qū)域中的第一實際操作電容器，其具有第一上電極、第一絕緣膜，以及第一下電極；形成在該第一絕緣膜上的存儲單元區(qū)域的四個角中的第二實際操作電容器，其具有面積大于該第一上電極的第二上電極、第二絕緣膜和第二下電極；以及用于覆蓋該第一實際操作電容器和第二實際操作電容器的第二絕緣膜。
根據(jù)本發(fā)明另一個方面，在此提供一種半導體器件，其中包括形成在半導體基片上的第一絕緣膜；形成在第一絕緣膜上的存儲單元區(qū)中的第一實際操作電容器，其具有第一上電極、第一絕緣膜和第一下電極；形成在第一絕緣膜上的存儲單元區(qū)域中的四個角處的第二實際操作電容器，其具有第二上電極、第二絕緣膜和第二下電極；用于覆蓋第一實際操作電容器和第二實際操作電容器的第二絕緣膜；通過第一晶體管電連接到第一實際操作電容器的第一上電極的第一位線；通過第二晶體管電連接到第二實際操作電容器的第二上電極的第二位線；以及連接到每個第二位線的一個或兩個或多個電容補充元件。
根據(jù)本發(fā)明另一個方面，在此提供一種半導體器件，其中包括形成在半導體基片上的第一絕緣膜；形成在存儲單元區(qū)中的第一絕緣膜上的多條極板線；分別連接到該極板線的電容器；以及連接到第一極板線的升壓電路，該第一極板線在極板線中被設置為最接近該存儲單元區(qū)域的四個角。
根據(jù)本發(fā)明，偽電容器被有選擇地形成在四個角處或者存儲單元區(qū)域的附近。
設置在存儲單元區(qū)域中的多個實際操作電容器在存儲單元區(qū)域的四個角部分上容易退化。因此，如果在四個角或它們附近有選擇地形成偽電容器以保護內側的實際操作電容器，則可以防止該實際操作電容器的性能下降。
并且，由于可以采用這樣的結構，其中具有與該電容器的上電極相接觸的布線相同層面結構的導電圖案連接到偽電容器的上電極，則可以容易地存儲單元區(qū)域中均勻地分配被用于制造實際操作電容器等等的反應氣體。因此，實際操作電容器的特性不容易下降。
另外，通過把偽電容器設置在存儲單元區(qū)域的最外圍上，或者把它們設置在存儲單元區(qū)域的外部，或者設置在包圍存儲單元區(qū)域的位置處，可以減小在存儲單元區(qū)域中的實際操作電容器上的層間絕緣膜的體積。因此，可以減少用于在實際操作電容器上形成層間絕緣膜的反應氣體的影響。結果，可以避免構成實際操作電容器的鐵電膜的退化。
根據(jù)上述的另一個發(fā)明，在垂直和水平地形成于該存儲單元區(qū)域中的多個電容器中最接近于存儲單元區(qū)域的四個角的電容器的面積被設置為比其它電容器的面積更寬。
因此，最接近于存儲單元區(qū)域的電容器的存儲電容被局部地降低，則最接近于四個角的電容器中的存儲電荷量被減少為小于其它電容器的電荷量。
并且，電容補充元件被形成在通過晶體管與最接近于存儲單元區(qū)域的四個角的電容器相連接的位線中。因此，即使最接近于四個角的電容器的存儲電容被局部地減小，也可以抑制在電容器中存儲的數(shù)據(jù)的讀取錯誤。
另外，升壓電路連接到與最接近于存儲單元區(qū)域的電容器相連接的極板線。因此，即使最接近于四個角的電容器的存儲電容被局部地減小，也可以防止電容器中存儲的數(shù)據(jù)的讀取錯誤。


圖1為示出在現(xiàn)有技術中具有電容器的半導體器件的平面視圖；圖2為示出根據(jù)本發(fā)明第一實施例的半導體器件的圖3為示出根據(jù)本發(fā)明第一實施例的半導體器件存儲單元區(qū)域的平面視圖；圖4為示出根據(jù)本發(fā)明第一實施例的半導體器件的存儲單元區(qū)域的范圍的平面視圖；圖5為示出根據(jù)本發(fā)明第一實施例的在半導體器件的存儲單元區(qū)域的對角方向中對齊的多個鐵電電容器的所存儲電荷量的差別的示意圖；圖6為示出根據(jù)本發(fā)明第一實施例的在通過半導體器件的存儲單元區(qū)域的一個側邊的中央的一個極板線上對齊的多個鐵電電容器的所存儲電荷量的差別的示意圖；圖7為示出根據(jù)本發(fā)明第一實施例的半導體器件中采用的偽電容器的線接頭的存在對其他電容器的所存儲電荷量的影響的示意圖；圖8為示出根據(jù)本發(fā)明第二實施例的半導體器件的存儲單元區(qū)域的平面視圖；圖9為示出根據(jù)本發(fā)明第二實施例的半導體器件中采用的偽電容器的截面視圖；圖10為示出根據(jù)本發(fā)明第三實施例的半導體器件的存儲單元區(qū)域的平面視圖；圖11為示出沿著根據(jù)本發(fā)明第三實施例的半導體器件的存儲單元區(qū)域中的極板線截取的截面視圖；圖12為示出根據(jù)本發(fā)明第四實施例的半導體器件的存儲單元區(qū)域的第一平面視圖；圖13為示出根據(jù)本發(fā)明第四實施例的半導體器件的存儲單元區(qū)域中圖14為示出根據(jù)本發(fā)明第四實施例的半導體器件的存儲單元區(qū)域的第二平面視圖；圖15為示出根據(jù)本發(fā)明第四實施例的半導體器件的存儲單元區(qū)域的第三平面視圖；圖16為示出根據(jù)本發(fā)明第五實施例的半導體器件的存儲單元的平面視圖；圖17為示出根據(jù)本發(fā)明第五實施例的半導體器件的存儲單元的截面視圖；圖18為示出根據(jù)本發(fā)明第五實施例的半導體器件的存儲單元區(qū)域中的導電圖案和有源區(qū)域的結構的平面視圖；圖19為示出沿著根據(jù)本發(fā)明第五實施例的半導體器件的存儲單元區(qū)域中的極板線截取的截面視圖；圖20A和20B以及圖21A和21B為示出根據(jù)本發(fā)明第六實施例的半導體器件的制造步驟的截面視圖；圖22為示出根據(jù)本發(fā)明第六實施例的半導體器件的存儲單元區(qū)域的平面視圖；圖23為示出根據(jù)本發(fā)明第七實施例的半導體器件的存儲單元區(qū)域的平面視圖；圖24為示出根據(jù)本發(fā)明第八實施例的半導體器件的存儲單元區(qū)域的平面視圖；圖25為示出根據(jù)本發(fā)明第九實施例的半導體器件的存儲單元區(qū)域的平面視圖；圖26為示出根據(jù)本發(fā)明第十實施例的半導體器件的存儲單元區(qū)域的平面視圖；圖27A和27B以及圖28A和28B為示出根據(jù)本發(fā)明第十一實施例的半導體器件的制造步驟的截面視圖；圖29為示出根據(jù)本發(fā)明第十一實施例的半導體器件的存儲單元區(qū)域的平面視圖；圖30A至30C為示出根據(jù)本發(fā)明第十二實施例的半導體器件的存儲單元的等效電路圖；圖31為示出根據(jù)本發(fā)明第十二實施例的半導體器件中的鐵電電容器的特性視圖；圖32A和32B分別為示出根據(jù)本發(fā)明第十二實施例的半導體器件的第一例子的平面視圖和電路圖；圖33為示出根據(jù)本發(fā)明第十二實施例的半導體器件的第二例子的平面視圖；圖34為示出根據(jù)本發(fā)明第十二實施例的半導體器件的第三例子的平面視圖；以及圖35為示出根據(jù)本發(fā)明第十二實施例的半導體器件中形成的升壓電路的電路圖。
具體實施例方式
下面參照

本發(fā)明的實施例。
(第一實施例)圖2為示出根據(jù)本發(fā)明第一實施例的半導體器件的存儲單元區(qū)域的一部分的截面視圖。圖3為示出根據(jù)第一實施例的半導體器件的存儲單元區(qū)域的平面視圖。在這種情況中，圖2為沿著圖3中的I-I線截取的截面視圖。在圖3中，形成在元件隔離絕緣膜上的絕緣膜被從該圖中省略。
在圖2中，元件隔離絕緣膜2通過LOCOS(硅的局部氧化)方法形成在p型硅(半導體)基片1的表面上。元件隔離絕緣膜2被形成在包圍垂直和水平地設置在硅基片1的表面層上的多個有源區(qū)(晶體管形成區(qū))1a的一個區(qū)域中。在這種情況中，STI(淺溝槽隔離)可以被用作為元件隔離絕緣膜2。
有源區(qū)1a基本上為矩形，柵極5隔著柵絕緣膜4形成在有源區(qū)1a上。柵極5構成在與有源區(qū)1a的長度方向相正交的方向上延伸的一部分字線WL。并且，兩個柵極5幾乎平行地以一定的間距形成在該有源區(qū)1a上。側壁絕緣膜6形成在柵極5的側表面上。
具有LDD結構的第一至第三n型雜質擴散區(qū)7a、7b、7c形成在兩個柵極5的兩側上的每個有源區(qū)1a的表面層上。并且，硅化層(未示出)形成在不被柵極5和側壁絕緣膜6所覆蓋的第一至第三n型雜質擴散區(qū)7a、7b、7c的表面上。
位于有源區(qū)1a的中央的第2n型雜質擴散區(qū)7b電連接到下文所述的位線。位于有源區(qū)1a的兩側上的第一和第三n型雜質擴散區(qū)7a、7c電連接到下文所述的電容器。
在每個有源區(qū)1a中，第一和第二n型雜質擴散區(qū)7a、7b以及一個柵極5構成第一n-MOS晶體管T1，并且第二和第三n型雜質擴散區(qū)7b、7c以及另一個柵極5構成第二n-MOS晶體管T2。
絕緣覆蓋膜8形成在第一和第二n-MOS晶體管T1、T2以及元件隔離絕緣膜2上。作為該覆蓋膜8，例如可以采用通過等離子體CVD(化學汽相淀積)方法所形成的氮氧化硅(SiON)膜。然后，第一層間絕緣膜9形成在該覆蓋膜8上。作為第一層間絕緣膜9，例如為采用TEOS氣體通過等離子體CVD方法所形成的氧化硅(SiO2)膜。
第一層間絕緣膜9的上表面被通過CMP(化學機械拋光)方法所平面化。鐵電電容器10形成在第一層間絕緣膜9上，在縱向方向上處于該有緣區(qū)1a的正面和背面的元件隔離絕緣膜2的上方。鐵電電容器10包括下電極10a、鐵電膜10b和上電極10c。下電極10a稱為極板線，并且被形成為幾乎與字線WL相平行，如圖3中所示。并且，鐵電膜10b形成在條形的下電極10a上。另外，多個上電極10c在極板線10a的長度方向上以一定的間距形成在鐵電膜10b上。
并且，分別具有與實際操作單元的鐵電電容器10相同結構的偽電容器10D形成在第一層間絕緣膜9上的存儲單元區(qū)域的四個角處。鐵電電容器10和偽電容器10D同時形成。
下電極10a具有雙層結構，其例如包括10至30nm厚的鈦(Ti)膜和100至300nm厚的鉑(Pt)膜。并且，鐵電膜10b由100至300nm厚的鋅鈦酸鉛(PZT:Pb(Zr1-xTix)O3)膜所形成。該鐵電膜10b在形成之后被在氧氣環(huán)境下在650至850℃的溫度下執(zhí)行30至120秒的RTA(快速熱退火)而結晶。在這種情況中，作為鐵電膜10b，除了PZT之外還可以采用例如PLCSZT、PLZT等等這樣的其它PZT材料、例如SrBi2Ta2O9(SBT，Y1)，SrBi2(Ta，Nb)2O9(SBTN，YZ)等等這樣的Bi層面結構組合物以及其它金屬氧化物鐵電材料。另外，上電極10c例如由100至300nm厚的氧化銥(IrO2)膜所形成。
通過使用不同的掩膜或相同的掩膜對電容器10的上電極10c和鐵電膜10b進行構圖，并且在其上面形成第一電容器保護絕緣膜11。并且，下電極10a被構圖，然后第二電容器保護絕緣膜12形成在電容器保護絕緣膜11、下電極10a和第一層間絕緣膜9上。第一和第二電容器保護絕緣膜11、12由例如氧化鋁、PZT等等這樣的分別具有防止減小功能的絕緣材料所形成。
另外，第二層間絕緣膜13形成在電容器保護絕緣膜12上。例如，作為第二層間絕緣膜13，可以采用通過CVD方法使用TEOS形成的氧化硅膜。第二層間絕緣膜13的上表面被通過CMP方法而平面化。
第一至第三接觸孔14a至14c分別形成在第一和第二層間絕緣膜9、13中、電容器保護絕緣膜12中以及第一至第三n型雜質擴散區(qū)7a至7c上的覆蓋膜8中。第一至第三導電插塞15a至15c分別形成在第一至第三接觸孔14a至14c中。并且，上電極接觸孔13a分別形成在電容器10的上電極10c上的第二層間絕緣膜13以及第一和第二電容器保護絕緣膜11、12中。并且，上電極接觸孔13b形成在偽電容器10D的上電極10c上。
第一至第三導電插塞15a至15c分別具有一個膠膜和鎢膜。作為鎢膜的下層的膠膜具有由大約20nm厚的鈦(Ti)膜和大約50nm厚的氧化鈦(TiN)所構成的雙層結構。在這種情況中，通過CMP方法除去在第二層間絕緣膜13上的鈦膜和膠膜。
連接第一導電插塞15a和最近的電容器10的上電極10c的第一金屬布線16a以及連接第三導電插塞15c和最近的電容器10的上電極的第二金屬布線16c形成在第二層間絕緣膜13上。并且，島狀金屬焊盤16b形成在第二導電插塞15b上。
第一金屬布線16a形成在從第一導電插塞15a的上表面延伸到上電極接觸孔13a內部的區(qū)域中。第二金屬布線16c形成在從第三導電插塞15c的上表面延伸到另一個上電極接觸孔13a內部的區(qū)域中。
并且，通過上電極接觸孔13b連接到上電極10c的被隔離的第一偽金屬焊盤16d被形成在偽電容器10D上的第二層間絕緣膜13中。并且，被隔離的第二偽金屬焊盤16e形成在最接近于偽電容器10D的第一導電插塞15a或第三導電插塞15c上。結果，由于偽電容器10D不連接到MOS晶體管T1、T2，因此偽電容器10D不再作為電容器。
分別通過對具有由大約150nm厚的TiN膜、約5nm厚的Ti膜、約500nm厚的Al-Cu膜、約50nm厚的TiN膜、以及約20nm厚的Ti膜所構成的五層結構的金屬膜進行構圖而形成第一和第二金屬布線16a、16c、金屬焊盤16d、以及第一和第二偽金屬焊盤16d、16e。
第三層間絕緣18形成在第一和第二金屬布線16a、16c、金屬焊盤16b、第一和第二偽金屬焊盤16d、16e和第二層間絕緣膜13上。作為第三層間絕緣18，例如采用通過CVD方法使用TEOS所形成的SiO2膜。通過CMP方法使第三層間絕緣18的上表面變?yōu)槠秸?br> 位線接觸孔18n形成在與第二n型雜質擴散區(qū)7b相連接的金屬焊盤16b上的第三層間絕緣18中。由TiN膠膜和鎢膜所構成的第四導電插塞被埋在位線接觸孔18a中。
連接到第四導電插塞19的上表面并且在與字線WL相正交的方向上延伸的位線20形成在第三層間絕緣18中。相應地，位線20通過第四導電插塞19、金屬焊盤16b和第二導電插塞15b電連接到第二n型雜質擴散區(qū)7b。
接著，下面將參照圖3描述有源區(qū)1a、電容器10、偽電容器10D、字線WL和位線20的平面結構。
在圖3中，多個帶狀極板線(下電極)10a以一定間距幾乎平行地形成在第一層間絕緣膜9上。并且，在字線WL的延伸方向上對齊的多個有源區(qū)1a之前形成極板線10a，從而電連接到極板線驅動器22，以在幾乎與字線WL相平行的方向上延伸。多個上電極10c在極板線10a的長度方向上形成在多個極板線10a上。另外，帶狀鐵電膜10b形成在該極板線10a和上層的上電極10c之間。
下電極接觸孔13c在從鐵電膜10b突出的極板線10a的端部處形成在第二層間絕緣膜13中。然后，形成在第二層間絕緣膜13中的下電極引線(未示出)通過接觸孔13c連接到極板線10a。
多條字線WL通過有源區(qū)1a和元件隔離絕緣膜2的上方，并且分別電連接到字線驅動器21。
并且，在第三層間絕緣18上的位線20在與字線WL正交的方向上延伸。位線20通過第二導電插塞15b和金屬焊盤16b電連接到第二n型雜質擴散區(qū)7b，并且還電連接到讀出放大器23。
分別埋住第一至第三導電插塞15a至15c的第一至第三接觸孔14a至14c形成在有源區(qū)1a中的兩個字線WL的兩側上的n型雜質擴散區(qū)7a至7c上。并且，上電極接觸孔13a形成在存儲單元的電容器10的上電極10c上，并且上電極接觸孔13b形成在偽電容器10D的上電極10c上。
作為偽電容器10D，分別用于在垂直和水平排列多個電容器的方形存儲單元區(qū)域的四個角上的電容器。在與其它電容器10相同，接觸孔13b形成偽電容器10D的上電極10c上。但是，僅僅電隔離偽金屬焊盤16d通過接觸孔13b連接到偽電容器10D的上電極10c。結果，偽電容器10D與MOS晶體管T1、T2相隔離，并且不存儲信息。用于存儲信息的電容器10被垂直和水平地(以矩陣方式)排列在除了存儲單元區(qū)域的四個角之外的其它區(qū)域中。
下面將描述有選擇地把偽電容器10D設置在存儲單元區(qū)域的四個角上并且把實際操作電容器設置在其它最外圍部分上的原因。
首先，當在平面形狀為矩形的存儲單元區(qū)域A中垂直和水平地形成具有上述結構的多個鐵電電容器時，如圖4中所示，然后分別在預定位置測量電容器的所存儲電荷量(開關電荷)QSW，獲得如圖5和6中所示的結果。
圖5示出從存儲單元區(qū)域A的一個角開始在對角方向上對齊的多個鐵電電容器a1至a5、cm的所存儲電荷量QSW的差別。并且，圖6示出在通過該方形存儲單元區(qū)域的一側中央的一條極板線上對齊的多個鐵電電容器m1至m5、cm的所存儲電荷量QSW的差別。
從圖5和圖6可以清楚地看出，盡管鐵電電容器具有相同的結構，但是在存儲單元區(qū)域A的四個角上的鐵電電容器a1退化情況最顯著。因此，位于四個角的電容器被用作為偽電容器。如果不形成偽電容器10D，則在四個角附近形成的鐵電電容器a2的退化變得顯著。因此，最好分別在存儲單元區(qū)域A的四個角上形成偽電容器。
同時，下面將給出把電隔離的偽金屬焊盤16d連接到偽電容器10D的上電極10c的原因。
當把布線(偽金屬焊盤16d)通過上電極接觸孔13b連接到偽電容器10D的上電極10c的情況與該布線不連接到上電極10c的情況相比較時，獲得圖7中所示的結果。根據(jù)圖7，如果該布線連接到偽電容器的上電極，則在該布線周圍的鐵電電容器的所存儲電荷量QSW很少隨著位置而改變。相反，如果該布線不連接到偽電容器的上電極，當鐵電電容器的位置變?yōu)楦咏鼈坞娙萜鲿r，實際操作鐵電電容器10的所存儲電荷量QSW變小。
其原因是如果上電極接觸孔13b不形成在偽電容器10D上，則被用于在實際操作鐵電電容器10上形成上電極接觸孔13a的腐蝕氣體的密度在偽電容器10D附近增加，導致實際操作鐵電電容器10退化。
如上文所述，如果在存儲單元區(qū)域的四個角處的鐵電電容器被用作為偽電容器，并且隔離金屬圖案連接該偽電容器，則可以防止存儲信息的鐵電電容器10退化。結果，在提高存儲單元陣列的成品率并且保持實際操作電容器的性能的同時，可以在制造FeRAM過程中把存儲單元陣列的所占據(jù)面積減小到最小。
(第二實施例)在第一實施例，在存儲單元區(qū)域內垂直和水平地等間距形成的多個電容器中，在存儲單元區(qū)域的最外圍的四個角處的電容器被用作為偽電容器，并且在最外圍的其它部分的電容器被用作為實際操作電容器。
在本實施例中，偽電容器被有選擇地設置為從存儲單元區(qū)域的最外圍上的四個角處突出，并且所有電容器被用作為在最外圍和內區(qū)域上的實際操作電容器。
圖8為示出根據(jù)本發(fā)明第二實施例的FeRAM的存儲單元區(qū)域的平面視圖。在該情況中，在圖8中省略在元件隔離絕緣膜上形成的絕緣膜。
在圖8中，多個極板線10a的開頭和末端極板線被形成為比其它極板線10a更長。偽電容器10B形成在從其它極板線10a的末端延伸的區(qū)域中。
在圖9中示出在圖8中沿著II-II線截取的偽電容器10B的截面結構。并且，作為實際操作單元的電容器10、MOS晶體管T1、T2、金屬布線16a、16c等等的截面結構與圖2右側所示的結構相類似。
在圖8和圖9中，偽電容器10B的上電極10d隔著鐵電膜10b形成在開頭和末端極板線10a的接觸區(qū)域附近的延伸區(qū)域上。換句話說，該偽電容器10B由極板線(下電極)10a、鐵電膜10b和上電極10d所構成。
與第一實施例相同，偽電容器10B以及其它電容器被電容器保護絕緣膜11、12以及第二層間絕緣膜13所覆蓋。并且，第四n型雜質擴散區(qū)7d在偽電容器10B之前或之后形成硅基片1上。
并且，接觸孔14b形成在第四n型雜質擴散區(qū)7d上的覆蓋膜8、第一層間絕緣膜9、電容器保護絕緣膜11、12以及第二層間絕緣膜13中。具有與第一至第三導電插塞15a至15c相同結構的第五導電插塞15d形成在接觸孔14d中。
電容器接觸孔13d形成在偽電容器10B的電容器保護絕緣膜12和第二層間絕緣膜13中。然后，在從第五導電插塞15d的上表面延伸到電容器接觸孔13d的內部的范圍內，偽布線16f形成第二層間絕緣膜13上。與第一和第二金屬布線16a、16c同時形成偽金屬布線16f。
接地線24與位線20平行地形成在第三層間絕緣18上。接地線24通過第六偽導電插塞25連接到偽金屬布線16f。
相應地，偽電容器10B不作為存儲單元而操作。
如上文所述，在本實施例中，偽電容器10B形成在存儲單元區(qū)域的四個角的外部附近。在該存儲單元區(qū)域中水平和垂直地形成實際操作電容器10，并且實際操作電容器10被完全形成在包括最外圍部分的存儲單元區(qū)域中。因此，可以避免處于被連接四個偽電容器10B的連接線所分割的區(qū)域內部上的實際操作電容器10退化。
在這種情況中，與第一實施例相類似，字線WL連接到字線驅動器，極板線10a連接到極板線驅動器，并且位線連接到讀出放大器。如果沒有特別說明，則這些連接被類似地用于下述實施例中。
(第三實施例)圖10為示出根據(jù)本發(fā)明第三實施例的半導體器件的存儲單元區(qū)域的平面視圖。在圖10中，在元件隔離絕緣膜上形成的絕緣膜被從圖中省略。
在圖10中，如第二實施例中所述，多個極板線10a的開頭和末端極板線的兩端部被形成為比其它極板線10a更長。然后，形成在開頭和末端極板線10a的延伸區(qū)域中的第一偽電容器10B具有與第二實施例相同的結構，并且被分別通過金屬布線16f電連接到第四n型雜質擴散區(qū)7d。
并且，極板延伸部分27形成在與有源區(qū)1a相對側上的開頭和末端極板線10a的延伸區(qū)域中和附近。然后，兩個偽電容器10C形成在該極板延伸部分27中。第二偽電容器10C包括由極板線10a的極板延伸部分27所形成的下電極、延伸到該極板延伸部分27上的鐵電膜10b以及形成在鐵電膜10b上的上電極10e。
根據(jù)上述結構，形成多個電容器10的存儲單元區(qū)域的四個角被外部的第一和第二偽電容器10B、10C分別從三側所包圍。結果，通過第一和第二偽電容器10B、10C可以防止在存儲單元區(qū)域中形成的多個實際操作電容器10的性能退化。
但是，即使在存儲單元區(qū)域的四個角被偽電容器10B、10C分別從三側包圍之后，有時也不能夠充分地避免在該存儲單元區(qū)域中的電容器10的所存儲電荷量QSW的減小。換句話說，一部分極板線10a被在存儲單元區(qū)域A的最外圍上暴露，并且作為催化劑。因此，在存儲單元區(qū)域的外圍部分附近形成的鐵電電容器比在中央部分形成的電容器更加容易被腐蝕氣體導致退化。
在這種情況中，如沿著圖10中的III-III線截取的截面視圖11所示，在多個極板線10a的開頭和末端極板線中形成的多個電容器可以被完全用作為偽電容器10E，并且電連接到多條位線20的開頭和末端位線的多個電容器可以被完全用作為偽電容器。在這種情況中，開頭和末端極板線10a不連接到極板線驅動器22，而是通過接觸孔13c連接到接地線13h，并且開頭和末端位線20不連接到讀出放大器23，而是連接到地。
相應地，偽電容器10E類似于一個框架那樣沿著存儲單元區(qū)域的最外圍排列，并且在特別容易導致實際操作電容器10退化的四個角區(qū)域附近形成雙重的偽電容器10B、10E，從而框架狀排列的偽電容器10E的四個角被分別在外部從三側包圍。因此，可以更加確保避免在存儲單元區(qū)域中的實際操作電容器10的性能退化。換句話說，通過改變偽電容器分布的數(shù)目或面積，使得兩個偽電容器位于四個角部分并且一個偽電容器沿著除四角部分之外的外圍排列，可以采用這樣一種結構來增加實際操作電容器的鐵電膜防止退化的能力。結果，從四周保護實際操作電容器以避免退化，并且把偽電容器區(qū)域的面積增加量抑制到最小程度。
在這種情況中，在第二實施例中，還可以有選擇地在存儲單元的區(qū)域的四個角處形成偽電容器，并且還沿著被偽電容器所包圍的區(qū)域的內側上的最外圍排列該偽電容器。
(第四實施例)圖12為示出根據(jù)本發(fā)明第四實施例的半導體器件的存儲單元區(qū)域的平面視圖。在圖12中，形成在元件隔離絕緣膜上的絕緣膜被從圖中省略。
圖12中所示的存儲單元區(qū)域具有以一定的間距在硅基片1上垂直和水平地形成的多個有源區(qū)1a、通過元件隔離絕緣膜2和有源區(qū)1a的上方的字線WL、形成在第一層間絕緣膜9上并且在有源區(qū)1a的正面或背面跨過該有源區(qū)1a的極板線(下電極)10a、以一定間距形成在極板線10a上的上電極10c、形成在極板線10a和上電極10c之間的鐵電膜10b。有源區(qū)1a及其外圍的截面結構與圖2的右側所示的結構相同。
在這種情況中，與第一實施例所示的結構不同，形成在所有極板線10a上的多個上電極構成實際操作電容器10。
在圖12中，具有L形平面形狀的偽電容器26形成在分別在外部從三側包圍該存儲單元區(qū)域的四個角(即，多個極板線10a的開頭和末端極板線的兩端)的區(qū)域中。偽電容器26包括具有L形平面形狀的下電極26a、鐵電膜26b以及具有L形平面形狀的L形上電極26c。
偽電容器26的下電極26a具有與極板線10a相同的層面結構。鐵電膜26b由與極板線10a上的鐵電膜10b相同的材料所形成。偽上電極26c具有與極板線10a上的上電極相同的層面結構。
與存儲單元的電容器10相同，偽電容器26被第二層間絕緣膜13所覆蓋。然后，在第二層間絕緣膜13中，多個接觸孔28形成在上電極26c上，并且偽金屬焊盤29形成在接觸孔28中以及它們的外圍部分上。
偽電容器26的尺寸可以等于或大于實際操作電容器10。由此，在偽電容器26的偽上電極26c上的接觸孔28的尺寸可以等于或大于在實際操作電容器10上的接觸孔13a。
根據(jù)上述結構，形成多個實際操作電容器10的存儲單元區(qū)域的四個角被多個偽電容器26分別在外部從三側所包圍。因此，與第一實施例所示相同，通過偽電容器26可以防止在存儲單元區(qū)域中形成的多個存儲單元的電容器10的所存儲電荷量QSW減小。
同時，僅僅用偽電容器26通過從三側局部地包圍存儲單元區(qū)域的四個角，有時不可能充分地避免實際操作電容器10的性能退化。作為一個措施，如圖13中的截面圖所示，不但形成在多個極板線10a的開頭和末端極板線上的多個電容器可以被完全用作為偽電容器10F，而且電連接到多條位線20的開頭和末端位線的多個電容器也可以被完全用作為偽電容器10F。在這種情況中，開頭和末端極板線10a不連接到極板線驅動器22，而是通過接觸孔13c連接到接地線16h，并且開頭和末端位線20不連接到讀出放大器23，而是接地。在這種情況中，圖13為沿著圖12的IV-IV線截取的截面。
因此，多個偽電容器10F象一個框架那樣排列在存儲單元區(qū)域的最外側上，并且該偽電容器26被形成為在外部從三側包圍該框架狀排列的偽電容器10F。因此，偽電容器10F、26雙重地設置在存儲單元區(qū)域的四個角上。結果，可以更加確保防止存儲單元電容器10的退化。
圖12中所示的偽電容器26形成在約為方形的存儲單元區(qū)域的四個角的外圍上。在這種情況中，如圖14中所示，多個偽電容器31可以象一個框架那樣排列在存儲單元區(qū)域的周圍。否則，如圖15中所示，多個偽電容器35可以都分布在存儲單元區(qū)域的空白區(qū)域上以及在存儲單元區(qū)域的外部。
圖14中所示的偽電容器31具有這樣一種結構，順序地形成分別被形成為框架狀的下電極31a、鐵電膜31b和下電極31c。然后，多個接觸孔33形成在上電極31c上的第二層間絕緣膜13中，該第二層間絕緣膜13形成在偽電容器31中。偽金屬焊盤34形成在接觸孔33及其外圍部分中。偽電容器33的面積大于實際操作電容器10的面積，并且上電極31c的尺寸被形成為等于或大于實際操作電容器10。類似地，在偽電容器31的上電極31c上的接觸孔33的尺寸可以被形成為等于或大于在實際操作電容器10上的接觸孔13a。
在這種情況中，偽電容器26、31被順序地形成，與實際操作電容器10相距一定的間距。但是由于偽電容器不工作，因此可以自由地設置偽電容器的尺寸。
圖15中所示的偽電容器35包括分別在存儲單元區(qū)域的外圍部分上分布并且被形成為島狀的多個下電極35a、多個鐵電膜35b、以及多個上電極35c。然后，接觸孔36形成在上電極35c上的第二層間絕緣膜13中，該第二層間絕緣膜13覆蓋偽電容器35。偽金屬焊盤37形成在接觸孔36及其外圍部分中。
在圖14和圖15中，一旦形成在開頭和末端極板線10a上的電容器，而且連接到開頭和末端位線20的電容器可以被完全用作為偽電容器10F。在該狀態(tài)中，沿著第一極板線10a的截面形狀與圖13中所示相類似。
在圖12、圖14和圖15中所示的偽電容器26、31、35被形成到該外圍電路區(qū)域的情況中，通過把該偽電容器設置在不與連接到CMOS(未示出)的導電插塞相重疊的區(qū)域中而防止導電插塞之間的短路。并且，在偽電容器26、31、35被形成在外圍電路區(qū)域中的情況下，這種偽電容器26、31、35必須被設置在不與第一層布線相重疊的區(qū)域中。相應地，存儲單元區(qū)域和外圍電路區(qū)域之間的高度差可以通過偽電容器而減小，從而可以減小在電容器上的層間絕緣膜的體積。因此，可以在薄膜形成過程中抑制在電容器的鐵電膜在還原氣體中退化的情況。
同時，通過把四個偽電容器設置在存儲單元區(qū)域的最外圍的四個角周圍并且把兩個偽電容器設置在除了四個角之外的最外圍上而有效地減小偽電容器的面積。在這種情況中，采用如下結構是有效的，首先共同地整體形成實際操作電容器的下電極和偽電容器的下電極和鐵電膜，然后分別形成實際操作電容器的上電極和偽電容器的上電極，接著偽布線被連接到偽電容器的上電極上。換句話說，為了防止性能退化，把實際操作電容器設置為更接近該偽電容器是有效的。
(第五實施例)在上述實施例中，描述具有平面電容器的FeRAM。在本實施例中，將在下面描述具有疊層電容器的FeRAM。
圖16為示出根據(jù)本發(fā)明第五實施例的半導體器件的存儲單元區(qū)域的一個有源區(qū)及其外圍的平面視圖。圖17為示出根據(jù)本發(fā)明第五實施例的半導體器件的存儲單元區(qū)域的一部分的截面視圖。圖18為示出根據(jù)本發(fā)明第五實施例的半導體器件的存儲單元區(qū)域中的導電圖案和有源區(qū)域的平面視圖。在本例中，在圖16，形成在元件隔離絕緣膜上形成的絕緣膜被從圖中省略。
如圖17中所示，具有STI結構的元件隔離絕緣膜52形成在n型或p型硅(半導體)基片51的有源區(qū)(晶體管形成區(qū))的周圍。在這種情況中，還通過LOCOS方法形成元件隔離絕緣膜52。p阱51a形成在晶體管形成區(qū)中，并且氧化硅膜形成在p阱51a的表面上作為柵絕緣膜53。
兩個柵極54平行地行程在一個p阱51a上。這些柵極54構成通過元件隔離絕緣膜52上方的字線WL的一部分。
作為源極/漏極并且具有LDD結構的第一至第三n型雜質擴散區(qū)55a至55c形成在柵極54兩側上的p阱51a中。形成在兩個柵極54之間的一個晶體管形成區(qū)中的第二n型雜質擴散區(qū)55b電連接到該位線。形成在晶體管形成區(qū)兩側上的第一和第三n型雜質擴散區(qū)55a、55c分別電連接到電容器的下電極。
在這種情況中，絕緣側壁襯墊56被形成在柵極54的側壁上。
柵極54和具有LDD結構的n型雜質擴散區(qū)55a至55c構成MOS晶體管T1、T2。
MOS晶體管T1、T2被覆蓋絕緣膜58所覆蓋。作為該覆蓋絕緣膜58，可以用通過等離子體CVD方法形成的大約200nm厚的氮氧化硅(SiON)膜。并且，通過使用TEOS氣體用等離子體CVD方法把氧化硅(SiO2)膜形成在覆蓋絕緣膜58上作為第一層間絕緣膜59。另外，第一層間絕緣膜59的上表面被通過CMP方法而平面化。
第一和第二接觸孔59a、59b被分別形成在第一和第三n型雜質擴散區(qū)55a、55c上的覆蓋絕緣膜58和第一層間絕緣膜59中。第一和第二導電插塞60a、60b分別形成在第一和第二接觸孔59a、59b的內表面上。第一和第二導電插塞60a、60b具有這樣一種結構，其中分別順序地形成鈦(Ti)膜、氮化鈦(TiN)膜和鎢(W)膜。Ti膜、TiN膜和W膜被通過CMP方法從第一層間絕緣膜59的上表面上除去。
分別連接到第一導電插塞60a和第二導電插塞60b的疊層電容器61分別形成在第一層間絕緣膜59上。電容器61由順序地形成在第一層間絕緣膜59上的下電極61a、鐵電極61b和上電極61c所構成。
下電極61a由包括銥(Ir)膜、氧化銥(IrOx)膜、以及鉑(Pt)膜的多層結構所構成。并且，類似于第一實施例，鐵電膜61b由PZT材料、Bi分層結構組合物材料等等所形成。另外，上電極61c由IrOx膜所形成。
在這種情況中，緊接著在形成之后，通過在氧氣環(huán)境下進行退火而使鐵電膜61b結晶。并且，在進行蝕刻以形成電容器61之后，執(zhí)行退火，使得受到破壞的鐵電膜恢復到原始狀態(tài)。
電容器61被由氧化鋁、PZT等等所制成的絕緣電容器保護膜62所覆蓋。并且，其表面被通過CMP方法而平面化的第二層間絕緣膜63形成在電容器保護膜62上。
第三接觸孔63a形成在第二n型雜質擴散區(qū)55b上的第二層間絕緣膜63和絕緣電容器保護膜62中，然后第三導電插塞64形成在第三接觸孔63a中。該第三導電插塞64具有由Ti膜、TiN膜和W膜所構成的三層結構。
接觸孔63b形成在電容器61c上的第二層間絕緣膜63和絕緣電容器保護膜62中。然后，上電極61c通過接觸孔63b連接到形成在第二層間絕緣膜63上的極板布線65a。極板布線65a在與字線(柵極)WL相同的方向上延伸。并且，具有與極板布線65a相同的層面結構的導電焊盤65b被形成在第三導電插塞64上。
第三層間絕緣膜66形成在極板布線65a、導電焊盤65b和第二層間絕緣膜63上。在該情況中，作為第二和第三層間絕緣膜63、66，例如為使用TEOS通過CVD方法所形成的SiO2膜。
埋住第四導電插塞67的第四接觸孔被形成在導電焊盤65b上的第三層間絕緣膜66中。第四導電插塞67由包括Ti膜和W膜的雙層結構所構成。另外，第四導電插塞67在第三層間絕緣膜66上連接到在與極板布線65a相正交的方向上延伸的位線68。在這種情況中，極板布線65a和位線68具有多層金屬結構，其中分別順序地形成60nm厚的Ti膜、30nm厚的TiN膜、400nm厚的Al-Cu膜、5nm厚的Ti膜以及70nm厚的TiN膜。
該半導體器件的一部分存儲單元的平面結構如圖16中所示，其中多個MOS晶體管T1、T2和電容器61等間距地形成在該存儲單元區(qū)域中。在這種情況中，在圖16，省略在元件隔離絕緣膜52上的各個絕緣膜。
在存儲單元區(qū)域中的字線WL分別電連接到字線驅動器21，極板布線65a分別電連接到極板線驅動器22，并且位線68分別電連接到讀出放大器23。
并且，如圖18中所示，給出在存儲單元區(qū)域中該電容器61、接觸孔59a、59b、63a、極板布線65a和位線68的結構。然后，不連接到MOS晶體管T1、T2并且電隔離的一個或多個偽電容器69形成在該存儲單元區(qū)域的四個角的外部。在這種情況中，在圖18，三個偽電容器69分別形成在存儲單元區(qū)域的四個角的外部上。偽電容器69具有與存儲單元的電容器61相同的結構。偽金屬焊盤71通過接觸孔70連接到偽電容器69的上部。偽金屬焊盤71形成在第二層間絕緣膜63上，并且具有與極板布線65a相同的層面結構。
在圖18中，還形成通過接觸孔70a連接到極板布線65a的偽電容器69。n型雜質擴散區(qū)(未示出)形成在偽電容器69下方的硅基片51中。并且該n型雜質擴散區(qū)通過導電插塞(未示出)與下電極(未示出)電連接。偽電容器69不連接到MOS晶體管T1、T2。相應地，信息不存儲在極板布線65a下方的偽電容器69中。
在具有疊層電容器61的存儲單元區(qū)域中，如圖19中的截面形狀所示，如果多個極板布線65a和多條位線68中的開頭和末端極板布線和位線分別連接到地，則位于最外圍上的存儲單元區(qū)域中的電容器被用作為偽電容器61D。
相應地，與第一實施例相同，由于在存儲單元區(qū)域中構成存儲單元的疊層電容器61被偽電容器61D、69所包圍，以保護該疊層電容器，從而不容易出現(xiàn)存儲電荷量減小的情況。特別地，可以改善在存儲單元區(qū)域的四個角附近的電容器61的特性。
在這種情況中，與第一至第四實施例相同，疊層的偽電容器69可以被設置為框架形狀或者L形狀，或者被設置為隔離圖案而分布。
在上述第一至第五實施例中，在存儲單元區(qū)域中形成的多個電容器中的偽電容器被有選擇地分別形成在存儲單元區(qū)域的四個角處。并且，當從存儲單元區(qū)域的中央向外部觀察時，偽電容器大部分形成在存儲單元區(qū)域的四個角或它們的附近處，而不是在最外圍上。否則，沿著存儲單元區(qū)域最外圍形成的偽電容器在四個角處的數(shù)目、面積和密度方面比除了四個角之外的其它最外圍部分更大。否則，偽電容器被提供到從外部包圍該存儲單元區(qū)域的位置處。在上述實施例中，固定電勢被用于取代地電勢。
(第六實施例)在上述第一至第五實施例中，偽電容器至少形成在存儲單元區(qū)域四個角的內部和外部之一上，否則偽電容器的數(shù)目增加，或者偽電容器的面積從偽電容器向著存儲單元區(qū)域的外部擴大。因此，用于實際操作的電容器的特性被穩(wěn)定。
相反，在第六實施例至第十實施例中，下面將描述不使用偽電容器而穩(wěn)定在存儲單元區(qū)域中用于實際操作的多個電容器的性能的情況。
圖20A和20B以及圖21A和21B為示出制造根據(jù)本發(fā)明第六實施例的半導體器件的步驟的截面視圖。圖22為示出在根據(jù)本發(fā)明第六實施例的半導體器件的存儲單元區(qū)域中的電容器的平面視圖。圖20A和20B以及圖21A和21B為沿著圖22中的VII-VII線截取的截面視圖，與第一至第五實施例相同的標號表示相同的元件。
首先，下面將描述形成圖20A所示結構所需的步驟。
如第一實施例中所述，通過LOCOS方法把元件隔離絕緣膜元件隔離絕緣膜2形成在硅基片1的表面層上。元件隔離絕緣膜2形成在包圍被垂直和平行地設置在硅基片1的表面上的多個有源區(qū)1a的位置處。有源區(qū)1a形成在多個極板線形成區(qū)之間，以及多個有緣區(qū)1a被按照一定的間距沿著各個極板線形成區(qū)而設置。
然后，通過氧化在硅基片1上的有源區(qū)1a的表面而形成柵絕緣膜4。
然后，不定形硅或多晶硅膜形成在元件隔離絕緣膜2和柵絕緣膜4上，接著，硅化鎢膜形成在該硅膜上。接著，通過對硅膜和硅化鎢膜進行構圖而使柵極5形成在有源區(qū)1a上。兩個柵極5以一定的間距幾乎平行地形成在有源區(qū)1a上。柵極5構成一部分通過元件隔離絕緣膜2上方的字線WL。
然后，n型雜質被離子注入到柵極5的兩側上的有源區(qū)1a中。因此，形成作為n型MOS晶體管T1、T2的源極/漏極的第一至第三n型雜質擴散區(qū)7a、7b、7c。第一至第三n型雜質擴散區(qū)7a至7c在與字線WL相交的方向上(即，縱向方向)排列。位于有源區(qū)1a的中部的第二n型雜質擴散區(qū)7b電連接到位線，并且位于有源區(qū)1a的兩側的第一和第三n型雜質擴散區(qū)7a、7c電連接到將在下文中描述的電容器的上電極。
然后，絕緣膜形成在硅基片1、元件隔離絕緣膜2和柵極5上。接著，通過蝕刻該絕緣膜而保留側壁襯墊6。
然后，使用柵極5和側壁絕緣膜6作為掩膜，把n型雜質再次注入到有源區(qū)1a中。因此，第一至第三n型雜質擴散區(qū)7a-7c被形成為LDD結構。
相應地，形成具有第一和第二n型雜質擴散區(qū)7a、7b和一個柵極5的第一nMOS晶體管T1以及具有第二和第三n型雜質擴散區(qū)7b、7c和另一個柵極5的第二nMOS晶體管T2。
然后，通過CVD方法，用于覆蓋nMOS晶體管T1、T2的絕緣覆蓋膜8形成在硅基片1上。例如，氮氧化硅(SiON)膜被形成為覆蓋膜8。
然后，使用TEOS通過CVD方法在該覆蓋膜8上形成大約1.0微米厚的氧化硅膜。該氧化硅膜被用作為第一層間絕緣膜。
然后，作為第一層間絕緣膜9的增加密度處理，例如第一層間絕緣膜9在大約700℃的溫度下在大氣壓力的氮氣環(huán)境中退火30分鐘。然后，第一層間絕緣膜9的上表面被通過CMP方法而平面化。
然后，通過濺射方法順序地在第一層間絕緣膜9上形成10至30nm厚的鈦(Ti)膜和100-300nm厚的鉑(Pt)膜。
然后，通過RF濺射方法在第一導電膜72上形成100-300nm厚的PZT膜，作為鐵電膜73。作為形成鐵電膜73的方法，除了上述方法之外，還可以采用MOD(金屬有機物淀積)方法、MOCVD(金屬有機物CVD)方法、溶膠方法等等。并且作為鐵電膜73的材料，除了PZT之外還可以采用第一實施例中所示的PZT材料、Bi分層結構組合物或者其它金屬氧化物鐵電材料。
然后，作為構成鐵電膜73的PZT膜的結晶處理，在氧氣環(huán)境中，在650至850℃的溫度下執(zhí)行30至120秒的RTA(快速熱退火)。
然后，通過濺射方法在鐵電膜73上形成100-300nm厚的氧化銥(IrO2)膜。
然后，如圖20B中所示，通過對第二導電膜74進行構圖，由第二導電膜74所制成的多個第一上電極74a和多個第二上電極74b形成在每個極板線形成區(qū)中。第二上電極74b的平面形狀的面積比第一上電極74a的平面形狀的面積更大。在這種情況中，第一上電極74a具有1.7微米*1.0微米的平面形狀，該第二上電極74b具有2.1微米*1.0微米的平面形狀。
第一上電極74a和第二上電極74b之一被設置在元件隔離絕緣膜2之上的每個有源區(qū)1a的正面或背面。也就是說，第一n型雜質擴散區(qū)7a被置于第一上電極74a和第二上電極74b附近，并且第三n型雜質擴散區(qū)7c被置于第二上電極74b和第一上電極74a附近。
然后，通過構圖使鐵電膜73保留在極板線形成區(qū)中。然后，為了恢復被腐蝕所破壞的鐵電膜73的薄膜質量，鐵電膜73被在氧氣環(huán)境中退火。
然后，通過對第一導電膜72進行構圖而形成由第一導電膜72所制成的第一極板線72a和第二極板線72b。第一極板線72a和第二極板線72b分別作為電容器的下電極。
如圖22中所示，第一極板線72a和第二極板線72b被形成為類似一個在元件隔離絕緣膜2上方的條帶，其位于每個有源區(qū)1a的正面和背面，以在與字線WL相同的方向上延伸。與上述實施例相同，第一極板線72a和第二極板線72b連接到在外圍電路區(qū)域中提供的極板線驅動器。并且，字線WL連接到在外圍電路區(qū)域中提供的字線驅動器。
第一極板線72a對應于除了開頭和末端極板線之外的多條極板線中的極板線。第一極板線72a大約具有H形平面形狀，其與字線WL垂直相交的方向的寬度局部地在兩端部上延伸。在兩端部上的寬度約為2.1微米，這與第二極板線72b相類似，并且在該端部內側的寬度約為1.7微米，這與第一上電極74a相類似。并且，第二上電極74b分別隔著鐵電膜73形成在第一極板線72a的兩端部上。并且，多個第一極板線72a在極板線的延伸方向上以一定間距在位于第二極板線72b之間的第一極板線72a區(qū)域中在鐵電膜73上對齊。
第二極板線72b對應于以一定間距形成在存儲單元區(qū)域中的多條極板線中的開頭和末端極板線。第二極板線72b在與字線WL相正交的方向上的寬度為2.1微米，并且第二極板線72b在全長上具有幾乎相同的寬度。并且，分別具有幾乎與鐵電膜73上的第二極板線72b相同寬度的多個第二極板線72b在極板線的延伸方向上以一定間距在形成第二極板線72b的鐵電膜73上對齊。
在這種情況中，在圖22示出4條相距一定間距的第一極板線72a，但是可以采用超過4條的極板線。
第一電容器Q1由根據(jù)上述步驟所形成的第一上電極74a、下層鐵電膜73和第一極板線72a所構成。并且第二電容器Q2由第二上電極74b、下層鐵電膜73以及第一或第二極板線72a、72b和所構成。
在這種情況中，例如通過使用耦合等離子體蝕刻設備執(zhí)行第一導電膜72、鐵電膜73和第二導電膜74的構圖，并且用不同的阻蝕圖案(未示出)覆蓋這些薄膜。用于這些蝕刻中的氣體為由氯氣(Cl2)和氬氣(Ar)所構成的混合氣體。
然后，在下文中描述直到圖21A中所示的結構為止所需的步驟。
首先，用于覆蓋電容器Q1、Q2的電容器保護絕緣膜12形成在第一層間絕緣膜9上，具有50nm厚度。作為該電容器保護絕緣膜12，形成例如由氧化鋁、PZT等等具有防氧化功能的材料所制成的薄膜。
然后，在電容器保護絕緣膜12上形成SiO2膜作為第二層間絕緣膜13。使用TEOS作為來源氣體通過CVD方法形成SiO2膜。然后，通過CMP方法對第二層間絕緣膜13的上表面進行平面化。這種平面化在第二層間絕緣膜13在電容器Q1、Q2上具有大約300nm的厚度的條件下執(zhí)行。
然后，分別在第一至第三n型雜質擴散區(qū)7a至7c上形成第一至第三接觸孔14a至14c。然后，通過濺射方法在第一至第三接觸孔14a至14c和第二層間絕緣膜13的內側上順序地形成20nm厚的鈦(Ti)膜和50nm厚的氮化鈦(TiN)膜，作為膠膜。接著，通過CVD方法在該膠膜上生長鎢(W)膜，使其具有完全埋住第一至第三接觸孔14a至14c的厚度。接著，通過CMP方法對鎢膜和膠膜進行拋光，以從第二層間絕緣膜13的上表面上除去。因此，被保留在第一至第三接觸孔14a至14c中的鎢膜和膠膜被分別用作為第一至第三導電插塞15a至15c。
然后，用于覆蓋第一至第三導電插塞15a至15c的防氧化膜(未示出)形成在第二層間絕緣膜13上。接著，通過分別對該防氧化膜、第二層間絕緣膜13和電容器保護絕緣膜12進行構圖而在第一和第二上電極74a、74b上形成第四和第五接觸孔13e、13f。與此同時，第六接觸孔13g和第七接觸孔13h形成在第一和第二極板線72a、72b一端附近的接觸區(qū)域上，并且分別從上電極74a、74b向外部突出。
然后，為了從在形成第四和第五接觸孔13e、13f所造成的破壞中恢復電容器Q1、Q2的薄膜質量，在氧氣環(huán)境中對電容器Q1、Q2進行退火。在這種情況中，由于第二電容器Q2的平面面積大于第一電容器Q1的平面面積，因此第五接觸孔13f的直徑可以被設置為大于第四接觸孔13e的直徑，以增加退火效果。然后，通過蝕刻除去防氧化膜。
接著，在下文描述直到形成圖21B所示結構為止所需的步驟。
首先，例如具有TiN膜和Al-Cu膜的結構的金屬膜形成在第四至第七接觸孔13e至13h中以及形成在第二層間絕緣膜13上。然后，該金屬膜被構圖。因此，形成用于連接第一導電插塞15a和第一和第二上電極74a、74b的第一布線16a以及用于連接第三導電插塞15c和第一和第二上電極74a、74b的第二布線16c，并且島狀導電焊盤16b形成在第二導電插塞15b上。
接著，用于覆蓋第一和第二布線16a、16c以及導電焊盤16b的第三層間絕緣膜18形成在第二層間絕緣膜13上。然后，第六接觸孔18a形成在導電焊盤16b上的第三層間絕緣18中。接著，第四導電插塞19形成在第六接觸孔18a中。然后，連接到第四導電插塞19的位線20形成在第三層間絕緣18中。在這種情況中，位線20連接到外圍電路中的讀出放大器。
在根據(jù)上述步驟形成的多個電容器Q1、Q2中，分別具有較大面積的多個第二電容器Q2被設置在存儲單元區(qū)域的最外圍部分中，并且多個第一電容器Q1被設置在由多個第二電容器Q2所包圍的區(qū)域中。另外，構成第二電容器Q2的上電極74b的平面形狀比構成第一電容器Q1的上電極74a的平面形狀更寬。
因此，即使由于電容器形成腐蝕氣體等等造成被設置在存儲單元區(qū)域的容易出現(xiàn)退化的位置處的第二電容器Q2的退化，也可以預先避免第二電容器Q2的所存儲電荷量QSW被減少為比其它第一電容器Q1更少。
結果，形成在圖4和圖5中所示的幾乎方形的存儲單元區(qū)域A的四角中的第二電容器Q2可以不用作為偽電容器，而是作為實際操作電容器。另外，由于防止第二電容器Q2所存儲電荷量減小，因此可以抑制在由讀出放大器寫入/讀出信息時產(chǎn)生錯誤。
在這種情況中，在上述例子中，第一電容器Q1和第二電容器Q2同時形成。但是這些電容器可以用不同的步驟來形成。并且，如果上電極74b的平面形狀被形成為比第一電容器Q1的上電極74a更寬，第二電容器Q2的上電極74b的平面形狀可以被形成為多邊形。
(第七實施例)在第六實施例中，除了位于存儲單元區(qū)域的最外圍上的開頭和末端極板線之外的多條極板線被形成為幾乎H形狀或錘子形狀的平面形狀。也就是說，第一極板線72a中形成第一上電極74a的部分的寬度較窄。
相反，如圖23中所示，其上形成第一和第二上電極74a、74b的所有第一極板線72c的寬度被設置為約等于第二上電極74b的寬度。與第六實施例相同，如圖21A中所示，通過對第一導電膜72進行構圖而形成第一極板線72c。
在這種情況中，在圖23，與圖22相同的標號表示相同的元件。
相應地，第一極板線72在寬度方向上具有比形成在第一極板線72c上的第一上電極74a更寬的面積。因此，可以消除由于第一導電膜72構圖的偏移而導致第一上電極74a的面積減小。
(第八實施例)在第六和第七實施例中，在設置于幾乎方形的存儲單元區(qū)域A中的第一和第二電容器Q1、Q2中，具有較大面積的第一電容器Q2沿著存儲單元區(qū)域A的最外圍對齊。
相反，如圖24中所示，第二電容器Q2沿著存儲單元區(qū)域A的最外圍形成為一圈，然后一個或多個第三電容器Q3可以被添加到在存儲單元區(qū)域A中的對角方向上最接近于四個角的位置處。第三電容器Q3由第一和第二極板線72c、72b之一、鐵電膜73和上電極74所構成。通過對第六實施例中所示的第二導電膜74進行構圖而形成第三電容器Q3的上電極74c，使其具有等于或小于第二電容器Q2的上電極74b但是大于第一電容器Q1的上電極74a的面積。相應地，第三電容器Q3的所存儲電荷量QSW增加而不是增加第一電容器Q1的所存儲電荷量QSW。
由此，如圖4中所示，可以防止被設置在接近于存儲單元區(qū)域A的四個角的位置處的電容器的所存儲電荷量QSW減小，并且可以增加實際操作電容器的數(shù)目，而不需要提供偽電容器。
在這種情況中，在圖24，與圖20A和20B、圖21A和21B、圖22和圖23相同的標號表示相同的元件。
(第九實施例)在第六和第七實施例中，在設置于幾乎方形的存儲單元區(qū)域A中的第一和第二電容器Q1、Q2中，具有較大面積的第二電容器Q2沿著存儲單元區(qū)域的最外圍排列。
相反，在本實施例中，如圖25中所示，通過一個接一個地分別在存儲單元區(qū)域A的四個角中形成第二上電極，可以設置最少數(shù)目的具有較大面積的第二電容器Q2。并且，作為開頭和末端極板線的第二極板線72e被形成為具有與構成第二電容器Q2的第二上電極74b相同的寬度。并且作為除了開頭和末端極板線之外的其它極板線的第一極板線72d被形成為具有與構成第一電容器Q1的第一上電極74a相同的寬度。通過對第六實施例中所示的第二導電膜74進行構圖而形成第一和第二極板線72d、72e。
因此，根據(jù)圖4、圖5和圖6中的實驗結果，可以抑制在存儲單元區(qū)域A中的電容器的所存儲電荷量QSW減小。
并且，由于具有較大面積的第二電容器Q2的數(shù)目被減少到最小，因此可以縮小第一極板線72d的寬度而不縮小開頭和末端第二極板線72e的寬度。相應地，可以比在第六至第八實施例中的存儲單元區(qū)域的面積進一步縮小存儲單元的面積。
在這種情況中，在圖25，與圖20A和20B、圖21A和21B、圖22和圖23中相同的參考標號表示相同的元件。
(第十實施例)在第六至第九實施例中，第二電容器Q2被設置在存儲單元區(qū)域的四個角或外圍上，并且第一電容器Q1設置在其它區(qū)域中。
相反，在本實施例中，如圖26中所示，如果形成作為除了開頭和末端極板線之外的其它極板線并且具有最寬的相鄰間距的兩條極板線72f、72g，第二上電極74b可以被形成為在這些極板線72f、72g上形成電容器上電極。換句話說，僅僅具有最大容量的第二電容器Q2可以形成在這些極板線72f、72g的區(qū)域中。
在圖26中，第n極板線72f和第(n+1)極板線72g之間的距離被設置為比有源區(qū)1a的長邊更長。并且，在第n極板線72f和第(n+1)極板線72g之間的區(qū)域為扭曲區(qū)域80，其中位線20相互交叉，并且有源區(qū)1a不位于該扭曲區(qū)域80的下方。
在該扭曲區(qū)域80中，多條位線20a、20b交替地向一側彎曲。變曲的位線20a具有在該扭曲區(qū)域80之前和之后把重疊的電容器列向著下一列改變的路徑。并且，剩余的不彎曲位線20b在扭曲區(qū)域80中斷開，以防止位線20a、20b之間的短路。
并且，在扭曲區(qū)域80中，與位線20a的彎曲部分重疊的中繼線20c形成在圖21B中所示的第一層間絕緣膜9上。通過對第一導電膜72進行構圖而形成該中繼線20c，并且被設置為與極板線72f、72g相距一定間距。然后，中繼線20c通過形成在第一和第三層間絕緣膜9、18中的接觸孔18b、18c連接到斷開的位線20b。斷開的位線20b通過中繼線20c連接到在交叉方向上在扭曲區(qū)域80中具有彎曲部分的位線20b。
把扭曲區(qū)域80置于其間的兩條極板線72f、72g具有與第六實施例中所示的第二極板線72b相同的形狀。并且，多條第二上電極74b以一定的間距通過絕緣膜72形成在這些極板線72f、72g上。因此，第二電容器Q2形成在位于存儲單元區(qū)域的四個角之外的內部電容器密度較稀疏或者重復圖案結構不規(guī)則的區(qū)域中。
如上文所述，由于在該區(qū)域中的圖案密度較稀疏，因此與存儲單元區(qū)域A的外圍區(qū)域的情況相類似地設置極板線72f、72g之間的間距較寬的區(qū)域。
因此，通過在這種極板線72f、72g上設置具有較大面積的第二上電極74b而補償實際操作電容器的所存儲電荷量，因此可以防止成品率的下降。
在這種情況中，在圖26，與圖20A和20B、圖21A和21B、圖22、圖23、圖24和圖25相同的標號表示相同的元件。
同時，在第六至第十實施例中，具有不同尺寸的上電極的多個實際操作電容器被應用于由兩個晶體管和兩個電容器存儲一個數(shù)位的2T/2C系統(tǒng)以及由一個晶體管和一個電容器存儲一個數(shù)位的1T/1C系統(tǒng)，并且沒有電路操作系統(tǒng)。
(第十一實施例)在第六至第十實施例中，描述具有平面型鐵電電容器的存儲單元。在本實施例中，將描述具有疊層型的鐵電電容器的存儲單元。
圖27A和27B以及圖28A和28B為示出制造根據(jù)本發(fā)明第十一實施例的半導體器件的步驟的截面視圖。圖29為示出根據(jù)本發(fā)明第十一實施例的半導體器件的存儲單元區(qū)域中的電容器的平面視圖。圖27A和27B以及圖28A和28B為示出沿著圖29的VIII-VIII線截取的截面視圖。在這種情況中，在圖27A和27B、圖28A和28B以及圖29中，與第五實施例相同的標號表示相同的元件。
首先，在下文中將描述直到獲得圖27A中所示的結構為止所需的步驟。
如第五實施例中所述，一個元件隔離絕緣膜52形成在硅基片51的表面層上。元件隔離絕緣膜52形成在包圍被垂直和水平地設置在硅基片51的表面上的多個有源區(qū)51a的區(qū)域中。多個有源區(qū)51a被形成為使其長邊在相同的方向上，如圖16中所示。
然后，通過對硅基片51上的有源區(qū)51a的表面進行氧化而形成柵絕緣膜53。
接著，在元件隔離絕緣膜52和柵絕緣膜53上形成無定型硅或多晶硅膜，然后在硅膜上形成硅化鎢膜。接著，通過對硅膜和硅化鎢膜進行構圖而在有源區(qū)51a上形成柵極54。兩個柵極54以一定的間距幾乎平行地形成在有源區(qū)51a上。柵極54構成通過元件隔離絕緣膜52上方的一部分字線WL。
然后，n型雜質被離子注入到柵極54兩側上的有源區(qū)51a中。因此，形成作為n型MOS晶體管T1、T2的源極/漏極的第一至第三n型雜質擴散區(qū)55a、55b、55c。第一至第三n型雜質擴散區(qū)55a至55c與字線WL相交的方向上對齊。位于有源區(qū)51a的中部的第二n型雜質擴散區(qū)與位線電連接，而位于有源區(qū)51a的兩側上的第一和第三n型雜質擴散區(qū)55a、55c電連接到下文所述的電容器的上電極。
然后，絕緣膜形成在硅基片51、元件隔離絕緣膜52以及柵極54上。然后，通過蝕刻該絕緣膜而保留側壁絕緣膜56。
接著，使用柵極54和側壁絕緣膜56作為掩膜，n型雜質再次被離子注入到有源區(qū)51a中。因此，第一至第三n型雜質擴散區(qū)55a至55c被形成為LDD結構。
相應地，形成具有第一和第二n型雜質擴散區(qū)55a、55b和一個柵極54的第一nMOS晶體管T1以及具有第二和第三n型雜質擴散區(qū)55b、55c以及另一個柵極54的第二nMOS晶體管T2。
然后，通過CVD方法用于覆蓋nMOS晶體管T1、T2的絕緣覆蓋膜58形成在硅基片51上。例如，氮氧化硅(SiON)膜被形成為覆蓋膜58。
接著，通過CVD方法使用TEOS在覆蓋膜58上形成約1.0微米厚的氧化硅膜。該氧化硅膜被作為第一層間絕緣膜59。
然后，通過對第一層間絕緣膜59和覆蓋膜58進行構圖而在第一和第三n型雜質擴散區(qū)55a、55c上形成第一和第二接觸孔59a、59b。
然后，通過濺射方法在第一和第二接觸孔59a、59b中以及第一層間絕緣膜59上順序地形成20nm厚的Ti膜和50nm厚的TiN膜作為膠膜。接著，通過CVD方法，在該膠膜上形成具有完全埋住第一和第二接觸孔59a、59b的厚度的W膜。然后，通過CMP方法對W膜和膠膜進行拋光，以從第一層間絕緣膜59的上表面上除去。因此，保留在第一和第二接觸孔59a、59b中的鎢膜和膠膜被分別用作為第一和第二導電插塞60a、60b。
接著，通過濺射方法在第一層間絕緣膜59以及第一和第二導電插塞60a、60b上順序地形成10至30nm厚的Ti膜以及100至300nm厚的Pt膜。
然后，通過RF濺射方法在第一導電膜81上形成100至300nm厚的PZT膜作為鐵電膜82。作為形成鐵電膜82的方法，除了上述方法之外還有MOD方法、MOCVD方法、凝膠方法等等。并且，作為鐵電膜82的材料，除了PZT之外還可以采用在第五實施例中所示的PZT材料、Bi分層結構組合物或者其它金屬氧化物鐵電材料。
接著，作為構成鐵電膜82的PZT膜的結晶處理，在氧氣環(huán)境中，在650至850℃的溫度下執(zhí)行30至120秒的RTA處理。
然后，通過濺射方法在鐵電膜82上形成100至300nm厚的氧化銥(IrO2)膜，作為第二導電膜83。
接著，分別在第一和第二導電插塞60a、60b上方的第二導電膜83及其外圍區(qū)域上形成第一硬掩膜84a和第二硬掩膜84b。第一硬掩膜84a和第二硬掩膜84b具有一種結構，其中分別順序地形成TiN膜和SiO2膜。并且，第二硬掩膜84b形成在位于存儲單元區(qū)域的四個角中的第一導電插塞60a或第二導電插塞60b上，并且具有比第一硬掩膜84a更寬的底部面積。例如，第一硬掩膜84a具有1.0微米×1.0微米的平面尺寸，并且第二硬掩膜84b具有1.5微米×1.0微米的平面尺寸。
然后，位于不被第一硬掩膜84a和第二硬掩膜84b所覆蓋的區(qū)域中的第二導電膜83、鐵電膜82和第一導電膜85被蝕刻。通過使用感應耦合等離子體蝕刻裝置來蝕刻這些薄膜81至83。包含HBr和O2的混合氣體被用于蝕刻第一和第二導電膜81、83，并且包含氯氣(Cl2)和氬氣(Ar)的混合氣體被用于蝕刻鐵電膜82。
結果，如圖27B中所示，被保留在第一硬掩膜84a下方的第二導電膜83作為上電極84a，鐵電膜82作為絕緣膜82a，并且第一導電膜81作為下電極81a。然后，第一電容器Q01由下電極81a、絕緣膜82a和上電極83a所構成。并且，被保留在第二硬掩膜84b下方的第二導電膜83作為上電極83b，鐵電極82作為絕緣膜82b，并且第一導電膜81作為下電極81b。然后，第二電容器Q02由下電極81b、絕緣膜82b和上電極83b所構成。
在存儲單元區(qū)域中第一和第二電容器Q01、Q02與有源區(qū)51a之間的位置關系在作為平面視圖的圖29中示出。
然后，為了恢復由于蝕刻所破壞的鐵電膜82的薄膜質量，在氧氣環(huán)境中對第一和第二電容器Q01、Q02進行退火。
接著，如圖28A中所示，例如氧化鋁膜被形成為覆蓋第一層間絕緣膜59上的第一和第二電容器Q01、Q02的一個電容器保護絕緣膜62。然后，由SiO2所制成的第二層間絕緣膜63形成在第一層間絕緣膜59上。第二層間絕緣膜63的表面被通過CMP方法而平面化。
然后，如圖28B中所示，通過蝕刻第二層間絕緣膜63、絕緣電容器保護膜62、第一層間絕緣膜59、以及在第二n型雜質擴散區(qū)55b上的覆蓋膜58而形成第三接觸孔63a。然后，在第三接觸孔63a中形成由Ti層、TiN層和W層所制成的第三導電插塞64。另外，當用防氧化膜(未示出)覆蓋第三導電插塞64時，分別在第一和第二電容器Q01、Q02的上電極83a、83b上形成通孔63b、63c。
然后，為了恢復在形成通孔63b、63c中被破壞的第一和第二電容器Q01、Q02的薄膜質量，在氧氣環(huán)境中對第一和第二電容器Q01、Q02進行退火。在這種情況中，由于第二電容器Q02的平坦表面比第一電容器Q0l的平坦表面更寬，因此在第二電容器Q02上的通孔63c的直徑被設置為比第一電容器Q01上的通孔63b的直徑更大，以增強退火效果。
接著，除去防氧化膜。然后，在第二層間絕緣膜63上形成通過通孔63b連接到第一電容器Q01的上電極83a的第一布線65a以及通過通孔63c連接到第二電容器Q02的上電極83b的第二布線65c。并且連接到第三導電插塞64的導電焊盤65b形成在第二層間絕緣膜63上。
然后，通過CVD方法在第二層間絕緣膜63上形成用于覆蓋布線65a、65c和導電焊盤65b的第三層間絕緣膜66。接著，在導電焊盤65b上的第三層間絕緣膜66中形成通孔66b，然后把由TiN膜和W膜所構成的第四導電插塞67埋在通孔66b中。然后，在第三層間絕緣膜66上形成在與字線WL正交的方向上延伸并且連接到第四導電插塞67的條狀位線。
根據(jù)上述步驟所形成的第二電容器Q02被設置在存儲單元區(qū)域的四個角中，并且具有比形成在除了四個角之外的其它部分中的第一電容器Q01更寬的面積以及更大的所存儲電荷量QSW。
結果，可以防止在存儲單元區(qū)域A的四個角中的電容器的所存儲電荷量QSW減小，如圖4和圖5中所示，因此可以使第一和第二電容器Q01、Q02的所存儲電荷量QSW的數(shù)值一致。因此，在存儲單元區(qū)域A中的第一和第二電容器Q01、Q02可以不用作為為電容器，而是作為由讀出放大器所驅動的實際操作電容器。
在這種情況中，第二電容器Q02的分布不限于存儲單元區(qū)域的四個角。與第六至第九實施例相同，第二電容器Q02可以沿著存儲單元區(qū)域A的最外圍排列，或者兩個或更多的第二電容器Q02可以形成在接近存儲單元區(qū)域A的對角方向的四個角的位置處，或者第二電容器Q02可以形成在電容器密度稀疏的區(qū)域中。
在上述例子中，第一電容器Q01和第二電容器Q02被同時形成。但是這些電容器可以通過分離的步驟形成。并且，第二電容器Q02的上電極83b的平面形狀可以形成為多邊形，如果該平面形狀比第一電容器Q01的上電極83a的平面形狀更寬即可。
(第十二實施例)在上述實施例中，通過使用最接近于方形存儲單元區(qū)域的四個角的電容器作為偽電容器，或者通過比其它電容器增加最接近于四個角的電容器的面積而抑制實際操作電容器的所存儲電荷量的減小。
在本實施例中，下面將描述不在存儲單元區(qū)域中提供偽電容器或者增加一部分電容器的面積，而是比其它電容器增加施加在存儲單元區(qū)域的四個角或最外圍上的電容器的電壓，而實際操作具有較小地存儲電荷的電容器。
首先，在圖30A中示出構成存儲單元的MOS晶體管、鐵電電容器、字線以及極板線之間的電連接關系。
在圖30A中，可變電壓被施加到極板線PL上以寫入或讀出信息。并且，MOS晶體管的柵極連接到字線WL。鐵電電容器Cfer被連接在MOS晶體管的源極/漏極之一與極板線PL之間。并且，位線BL連接到MOS晶體管的源極/漏極中的另一個。位線BL處于位線電容Cbit被相等的連接在位線BL與接地或設置為固定電壓的部分GND之間的狀態(tài)。一個數(shù)位的電路被重新寫入到圖30B或30C中所示的等效電路中。
接著，通過使用圖30C中的等效電路提取施加到位線電容Cbit的電壓。
鐵電電容器的電壓-電荷特性具有圖31中所示的滯后回線。假設數(shù)據(jù)“1”被寫入到鐵電電容器Cfer。然后，如圖30C所示，如果電壓Vcc被施加到極板線PL，以從鐵電電容器Cfer讀取數(shù)據(jù)，一個電壓Vfer被施加到位線電容Cbit。即，Vcc＝Vfer+Vbit。在這種情況中，Vcc、Vfer和Vbit的單位為伏特。
當Vcc被施加到極板線PL時，在存儲于鐵電電容器Cfer中的電荷量的改變量ΔQ11由方程(1)給出。在這種情況中，在方程(1)中，Q(Vfer)為存儲在被施加電壓Vfer的鐵電電容器Cfer中的所存儲電荷量。
ΔQ11＝Q(Vfer)-(-Pr)＝Q(Vfer)+Pr ...(1)并且，由于位線電容Cbit的電荷量與鐵電電容器Cfer的電荷量相同，則滿足如下方程(2)ΔQ11＝Cbit×(Vcc-Vfer)...(2)根據(jù)方程(1)、(2)，滿足如下方程(3)、(4)。
Q(Vfer)+Pr＝Cbit×(Vcc-Vfer)...(3)
Q(Vfer)＝-Cbit×(Vfer-Vcc)-Pr...(4)相應地，被施加到鐵電電容器Cfer上的電壓Vf11被導出作為在圖31中所示的滯后曲線與直線y之間的交叉點。
并且，位線BL的電勢ΔVH11被給出為ΔVH11＝Vcc-Vf11，該電勢被由如下方程(5)、(6)導出。
Vf11＝Vref＝-((Q(Vfer)+Pr)/Cbit+Vcc...(5)ΔVH11＝Vcc-Vf11＝(Q(Vfer+Pr)/Cbit...(6)根據(jù)上述方程，位線BL的電勢ΔVH11根據(jù)位線電容Cbit的大小而改變。因此，如果施加到鐵電電容器Cfer的電壓被增加位線電容Cbit的量，則在讀取數(shù)據(jù)時可以增加在鐵電電容器Cfer中的視在所存儲電荷量。
相應地，在圖4中所示的存儲單元區(qū)域A中，為了讀取在所在座電荷量較小的電容器中存儲的數(shù)據(jù)，則通過MOS晶體管電連接到在四個角中形成的電容器的位線容量應當被設置為大于其它位線。
因此，如圖32A中所示，MOS晶體管85形成在接近硅基片1的四個角的存儲單元區(qū)域的外部。然后，如圖32B中所示，在存儲單元區(qū)域中的開頭和末端位線20連接到MOS晶體管85的柵極85g。這些位線20通過設置在存儲單元區(qū)域的四個角中的MOS晶體管T1、T2連接到電容器10。并且MOS晶體管85的源極/漏極85s、85d被保持在地電勢或固定電勢。
相應地，MOS晶體管85等效地作為電容器元件，因此通過存儲單元區(qū)域的開頭和末端位線20的電容可以被增加到大于其它位線20的電容。在這種情況中，多個MOS晶體管85可以連接到位線20。
并且，如圖33中所示，用于改變位線電容Cbit的電容器86形成在四個角附近的存儲單元區(qū)域的外部。電容器86形成在第一層間絕緣膜9上，以具有與圖2中的右側所示的存儲單元電容器相同的結構。并且，位線20通過形成在第二和第三層間絕緣膜13、18中的通孔(未示出)連接到電容增加電容器86的上電極86c。在這種情況中，電容增加電容器86的下電極86a固定在地電勢或者固定電勢。
并且，如圖34中所示，兩個或更多的電容增加電容器86連接到通過存儲單元區(qū)域的多條位線20中的開頭和末端位線20。在這種情況中，該電容增加電容器86可以連接到數(shù)目少于開頭和末端位線20的數(shù)目的其它位線20。在這種情況中，連接到位線20的電容增加電容器86的數(shù)目可以向著存儲單元區(qū)域的中央逐步減小。結果，可以從內向外逐步地增加在存儲單元區(qū)域中的電容器的數(shù)據(jù)讀取電壓。
在此，電容增加電容器86和MOS晶體管85都可以連接到位線20，以改變位線電容Cbit。這是因為電容器86和MOS晶體管85都作為電容增加元件。
在上述圖32A、圖33和圖34中，形成在除了元件隔離絕緣膜2之外的上側的絕緣膜被從圖中省略，并且在圖2和圖3中相同的標號表示相同的元件，并且在存儲單元區(qū)域中的所有電容器被用作為實際操作鐵電電容器。
另外，為了提高形成在存儲單元區(qū)域的四個角上的電容器的電壓，如下的升壓電路可以連接到極板線PL。例如，升壓電路形成在外圍電路區(qū)域中，然后該升壓電路分別連接到在存儲單元區(qū)域中的開頭和末端極板線10a。
圖35中所示的升壓電路具有MOS晶體管87和一個電容器88或者兩個或更多電容器88。MOS晶體管87的柵極連接到分別形成于存儲單元區(qū)域中的開頭和末端字線WL。并且，電容器88的一個電極連接到MOS晶體管87的源極/漏極之一。如果存在多個電容器88，則這些電容器88相并聯(lián)。另外，從外圍電路延伸的極板線升壓信號線連接到電容器88的其它電極。則MOS晶體管87的源極/漏極都連接到從極板線驅動器22延伸的信號線的中部。
然后，在電壓Vcc施加到開頭和末端極板線PL(10a)時的時間點處，通過極板線升壓信號線施加升壓信號，并且ON電壓被施加到開頭和末端字線WL。結果，相應于升壓信號的電壓和電容器88的數(shù)目，在極板線PL上的電壓被升高。相應地，施加到圖30中所示的鐵電電容器Cfer的電壓Vf11增加，因此不容易出現(xiàn)讀取錯誤。
在這種情況中，極板線升壓電路可以連接到存儲單元區(qū)域中除了開頭和末端極板線之外的其它極板線10a。在這種情況中，通過向著存儲單元區(qū)域的中央減少在連接到極板線10a的極板線升壓電路中的電容器88的數(shù)目可以逐步減小提升電壓。
如上文所述，根據(jù)本發(fā)明，偽電容器可以有選擇地形成在存儲單元區(qū)域的四個角處。因此，可以避免在設置于存儲單元區(qū)域的多個實際操作電容器中在存儲單元區(qū)域的容易出現(xiàn)退化的四個角處的實際操作電容器發(fā)生退化。
并且，可以采用導電圖案連接到偽電容器的上電極的結構。因此，可以容易地使用于在存儲單元區(qū)域中形成實際操作電容器等等的反應氣體分布變?yōu)榫鶆?，并且可以避免實際操作電容器的性能退化。
結果，可以抑制具有鐵電膜的實際操作電容器發(fā)生退化，并且可以減小單元陣列的所占用面積，并且保持較高的成品率和性能。
根據(jù)上述發(fā)明，在垂直和水平地形成在存儲單元區(qū)域中的多個電容器中最接近于存儲單元區(qū)域的四個角的電容器的面積被設置為比其它電容器的面積更寬。
因此，可以抑制這樣一種情況，即，如果最接近于存儲單元區(qū)域的四個角的電容器的存儲電容局布地降低，則最接近于四個角的電容器中的所存儲電荷量被減少到小于其它電容器的電荷量。
并且，電容補充元件形成在通過晶體管與最接近存儲單元區(qū)域的四個角的電容器相連接的位線中。因此，即使最接近于四個角的電容器的存儲電容局部地減小，也可以抑制在該電容器中所存儲的數(shù)據(jù)讀取錯誤的情況。
另外，升壓電路連接到與最接近于存儲單元區(qū)域的四個角處的電容器相連接的極板線。因此，即使位于最接近四個角處的電容器的存儲電容被局部地降低，也可以防止在電容器中所存儲的數(shù)據(jù)讀取錯誤。
權利要求
1.一種半導體器件，包括形成在半導體基片上的第一絕緣膜；形成在第一絕緣膜上的存儲單元區(qū)域中的第一實際操作電容器，每個第一實際操作電容器具有第一上電極、第一電介質膜，以及第一下電極；形成在該第一絕緣膜上的存儲單元區(qū)域的四個角中的第二實際操作電容器，每個第二實際操作電容器具有面積大于該第一上電極的第二上電極、第二電介質膜和第二下電極；以及用于覆蓋該第一實際操作電容器和第二實際操作電容器的第二絕緣膜。
2.根據(jù)權利要求1所述的半導體器件，其中至少一個第二下電極與至少其它的第二下電極和第一下電極之一整體形成，以構成第一極板線。
3.根據(jù)權利要求2所述的半導體器件，其中位于第一上電極下方的部分的寬度被設置為在正交方向上的第一極板線中的第二上電極下的部分的寬度相等，該正交方向與該第一電極和第二下電極相鄰設置的沿線方向相交。
4.根據(jù)權利要求2所述的半導體器件，其中位于第二上電極下方的部分的寬度被設置為比在正交方向上的第一極板線中的第一上電極下的部分的寬度更寬，該正交方向與該第一電極和第二下電極相鄰設置的沿線方向相交。
5.根據(jù)權利要求1所述的半導體器件，其中進一步包括通過整體地形成第二下電極而構成的第二極板線；以及通過整體地形成第一下電極而構成的第三極板線，其寬度比第二極板線更窄。
6.根據(jù)權利要求1所述的半導體器件，其中進一步包括緊接著在第一下電極下方在第一絕緣膜中形成的第一通孔；形成在第一通孔中并且連接到第一下電極的第一導電插塞；緊接著在第二下電極下方在第一絕緣膜中形成的第二通孔；以及形成在第二通孔中并且連接到的第二下電極的第二導電插塞。
7.根據(jù)權利要求1所述的半導體器件，其中進一步包括形成在第一上電極上的第二絕緣膜中的第一通孔；通過第一通孔電連接到第一實際操作電容器的第一布線；形成在第二上電極上的第二絕緣膜中并且具有比第一通孔更大的直徑的第二通孔；以及通過第二通孔電連接到的第二實際操作電容器的第二布線。
8.根據(jù)權利要求1所述的半導體器件，其中該第二實際操作電容器不但形成在第二實際操作電容器的四個角上，而且還沿著該存儲單元區(qū)域的最外圍形成。
9.根據(jù)權利要求1所述的半導體器件，其中該第二實際操作電容器從該存儲單元區(qū)域的四個角向中央?yún)^(qū)域形成為多個。
10.根據(jù)權利要求1所述的半導體器件，其中第一下電極和第二下電極具有通過分別對第一導電膜進行構圖而形成的結構，并且該第一上電極和第二上電極具有通過分別對第二導電膜進行構圖而形成的結構。
11.根據(jù)權利要求1所述的半導體器件，其中該第二實際操作電容器還形成在電容器密度較稀疏的區(qū)域，形成在除了存儲單元區(qū)域的四個角之外的內側上。
12.根據(jù)權利要求1所述的半導體器件，其中該第二實際操作電容器還形成在使得電容器重復結構被無序排列的區(qū)域中，形成在該存儲單元區(qū)域的四個角之外的內側上。
13.一種半導體器件，包括形成在半導體基片上的第一絕緣膜；形成在第一絕緣膜上的存儲單元區(qū)域中的第一實際操作電容器，每個第一實際操作電容器具有第一上電極、第一電介質膜和第一下電極；形成在第一絕緣膜上的存儲單元區(qū)域中的四個角處的第二實際操作電容器，每個第二實際操作電容器具有第二上電極、第二電介質膜和第二下電極；用于覆蓋第一實際操作電容器和第二實際操作電容器的第二絕緣膜；通過第一晶體管電連接到第一實際操作電容器的第一上電極的第一位線；通過第二晶體管電連接到第二實際操作電容器的第二上電極的第二位線；以及連接到每個第二位線的一個或兩個或多個電容補充元件。
14.根據(jù)權利要求13所述的半導體器件，其中第二實際操作電容器還形成在該存儲單元區(qū)域的四個角之間；以及連接到每個第二位線的電容補充元件的數(shù)目每隔逐漸遠離四個角的一條位線而減小。
15.根據(jù)權利要求13所述的半導體器件，其中該電容補充元件具有與第一或第二實際操作電容器相同的結構。
16.根據(jù)權利要求13所述的半導體器件，其中該電容補充元件為MOS晶體管。
17.一種半導體器件，其中包括形成在半導體基片上的第一絕緣膜；形成在存儲單元區(qū)域中的第一絕緣膜上的極板線；分別連接到該極板線的電容器；連接到每個第一極板線的升壓電路，該第一極板線在極板線中被設置為最接近該存儲單元區(qū)域的四個角。
18.根據(jù)權利要求17所述的半導體器件，其中在升壓電路還連接到第二極板線，該第二極板線在極板線中被形成在該存儲單元區(qū)域的四個角之間，以及連接到每個第一和第二極板線的該升壓電路的提升電壓隨著與四個角的距離增加而減小。
全文摘要
在此提供一種半導體器件，其中包括形成在半導體基片上的第一絕緣膜；垂直和水平地形成在存儲單元區(qū)域中的第一絕緣膜上的實際操作電容器；有選擇地形成在該存儲單元區(qū)域的四個角上的偽電容器；以及形成在該實際操作晶體管和偽電容器上的第二絕緣膜。
文檔編號H01L27/115GK1825595SQ20061000509
公開日2006年8月30日 申請日期2003年3月19日 優(yōu)先權日2002年3月20日
發(fā)明者齊藤丈靖, 上野清治 申請人:富士通株式會社