專利名稱：半導(dǎo)體晶體管元件及其制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體晶體管元件及其制作方法，尤其涉及一種無(wú)氮化硅間隙壁(silicon nitride spacer-less)的N或P型金屬氧化物半導(dǎo)體(metal-oxide-semiconductor，MOS)場(chǎng)效應(yīng)晶體管元件及其制作方法。
背景技術(shù)：
如該行業(yè)者所知，目前具有應(yīng)變硅(strained silicon)的高速金屬氧化物半導(dǎo)體晶體管元件乃利用硅鍺層的晶格常數(shù)與硅不同導(dǎo)致當(dāng)硅外延在硅鍺上時(shí)產(chǎn)生結(jié)構(gòu)上應(yīng)變的原理。在此類型的應(yīng)變硅-場(chǎng)效應(yīng)晶體管元件中，通常牽涉到硅層的雙軸向伸張應(yīng)變(biaxial tensile strain)，這是由于硅鍺層的晶格常數(shù)(lattice constant)比硅大，這使得硅的能帶結(jié)構(gòu)(band structure)發(fā)生改變，進(jìn)而造成載流子移動(dòng)性增加。因此溝道區(qū)域采用應(yīng)變硅結(jié)構(gòu)的元件可獲得1.5倍甚至高達(dá)8倍左右的速度增益。
請(qǐng)參照?qǐng)D1至圖3，其繪示的是現(xiàn)有技藝制作半導(dǎo)體NMOS晶體管元件10的方法剖面示意圖。如圖1所示，半導(dǎo)體NMOS晶體管元件10包括含有一硅層16的半導(dǎo)體襯底，在硅層16中形成有一源極18以及一藉由溝道區(qū)域22與源極18彼此分隔的漏極20。根據(jù)現(xiàn)有技藝，硅層16可以是一經(jīng)由外延形成在一硅鍺層(圖未示)上的應(yīng)變硅層。通常，半導(dǎo)體NMOS晶體管元件10另有淺結(jié)源極延伸17以及淺結(jié)漏極延伸19。在溝道區(qū)域22上形成有一柵極介電層14，在柵極介電層14上則形成有柵極12，其中柵極12一般包含有多晶硅。
半導(dǎo)體NMOS晶體管元件10的源極18以及漏極20為注入砷、銻或磷的N+摻雜區(qū)域，半導(dǎo)體NMOS晶體管元件10的溝道區(qū)域22則為注入硼的P型摻雜區(qū)域，在柵極12的側(cè)壁上形成有氮化硅間隙壁32。在氮化硅間隙壁32與柵極12的側(cè)壁之間為襯墊層30，其通常為二氧化硅所構(gòu)成。半導(dǎo)體NMOS晶體管元件10的裸露硅表面上，例如漏極以及源極上，形成有一硅化金屬層42。制作圖1中的半導(dǎo)體NMOS晶體管元件10的步驟為該行業(yè)者所熟知，因此其細(xì)節(jié)不另重復(fù)贅述。
如圖2所示，在完成圖1中的半導(dǎo)體NMOS晶體管元件10的結(jié)構(gòu)之后，通常會(huì)接著在半導(dǎo)體襯底上沉積一氮化硅蓋層46，其中氮化硅蓋層46覆蓋硅化金屬層42以及氮化硅間隙壁32，而其厚度通常介于200至400埃左右。根據(jù)現(xiàn)有技藝，沉積氮化硅蓋層46的主要用意是使后續(xù)的接觸孔蝕刻能有明顯的蝕刻終點(diǎn)，也就是用來(lái)作為蝕刻停止層。在沉積氮化硅蓋層46之后，接著才沉積介電層48，例如硅氧層等，且通常介電層48比氮化硅蓋層46厚許多。
接著，如圖3所示，利用現(xiàn)有的光刻以及蝕刻工藝，于介電層48與氮化硅蓋層46中形成接觸孔52。如前所述，在蝕刻接觸孔52過(guò)程中，氮化硅蓋層46的功能即在提供此等離子體干蝕刻的終點(diǎn)，藉此減少或避免等離子體蝕刻對(duì)于源極或漏極的傷害。
前述現(xiàn)有技藝仍存在有一些缺點(diǎn)需要改善。例如，在現(xiàn)有技藝中，為了使晶體管的效能獲得提升，通常會(huì)使覆蓋在氮化硅間隙壁32上的氮化硅蓋層46帶有一應(yīng)力，例如伸張(tensile)應(yīng)力或者壓縮(compressive)應(yīng)力，然而，傳統(tǒng)的作法其使晶體管的效能獲得提升的效果仍然有限，尚無(wú)法達(dá)到令人滿意的程度。

發(fā)明內(nèi)容
因此，本發(fā)明的主要目的在提供一種制作無(wú)氮化硅間隙壁的半導(dǎo)體MOS晶體管元件，使半導(dǎo)體MOS晶體管元件具有較佳的操作效能。
根據(jù)本發(fā)明的優(yōu)選實(shí)施例，本發(fā)明提供一種制作金屬氧化物半導(dǎo)體(MOS)晶體管元件的方法，包含有提供一半導(dǎo)體襯底，其具有一有源區(qū)域，其中該有源區(qū)域由一淺溝絕緣結(jié)構(gòu)所隔離；于該有源區(qū)域上形成一柵極介電層；于該柵極介電層上形成一柵極，該柵極具有一側(cè)壁以及一上表面；于該柵極的該側(cè)壁上形成一襯墊層；于該襯墊層上形成一氮化硅間隙壁；利用該柵極以及該氮化硅間隙壁作為注入掩模，對(duì)該有源區(qū)域進(jìn)行一離子注入工藝，藉此于該主表面的該柵極兩側(cè)形成一漏極/源極區(qū)域；
于該柵極的該上表面以及該漏極/源極區(qū)域上形成一硅化金屬層；進(jìn)行一蝕刻工藝，去除一預(yù)定厚度的該淺溝絕緣結(jié)構(gòu)，以于該有源區(qū)域的周緣形成一高度落差h；去除該氮化硅間隙壁；以及形成與該襯墊層直接接壤的一應(yīng)力層，且該應(yīng)力層具有一特定的應(yīng)力狀態(tài)，且延伸至該淺溝絕緣結(jié)構(gòu)上。
本發(fā)明另揭露一種制作互補(bǔ)式金屬氧化物半導(dǎo)體(CMOS)晶體管元件的方法，包含有提供一半導(dǎo)體襯底，其具有一第一有源區(qū)域以及一第二有源區(qū)域，其中該第一有源區(qū)域以及第二有源區(qū)域之間是由一淺溝絕緣結(jié)構(gòu)所隔離；分別于該第一有源區(qū)域以及第二有源區(qū)域上形成一第一柵極介電層以及一第二柵極介電層；分別于第一柵極介電層以及第二柵極介電層上形成一第一柵極以及第二柵極，各該第一、第二柵極皆具有一側(cè)壁以及一上表面；于該第一、第二柵極的該側(cè)壁上形成一襯墊層；于該襯墊層上形成一氮化硅間隙壁；進(jìn)行一離子注入工藝，于該第一、第二柵極的兩側(cè)形成一漏極/源極區(qū)域；于該第一、第二柵極的該上表面以及該漏極/源極區(qū)域上形成一硅化金屬層；進(jìn)行一蝕刻工藝，去除一預(yù)定厚度的該淺溝絕緣結(jié)構(gòu)，形成一高度落差h；去除該氮化硅間隙壁；以及分別于該第一有源區(qū)域以及第二有源區(qū)域上形成與該襯墊層直接接壤的一第一應(yīng)力層以及一第二應(yīng)力層，且該第一應(yīng)力層處于一伸張應(yīng)力狀態(tài)，而該第二應(yīng)力層處于一壓縮應(yīng)力狀態(tài)，其中該第一應(yīng)力層以及第二應(yīng)力層皆延伸至該淺溝絕緣結(jié)構(gòu)之上。
本發(fā)明的特征在結(jié)合具有不同應(yīng)力(stress)作用下(壓縮或伸張)的氮化硅蓋層以及一額外的淺溝絕緣層的回蝕刻步驟，使N或P型金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管元件可以同時(shí)具有較高的電流增益，藉以改善半導(dǎo)體晶體管元件的操作效能。
為了使本領(lǐng)域技術(shù)人員能更近一步了解本發(fā)明的特征及技術(shù)內(nèi)容，請(qǐng)參閱以下有關(guān)本發(fā)明的詳細(xì)說(shuō)明與附圖。然而附圖僅供參考與輔助說(shuō)明用，并非用來(lái)對(duì)本發(fā)明加以限制。


圖1至圖3繪示的是現(xiàn)有技藝制作半導(dǎo)體NMOS晶體管元件的方法剖面示意圖；圖4至圖11繪示的是本發(fā)明優(yōu)選實(shí)施例制作CMOS元件的方法剖面示意圖；圖12顯示的是針對(duì)N/PMOS晶體管，分別對(duì)三種不同情況下經(jīng)測(cè)試所得到的電流增益；圖13繪示的是本發(fā)明另一優(yōu)選實(shí)施例的剖面示意圖；圖14繪示的是本發(fā)明另一優(yōu)選實(shí)施例的剖面示意圖。
主要元件符號(hào)說(shuō)明1NMOS區(qū)域2PMOS區(qū)域10 NMOS晶體管元件 12 柵極14 柵極介電層 16 硅層17 淺結(jié)源極延伸18 源極19 淺結(jié)漏極延伸20 漏極22 溝道區(qū)域25 淺溝絕緣結(jié)構(gòu)30 襯墊層 32 氮化硅間隙壁42 硅化金屬層 46 氮化硅蓋層48 介電層 52 接觸孔68 遮蔽層 78 遮蔽層88 遮蔽層100 NMOS晶體管元件 112 柵極114 柵極介電層117 淺結(jié)源極延伸118 源極119 淺結(jié)漏極延伸120 漏極122 溝道區(qū)域130 襯墊層132 氮化硅間隙壁146 氮化硅蓋層246 氮化硅蓋層
具體實(shí)施例方式
請(qǐng)參照?qǐng)D4至圖11，其繪示的是本發(fā)明優(yōu)選實(shí)施例制作半導(dǎo)體MOS晶體管元件10與100的方法的剖面示意圖，其中相同的元件或部位仍沿用相同的符號(hào)來(lái)表示。需注意的是圖式僅以說(shuō)明為目的，并未依照比例尺寸作圖。此外，在圖4至圖11中對(duì)于與本發(fā)明有關(guān)的部分的光刻及蝕刻工藝由于為本領(lǐng)域技術(shù)人員所熟知，因此并未明示于圖式中。
本發(fā)明是關(guān)于一種制作集成電路中的MOS晶體管元件或者CMOS元件的方法，圖4至圖11中特別以CMOS工藝作為說(shuō)明。首先，如圖4所示，先準(zhǔn)備包含有硅層16的半導(dǎo)體襯底，其中區(qū)域1乃用以制作NMOS元件10的區(qū)域，而區(qū)域2則用以制作PMOS元件100。前述的半導(dǎo)體襯底可以是硅襯底或者是硅覆絕緣(silicon-on-insulator，SOI)襯底，也可包含硅鍺(SiGe)化合物半導(dǎo)體、硅碳(SiC)化合物半導(dǎo)體、硅鍺碳(SiGeC)化合物半導(dǎo)體等。形成圖4中的MOS晶體管元件的步驟大致如下在硅層16形成淺溝絕緣(STI)結(jié)構(gòu)25；形成柵極氧化層14及114；形成柵極12及112；在柵極側(cè)壁上形成襯墊層30以及130；進(jìn)行離子注入以形成淺結(jié)源極延伸17、117以及淺結(jié)漏極延伸19、119；以及形成間隙壁32以及132。
前述進(jìn)行離子注入以形成淺結(jié)源極延伸17、117以及淺結(jié)漏極延伸19、119可利用不同的離子注入光掩模，先在區(qū)域1內(nèi)的硅層16中，形成NMOS元件10的淺結(jié)源極延伸17以及淺結(jié)漏極延伸19，接著，于區(qū)域2內(nèi)的硅層16中形成PMOS元件100的淺結(jié)源極延伸117以及淺結(jié)漏極延伸119。淺結(jié)源極延伸17以及淺結(jié)漏極延伸19之間為一N溝道22，淺結(jié)源極延伸117以及淺結(jié)漏極延伸119之間為一P溝道122。
根據(jù)本發(fā)明的優(yōu)選實(shí)施例，柵極氧化層14及114可由二氧化硅所構(gòu)成。然而，在本發(fā)明的另一實(shí)施例中，柵極氧化層14及114也可由高介電常數(shù)(high-k)材料所構(gòu)成，例如，經(jīng)過(guò)氮化的二氧化硅或氮氧化硅(oxynitride)，或者由高介電常數(shù)材料與二氧化硅的組合。此外，柵極氧化層14及114也可能是由氮化硅、氧化鋁、氧化鉿(HfO2)、氧化鋯(ZrO2)、氮氧化鉿(HfOxNy)、或氮氧硅化鉿(HfSiOxNy)所構(gòu)成者。
根據(jù)本發(fā)明的優(yōu)選實(shí)施例，柵極12及112可以是由摻雜多晶硅所構(gòu)成，但不限于此。在其它實(shí)施例中，柵極12及112也可以是由任何其它導(dǎo)電材料所構(gòu)成，例如，摻雜硅、硅鍺化合物、硅碳化合物、鎢(W)、鉭(Ta)、鉬(Mo)、鈦(Ti)、錸(Re)、銥(Ir)、鋁等金屬及其合金，或者硅化鈷、硅化鎳、硅化鎢、硅化鈦等硅化金屬，或者氮化鎢、氮化鉭、氮化鈦、氮硅鉭(TaSiN)等金屬氮化物。
在柵極12及112的側(cè)壁上形成的間隙壁32及132為氮化硅所構(gòu)成。在柵極與氮化硅間隙壁之間另有襯墊層30以及130，前述的襯墊層可以為氧化硅所構(gòu)成，且襯墊層30以及130通常為L(zhǎng)型剖面且其厚度約在30至120埃之間。此外，前述的襯墊層30以及130可另有一偏移間隙壁(offsetspacer)，其為本領(lǐng)域技術(shù)人員所知，因此并未圖示。
圖4中另有以x-z軸座標(biāo)標(biāo)示者，其中x軸即代表淺結(jié)源極延伸17與淺結(jié)漏極延伸19之間的溝道方向，z軸則代表溝道向上至柵極的方向。另外，y軸則是垂直于紙面的方向。
如圖5所示，在形成氮化硅間隙壁32及132之后，利用如光致抗蝕劑等材料的遮蔽層68將區(qū)域2覆蓋住。接著進(jìn)行一離子注入工藝，將N型摻雜劑物種，例如砷、銻或磷等注入?yún)^(qū)域1內(nèi)的硅層16中，藉此形成NMOS元件10的源極區(qū)域18以及漏極區(qū)域20。完成前述的離子注入工藝之后，遮蔽層68隨即被剝除。
如圖6所示，以類似的方法，在區(qū)域1上利用如光致抗蝕劑等材料的遮蔽層78將其覆蓋。接著，進(jìn)行另一離子注入工藝，將P型摻雜劑物種，例如硼等注入?yún)^(qū)域2內(nèi)的硅層16中，藉此形成PMOS元件100的源極區(qū)域118以及漏極區(qū)域120。完成前述的離子注入工藝之后，遮蔽層78隨即被剝除。
本領(lǐng)域技術(shù)人員應(yīng)理解前述如圖5以及圖6中所示的注入順序可以顛倒。換言之，可以先進(jìn)行區(qū)域2內(nèi)的P型摻雜，然后再進(jìn)行區(qū)域1內(nèi)的N型摻雜。此外，在完成漏極源極的摻雜后，半導(dǎo)體襯底通常可以繼續(xù)進(jìn)行一退火(annealing)或活化(activation)摻雜劑的熱工藝，此退火或活化步驟也為本領(lǐng)域技術(shù)人員所熟知，不再另外加以贅述。
如圖7所示，接著進(jìn)行硅化金屬(salicide)工藝，在源極區(qū)域以及漏極區(qū)域或者在柵極上形成如硅化鎳等硅化金屬層42。前述的硅化金屬工藝包括在半導(dǎo)體襯底上濺鍍或沉積一金屬層，例如鎳或鈷等金屬，然后使該金屬層與接觸到的硅表面反應(yīng)成硅化金屬，最后再去除未反應(yīng)的剩余金屬層。
此外，在進(jìn)行前述的硅化金屬工藝之前，也可以先將區(qū)域2內(nèi)的源極區(qū)域以及漏極區(qū)域的硅表面先蝕除一部分，然后再長(zhǎng)出一層硅鍺層，再使硅化金屬層42形成在源極區(qū)域以及漏極區(qū)域的該硅鍺層上。另外，在進(jìn)行前述的硅化金屬工藝之前，也可以在區(qū)域1內(nèi)的源極區(qū)域以及漏極區(qū)域的硅表面先蝕除一部分，然后再長(zhǎng)出一層碳硅層，再使硅化金屬層42形成在源極區(qū)域以及漏極區(qū)域的該碳硅層上。
接著，如圖8所示，進(jìn)行一蝕刻工藝，其目的在將淺溝絕緣結(jié)構(gòu)25的表面蝕刻去除一預(yù)定厚度，使淺溝絕緣結(jié)構(gòu)25的上表面低于鄰近硅化金屬層42的表面，形成一約為300至1000埃之間的落差h，優(yōu)選為300至500埃之間。需特別注意的是，前述的淺溝絕緣結(jié)構(gòu)25的蝕刻步驟必須控制好蝕刻終點(diǎn)而不能使落差h過(guò)大，這是由于若淺溝絕緣結(jié)構(gòu)25蝕刻過(guò)深，則可能會(huì)有接觸結(jié)漏電流等問(wèn)題產(chǎn)生。此步驟為本發(fā)明的重要步驟，藉此可以在NMOS元件10與PMOS元件100周圍的淺溝絕緣結(jié)構(gòu)25的上表面低于鄰近硅化金屬層42的表面，形成一約為300至1000埃之間的落差h，利用該落差，則后續(xù)形成的氮化硅蓋層提供二次(secondary)應(yīng)力作用，以產(chǎn)生更大的電性改善效果。為了確保這種效果，故落差h不能過(guò)小，其至少需要達(dá)到300埃以上。
如圖9所示，隨后再將氮化硅間隙壁32以及132去除，在柵極12及112的側(cè)壁上僅分別留下襯墊層30以及130。根據(jù)本發(fā)明的優(yōu)選實(shí)施例，去除氮化硅間隙壁32以及132可以利用含磷酸的溶液或其它蝕刻方式。相比于現(xiàn)有技藝，本發(fā)明的特征在于NMOS晶體管元件10以及PMOS晶體管元件100在柵極側(cè)壁上皆無(wú)氮化硅間隙壁。
根據(jù)本發(fā)明的優(yōu)選實(shí)施例，去除氮化硅間隙壁32以及132之后，僅在柵極側(cè)壁上留下約略呈L型剖面的襯墊層。然而，本領(lǐng)域技術(shù)人員應(yīng)理解襯墊層不一定呈L型，也可以進(jìn)行一較溫和的蝕刻工藝，略微蝕刻襯墊層，以縮減其厚度。并且，在其它實(shí)施例中，襯墊層也可被完全去除。本發(fā)明襯墊層的厚度約略介于0至500埃之間。
如圖10所示，根據(jù)本發(fā)明優(yōu)選實(shí)施例，接著于半導(dǎo)體襯底上均勻沉積一氮化硅蓋層46，其厚度優(yōu)選在30至2000埃之間，例如1000埃左右。由于氮化硅間隙壁32以及132已被去除，氮化硅蓋層46因此與NMOS晶體管元件10以及PMOS晶體管元件100的柵極12與112側(cè)壁上的襯墊層30及130直接接壤。
根據(jù)本發(fā)明的優(yōu)選實(shí)施例，氮化硅蓋層46于沉積時(shí)先設(shè)定沉積在第一應(yīng)力狀態(tài)，如壓縮應(yīng)變(compressive-stressed)狀態(tài)，其應(yīng)力大小約為-0.1Gpa至-3Gpa之間。如此，使得溝道區(qū)域122在前述的x軸方向上(即溝道方向)受到與襯墊層130直接接壤的氮化硅蓋層46的壓縮應(yīng)力作用。接著，利用一遮蔽層88將位于區(qū)域2內(nèi)的氮化硅蓋層46覆蓋住。
接著，未被遮蔽層88覆蓋的氮化硅蓋層46的應(yīng)力狀態(tài)被改變至第二應(yīng)力狀態(tài)，其與第一應(yīng)力狀態(tài)相反，也就是說(shuō)，區(qū)域2內(nèi)的氮化硅蓋層46為壓縮應(yīng)變狀態(tài)，則第二應(yīng)力狀態(tài)即為伸張應(yīng)變(tensile-stressed)狀態(tài)，且其應(yīng)力大小約為0.1Gpa至3Gpa之間。如此，使得溝道區(qū)域22在前述的x軸方向上(即溝道方向)受到與襯墊層30直接接壤的氮化硅蓋層46的伸張應(yīng)力作用。
根據(jù)本發(fā)明的優(yōu)選實(shí)施例，改變區(qū)域1內(nèi)的氮化硅蓋層46應(yīng)力狀態(tài)的方法可以利用一鍺離子注入工藝來(lái)達(dá)成。然而，本領(lǐng)域技術(shù)人員應(yīng)理解改變區(qū)域1內(nèi)的氮化硅蓋層46應(yīng)力狀態(tài)也可以利用其它可達(dá)相同目的的方法進(jìn)行。
此外，由于在NMOS元件10與PMOS元件100周圍的淺溝絕緣結(jié)構(gòu)25的上表面乃低于鄰近硅化金屬層42的表面，形成一約為300至1000埃之間的落差h，利用該落差，則氮化硅蓋層46可以在y軸方向(垂直紙面的方向)提供二次(secondary)應(yīng)力作用，以產(chǎn)生更大的電性改善效果。
這種STI回蝕刻產(chǎn)生的電性改善可由圖12中明顯看出，其中圖12顯示的是針對(duì)N/PMOS晶體管(元件的溝道長(zhǎng)度L＝32nm；溝道寬度W＝1μm)，分別對(duì)三種不同情況下經(jīng)測(cè)試所得到的電流增益，這三種不同情況分別是(1)沒(méi)有氮化硅蓋層的應(yīng)力作用，也沒(méi)有STI回蝕刻產(chǎn)生的落差；(2)有氮化硅蓋層的應(yīng)力作用，但沒(méi)有STI回蝕刻產(chǎn)生的落差；(3)有氮化硅蓋層的應(yīng)力作用，有STI回蝕刻產(chǎn)生的落差。
如圖11所示，去除遮蔽層88之后，接著，于半導(dǎo)體襯底上沉積一介電層48，其覆蓋住區(qū)域1及區(qū)域2內(nèi)的氮化硅蓋層46。前述的介電層48可以為氧化硅、摻雜氧化硅或者低介電常數(shù)材料等等。
此外，根據(jù)本發(fā)明的另一實(shí)施例，介電層48也具有不同特定的應(yīng)力狀態(tài)，例如，區(qū)域1內(nèi)的介電層48是在伸張應(yīng)變狀態(tài)，區(qū)域2內(nèi)的介電層48是在壓縮應(yīng)變狀態(tài)。
接著，進(jìn)行現(xiàn)有的光刻以及蝕刻工藝，于介電層48以及氮化硅蓋層46中形成接觸孔52，其通達(dá)元件10及100的漏極或源極區(qū)域。在其它實(shí)施例中，也可同時(shí)形成一通達(dá)柵極的接觸孔，但在圖式中并未明示。根據(jù)本發(fā)明的精神，氮化硅蓋層46除了作為應(yīng)力層之外，在前述的接觸孔干蝕刻中同時(shí)也扮演蝕刻停止層的角色，藉此減輕或避免等離子體蝕刻成分對(duì)于源極或漏極表面的傷害。
相比于現(xiàn)有技藝，本發(fā)明的優(yōu)點(diǎn)在于NMOS晶體管元件10是以在伸張應(yīng)變狀態(tài)下的氮化硅蓋層覆蓋，而PMOS晶體管元件100是以在壓縮應(yīng)變狀態(tài)下的氮化硅蓋層覆蓋，藉此分別調(diào)整NMOS元件以及PMOS元件的特性。由于本發(fā)明將柵極側(cè)壁上的氮化硅間隙壁去除，因此前述的氮化硅蓋層可以較為接近元件10及100的溝道22及122，可導(dǎo)致飽和電流增加并使元件操作效能獲得明顯改善。
此外，利用在NMOS元件10與PMOS元件100周圍的淺溝絕緣結(jié)構(gòu)25的上表面低于鄰近硅化金屬層42的表面，形成一約為300至1000埃之間的落差h，利用該落差，氮化硅蓋層46可以在y軸方向提供二次應(yīng)力作用，同時(shí)使NMOS元件10與PMOS元件100產(chǎn)生更大的電性改善效果。
請(qǐng)參閱圖13，其繪示的是本發(fā)明另一優(yōu)選實(shí)施例的剖面示意圖。在圖13中，覆蓋在NMOS元件10與PMOS元件100上的伸張或壓縮應(yīng)力氮化硅蓋層也可以是分別沉積形成。如圖13所示，覆蓋在NMOS元件10上的是一具有伸張應(yīng)力的氮化硅蓋層146，而覆蓋在PMOS元件100上的是一具有壓縮應(yīng)力的氮化硅蓋層246，其中氮化硅蓋層146與氮化硅蓋層246在淺溝絕緣結(jié)構(gòu)25上互相重疊，使伸張與壓縮應(yīng)力可以有加成的效果。
請(qǐng)參閱圖14，其繪示的是本發(fā)明另一優(yōu)選實(shí)施例的剖面示意圖。在圖14中，覆蓋在NMOS元件10與PMOS元件100上的伸張或壓縮應(yīng)力氮化硅蓋層也是分別沉積形成。如圖14所示，覆蓋在NMOS元件10上的是一具有伸張應(yīng)力的氮化硅蓋層146，而覆蓋在PMOS元件100上的是一具有壓縮應(yīng)力的氮化硅蓋層246，其中氮化硅蓋層146與氮化硅蓋層246在淺溝絕緣結(jié)構(gòu)25上不互相重疊。
以上所述僅為本發(fā)明的優(yōu)選實(shí)施例，凡依本發(fā)明權(quán)利要求所做的均等變化與修飾，皆應(yīng)屬本發(fā)明專利的涵蓋范圍。
權(quán)利要求
1.一種制作MOS晶體管元件的方法，包括提供一半導(dǎo)體襯底，其具有一有源區(qū)域，其中該有源區(qū)域由一淺溝絕緣結(jié)構(gòu)所隔離；于該有源區(qū)域上形成一柵極介電層；于該柵極介電層上形成一柵極，該柵極具有一側(cè)壁以及一上表面；于該柵極的該側(cè)壁上形成一襯墊層；于該襯墊層上形成一氮化硅間隙壁；利用該柵極以及該氮化硅間隙壁作為注入掩模，對(duì)該有源區(qū)域進(jìn)行一離子注入工藝，藉此于該主表面的該柵極兩側(cè)形成一漏極/源極區(qū)域；于該柵極的該上表面以及該漏極/源極區(qū)域上形成一硅化金屬層；進(jìn)行一蝕刻工藝，去除一預(yù)定厚度的該淺溝絕緣結(jié)構(gòu)，以于該有源區(qū)域的周緣形成一高度落差h；去除該氮化硅間隙壁；以及形成與該襯墊層直接接壤的一應(yīng)力層，且該應(yīng)力層具有一特定的應(yīng)力狀態(tài)，且延伸至該淺溝絕緣結(jié)構(gòu)上。
2.如權(quán)利要求1所述的制作MOS晶體管元件的方法，其中該襯墊層包括氧化硅。
3.如權(quán)利要求1所述的制作MOS晶體管元件的方法，其中該應(yīng)力層包括氮化硅。
4.如權(quán)利要求1所述的制作MOS晶體管元件的方法，其中該方法還具有于該襯墊層下方形成一淺結(jié)漏極源極延伸的步驟。
5.如權(quán)利要求1所述的制作MOS晶體管元件的方法，其中該高度落差h約為300至1000埃之間。
6.如權(quán)利要求1所述的制作MOS晶體管元件的方法，其中該方法還具有對(duì)該漏極/源極區(qū)域進(jìn)行退火的步驟。
7.如權(quán)利要求1所述的制作MOS晶體管元件的方法，其中該應(yīng)力層的厚度約介于30至2000埃之間。
8.如權(quán)利要求1所述的制作MOS晶體管元件的方法，其中該應(yīng)力層是在蝕刻接觸孔時(shí)作為一蝕刻停止層。
9.如權(quán)利要求1所述的制作MOS晶體管元件的方法，其中該MOS晶體管元件為NMOS晶體管元件，而該應(yīng)力層是在一伸張應(yīng)力狀態(tài)。
10.如權(quán)利要求1所述的制作MOS晶體管元件的方法，其中該MOS晶體管元件為PMOS晶體管元件，而該應(yīng)力層是在一壓縮應(yīng)力狀態(tài)。
11.如權(quán)利要求1所述的制作MOS晶體管元件的方法，其中該方法還包括蝕刻該漏極/源極區(qū)域；以及于該漏極/源極區(qū)域形成一硅鍺層。
12.如權(quán)利要求1所述的制作MOS晶體管元件的方法，其中該方法還包括蝕刻該漏極/源極區(qū)域；以及于該漏極/源極區(qū)域形成一碳硅層。
13.一種制作CMOS晶體管元件的方法，包括提供一半導(dǎo)體襯底，其具有一第一有源區(qū)域以及一第二有源區(qū)域，其中該第一有源區(qū)域以及第二有源區(qū)域之間是由一淺溝絕緣結(jié)構(gòu)所隔離；分別于該第一有源區(qū)域以及第二有源區(qū)域上形成一第一柵極介電層以及一第二柵極介電層；分別于第一柵極介電層以及第二柵極介電層上形成一第一柵極以及第二柵極，各該第一、第二柵極皆具有一側(cè)壁以及一上表面；于該第一、第二柵極的該側(cè)壁上形成一襯墊層；于該襯墊層上形成一氮化硅間隙壁；進(jìn)行一離子注入工藝，于該第一、第二柵極的兩側(cè)形成一漏極/源極區(qū)域；于該第一、第二柵極的該上表面以及該漏極/源極區(qū)域上形成一硅化金屬層；進(jìn)行一蝕刻工藝，去除一預(yù)定厚度的該淺溝絕緣結(jié)構(gòu)，形成一高度落差h；去除該氮化硅間隙壁；以及分別于該第一有源區(qū)域以及第二有源區(qū)域上形成與該襯墊層直接接壤的一第一應(yīng)力層以及一第二應(yīng)力層，且該第一應(yīng)力層處于一伸張應(yīng)力狀態(tài)，而該第二應(yīng)力層處于一壓縮應(yīng)力狀態(tài)，其中該第一應(yīng)力層以及第二應(yīng)力層皆延伸至該淺溝絕緣結(jié)構(gòu)之上。
14.如權(quán)利要求13所述的制作CMOS晶體管元件的方法，其中該襯墊層包括氧化硅。
15.如權(quán)利要求13所述的制作CMOS晶體管元件的方法，其中該第一及第二應(yīng)力層皆包括氮化硅。
16.如權(quán)利要求13所述的制作CMOS晶體管元件的方法，其中該方法還具有于該襯墊層下方形成一淺結(jié)漏極源極延伸的步驟。
17.如權(quán)利要求13所述的制作CMOS晶體管元件的方法，其中該高度落差h約為300至1000埃之間。
18.如權(quán)利要求13所述的制作CMOS晶體管元件的方法，其中該方法還具有對(duì)該漏極/源極區(qū)域進(jìn)行退火的步驟。
19.如權(quán)利要求13所述的制作CMOS晶體管元件的方法，其中該第一應(yīng)力層的厚度約介于30至2000埃之間。
20.如權(quán)利要求13所述的制作CMOS晶體管元件的方法，其中該第二應(yīng)力層的厚度約介于30至2000埃之間。
21.如權(quán)利要求13所述的制作CMOS晶體管元件的方法，其中該第一應(yīng)力層以及第二應(yīng)力層是在蝕刻接觸孔時(shí)作為一蝕刻停止層。
22.如權(quán)利要求13所述的制作CMOS晶體管元件的方法，其中該第一應(yīng)力層以及第二應(yīng)力層是在該淺溝絕緣結(jié)構(gòu)之上互相重疊。
23.如權(quán)利要求13所述的制作CMOS晶體管元件的方法，其中該第一應(yīng)力層以及第二應(yīng)力層是在該淺溝絕緣結(jié)構(gòu)之上不互相重疊。
24.如權(quán)利要求13所述的制作CMOS晶體管元件的方法，其中該方法還包括蝕刻該漏極/源極區(qū)域；以及于該漏極/源極區(qū)域形成一硅鍺層。
25.如權(quán)利要求13所述的制作CMOS晶體管元件的方法，其中該方法還包括蝕刻該漏極/源極區(qū)域；以及于該漏極/源極區(qū)域形成一碳硅層。
26.一種MOS晶體管元件，包括一半導(dǎo)體襯底，其具有一有源區(qū)域；一淺溝絕緣結(jié)構(gòu)，隔離該有源區(qū)域，其中該淺溝絕緣結(jié)構(gòu)與該有源區(qū)域之間有一高度落差h；一柵極介電層，設(shè)于該有源區(qū)域上；一柵極，設(shè)于該柵極介電層上，其中該柵極具有一側(cè)壁以及一上表面；一襯墊層，設(shè)于該柵極的該側(cè)壁上；一源極區(qū)域，設(shè)于該柵極一側(cè)的該有源區(qū)域上；一漏極區(qū)域，設(shè)于該柵極另一側(cè)的該有源區(qū)域上；一硅化金屬層，設(shè)于該柵極的該上表面以及該源極區(qū)域、該漏極區(qū)域上；以及一應(yīng)力層，覆蓋在該襯墊層上以及該硅化金屬層上，其中該應(yīng)力層具有一特定的應(yīng)力狀態(tài)且延伸至該淺溝絕緣結(jié)構(gòu)。
27.如權(quán)利要求26所述的MOS晶體管元件，其中該MOS晶體管元件為一NMOS晶體管元件，而該特定的應(yīng)力狀態(tài)是一伸張應(yīng)力狀態(tài)。
28.如權(quán)利要求26所述的MOS晶體管元件，其中該MOS晶體管元件為一PMOS晶體管元件，而該特定的應(yīng)力狀態(tài)是一壓縮應(yīng)力狀態(tài)。
29.如權(quán)利要求26所述的MOS晶體管元件，其中該半導(dǎo)體襯底是一硅襯底。
30.如權(quán)利要求26所述的MOS晶體管元件，其中該襯墊層包括硅氧層。
31.如權(quán)利要求26所述的MOS晶體管元件，其中該高度落差h約為300至1000埃之間。
32.如權(quán)利要求26所述的MOS晶體管元件，其中該應(yīng)力層的厚度約介于30至2000埃之間。
33.如權(quán)利要求26所述的MOS晶體管元件，其中該應(yīng)力層與該硅化金屬層以及該襯墊層直接接壤。
34.如權(quán)利要求26所述的MOS晶體管元件，其中該應(yīng)力層包括氮化硅。
35.如權(quán)利要求26所述的MOS晶體管元件，其中該應(yīng)力層之上還覆有一介電層。
36.如權(quán)利要求26所述的MOS晶體管元件，其中該襯墊層的厚度介于0至500埃之間。
37.如權(quán)利要求26所述的MOS晶體管元件，其中該漏極/源極區(qū)域還包括一硅鍺層。
38.如權(quán)利要求26所述的MOS晶體管元件，其中該漏極/源極區(qū)域還包括一碳硅層。
39.一種CMOS晶體管元件，包括一半導(dǎo)體襯底，其具有一第一有源區(qū)域以及一第二有源區(qū)域；一淺溝絕緣結(jié)構(gòu)，隔離該第一有源區(qū)域以及第二有源區(qū)域，其中該淺溝絕緣結(jié)構(gòu)與該第一、第二有源區(qū)域之間具有一高度落差h；一第一、第二柵極介電層，分別設(shè)于該第一、第二有源區(qū)域上；一第一、第二柵極，分別設(shè)于該第一、第二柵極介電層上，其中該第一、第二柵極皆具有一側(cè)壁以及一上表面；一襯墊層，設(shè)于該第一、第二柵極的該側(cè)壁上；一漏極/源極區(qū)域，設(shè)于該第一、第二柵極一側(cè)的該有源區(qū)域上；一硅化金屬層，設(shè)于該第一、第二柵極的該上表面以及該漏極/源極區(qū)域上，如此于該第一有源區(qū)域形成一NMOS晶體管以及于該第二有源區(qū)域形成一PMOS晶體管；一伸張應(yīng)力層，覆蓋在該NMOS晶體管上；以及一壓縮應(yīng)力層，覆蓋在該P(yáng)MOS晶體管上，其中該伸張應(yīng)力層以及該壓縮應(yīng)力層皆延伸至該淺溝絕緣結(jié)構(gòu)之上。
40.如權(quán)利要求39所述的CMOS晶體管元件，其中該半導(dǎo)體襯底是一硅襯底。
41.如權(quán)利要求39所述的CMOS晶體管元件，其中該襯墊層包括硅氧層。
42.如權(quán)利要求39所述的CMOS晶體管元件，其中該高度落差h約為300至1000埃之間。
43.如權(quán)利要求39所述的CMOS晶體管元件，其中該應(yīng)力層的厚度約介于30至2000埃之間。
44.如權(quán)利要求39所述的CMOS晶體管元件，其中該伸張應(yīng)力層、該壓縮應(yīng)力層皆與該硅化金屬層及該襯墊層直接接壤。
45.如權(quán)利要求39所述的CMOS晶體管元件，其中該伸張應(yīng)力層、該壓縮應(yīng)力層包括氮化硅。
46.如權(quán)利要求39所述的CMOS晶體管元件，其中該伸張應(yīng)力層、該壓縮應(yīng)力層之上還覆有一介電層。
47.如權(quán)利要求39所述的CMOS晶體管元件，其中該漏極/源極區(qū)域還包括一硅鍺層。
48.如權(quán)利要求39所述的CMOS晶體管元件，其中該漏極/源極區(qū)域還包括一碳硅層。
全文摘要
本發(fā)明提供一種制作金屬氧化物半導(dǎo)體(MOS)晶體管元件的方法，特征在結(jié)合具有不同應(yīng)力(stress)作用下(壓縮或伸張)的氮化硅蓋層以及一額外的淺溝絕緣層的回蝕刻步驟，使N或P型金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管元件可以同時(shí)具有較高電流增益，藉以改善半導(dǎo)體晶體管元件的操作效能。
文檔編號(hào)H01L27/092GK101030541SQ20061005149
公開(kāi)日2007年9月5日 申請(qǐng)日期2006年2月28日 優(yōu)先權(quán)日2006年2月28日
發(fā)明者丁世汎, 黃正同, 洪文瀚, 鄭子銘, 沈澤民, 盛義忠 申請(qǐng)人:聯(lián)華電子股份有限公司