專利名稱：：半導體器件及其制造方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及一種半導體器件及其制造方法，用以抑制漏電流，并使柵極絕緣膜變薄。
背景技術(shù)：
：可以在比例規(guī)則(scalingrule)的基礎(chǔ)上使晶體管小型化，從而提高晶體管的集成程度和運行速度。柵極絕緣膜的減薄已經(jīng)得到了發(fā)展，例如，在柵極長度為0.1μm或更小的晶體管中，可能必需要將柵極絕緣膜的厚度降低到2nm或2nm。通常，已經(jīng)將多晶硅作為柵電極材料使用。原因在于，柵電極和位于其下的柵極絕緣膜之間的界面是穩(wěn)定的，容易通過注入、擴散等技術(shù)將雜質(zhì)引入到多晶硅中，因此，有可能通過選擇雜質(zhì)元素和濃度為每一個N溝道MOS場效應(yīng)晶體管(下文簡稱為NMOSFET)和P溝道MOS場效應(yīng)晶體管(下文簡稱PMOSFET)提供具有最佳逸出功的柵電極，以獲得最佳閾值。但是，隨著晶體管微型化的發(fā)展，柵電極的耗盡問題變得日益突出。由于多晶硅是一種半導體，因此柵電極的耗盡是一種難以制約的現(xiàn)象。為了處理這一問題，據(jù)廣泛報導，可以在柵極絕緣膜上直接形成金屬薄膜來替代多晶硅膜，由此抑制柵電極的耗盡，金屬柵極的開發(fā)得到了關(guān)注。但是，就金屬柵極由單一金屬形成的情況而言，NMOSFET和PMOSFET的柵電極逸出功是一樣的，因此，與常規(guī)的多晶硅柵極不同的是其難以控制NMOSFET和PMOSFET的柵電極逸出功，因此不可能獲得適當?shù)拈撝怠榱私鉀Q這一問題，提出了雙金屬柵極，其中，選擇金屬材料，使得NMOSFET的金屬柵電極具有類似于N型多晶硅的逸出功，而PMOSFET的金屬柵電極則具有類似于P型多晶硅的逸出功(例如，參見ChangSeoPark，ByungJinCho，Dim-LeeKwong，″ThermallyStableFullySilicidedHf-SilicideMetal-GateElectrode″，IEEEELECTRONDEVICELETTERS，Vol.25，No.6，June2004)。要想獲得適合NMOSFET的閾值，適合采用具有4.0eV左右的逸出功的金屬材料。盡管鉿(Hf)、鋯(Zr)等具有適于NMOSFET的逸出功，但是其反應(yīng)能力強，因此將導致下層的柵極絕緣膜的還原(例如，參見Y.Akasakaetal.“MaterialSelectionfortheMetalGate/High-KTransistors，”Ext.Abst.SSDM2004，p.196)。此外，在這種情況下，柵極絕緣膜和柵電極之間的反應(yīng)如此之高，使得柵極絕緣膜將變薄，這可能增大漏電流。在將鉿(Hf)用于柵電極和將氧化硅(SiO2)用于柵極絕緣膜時計算了泄漏特性。將參照圖9對結(jié)果予以說明，圖9為柵極電壓和漏電流之間的關(guān)系圖。如圖9所示，發(fā)現(xiàn)柵極電壓的升高增大了漏電流。這表明與氧化硅之間具有高反應(yīng)能力的鉿(Hf)破壞了由氧化硅(SiO2)形成的柵極絕緣膜，由此增大了漏電流。
發(fā)明內(nèi)容因此，存在這樣的問題，即盡管逸出功位于4.0eV附近的金屬材料(包括鉿(Hf)、鋯(Zr)等)有利于獲得適合NMOSFET的閾值，但是此類金屬(Hf、Zr等)具有很高的反應(yīng)活性，從而導致了位于下層的柵極絕緣膜的還原，因此，降低了柵極絕緣膜的有效厚度，由此增大了漏電流。因此，需要提供一種逸出功適用于MOSFET的材料，以抑制漏電流的增大，由此使柵電極絕緣膜做薄成為可能。根據(jù)本發(fā)明的一個實施例，提供了一種包含場效應(yīng)晶體管的半導體器件，所述場效應(yīng)晶體管具有位于半導體襯底的上側(cè)的柵電極，在所述半導體襯底和柵電極之間具有柵極絕緣膜。在該半導體器件中，至少柵電極的柵極絕緣膜一側(cè)可以包括含有鉿和硅的膜。在所述含有鉿和硅的膜中，以鉿和硅的總量為基礎(chǔ)，硅的組分比優(yōu)選位于20％到70％的范圍內(nèi)。在根據(jù)本發(fā)明的一個實施例的半導體器件中，至少柵電極的柵極絕緣膜一側(cè)包括含有鉿和硅的膜，因此，至少位于柵電極和柵極絕緣膜之間的界面由鉿和硅的化合物構(gòu)成。因此，即使在將氧化硅膜或以氧化硅作為主要成分的膜用于柵極絕緣膜時，仍然可以抑制鉿與柵極絕緣膜發(fā)生還原反應(yīng)。此外，可以使柵電極的逸出功更加接近常規(guī)多晶硅柵電極的逸出功。根據(jù)本發(fā)明的另一實施例，提供了一種制造半導體器件的方法，其包括在半導體襯底的上側(cè)形成柵電極的步驟，在半導體襯底和柵電極之間具有柵極絕緣膜。在制造半導體器件的方法中，形成柵電極的步驟可以包括由含有鉿和硅的膜形成所述柵電極的至少在柵極絕緣膜的一側(cè)的步驟。在根據(jù)本發(fā)明的另一實施例制造半導體器件的方法中，在形成柵電極的步驟中，至少所述柵電極的柵極絕緣膜一側(cè)是由含有鉿和硅的膜形成的，因此至少在柵電極和柵極絕緣膜之間的界面處形成鉿和硅的化合物。因此，即使在將氧化硅膜或以氧化硅作為主要成分的膜用于柵極絕緣膜時，仍然可以抑制鉿造與柵極絕緣膜發(fā)生還原反應(yīng)。此外，可以使所形成的柵電極具有接近常規(guī)多晶硅柵電極的逸出功。在根據(jù)本發(fā)明的實施例的半導體器件中，至少在柵電極和柵極絕緣膜的界面處形成含有鉿和硅的化合物，從而可以降低柵電極與位于其下的柵極絕緣膜之間的反應(yīng)活性。因此，可能抑制柵極泄漏，并實現(xiàn)更薄的柵極絕緣膜。此外，由于可以將柵電極的逸出功設(shè)置成接近常規(guī)多晶硅柵電極的逸出功，因此可以獲得適于MOSFET的Vth，從而有希望獲得更高的MOSFET性能。在根據(jù)本發(fā)明的另一實施例的半導體器件的制造方法中，至少在柵極和柵極絕緣膜的界面處形成含有鉿和硅的化合物，從而降低柵電極和位于其下的柵極絕緣膜之間的反應(yīng)活性。因此，可能抑制柵極泄漏，并實現(xiàn)更薄的柵極絕緣膜。此外，由于所形成的柵電極的逸出功接近常規(guī)多晶硅柵電極的逸出功，因此可以制造出具有適于MOSFET的Vth值的MOSFET。圖1是說明根據(jù)本發(fā)明的半導體器件的實施例的第一實例的示意性橫截面構(gòu)造圖；圖2示出了采用多晶硅制作柵電極的情況下柵極絕緣膜的氧化膜基膜厚度與采用含有鉿和硅的膜制作柵電極的情況下柵極絕緣膜的氧化膜基膜厚度之間的差值ΔEOT與含有鉿和硅的膜中硅的組分比Si/(Si+Hf)之間的關(guān)系；圖3是說明NMOSFET的閾值Vth與含有鉿和硅的膜的組分比Si/(Si+Hf)之間的關(guān)系的圖示；圖4是說明根據(jù)本發(fā)明的半導體器件的實施例的第二實例的示意性橫截面構(gòu)造圖；圖5A到圖5C是說明根據(jù)本發(fā)明制造半導體器件的方法的實施例的第一實例制造步驟截面圖；圖6A到圖6D是說明根據(jù)本發(fā)明制造半導體器件的方法的實施例的第二實例制造步驟截面圖；圖7是說明HfSix膜的硅組分比和在濺射HfSix膜的過程中施加在硅靶上的能量與分別施加在硅靶和鉿靶上的能量之和的比值之間的關(guān)系的圖示；圖8是說明NMOSFET的閾值Vth和含有鉿和硅的膜中硅的組分比Si/(Si+Hf)之間的關(guān)系的圖示，其中以氮氣的組分比作為一個參數(shù)；以及圖9是說明采用常規(guī)的鉿柵電極時NMOSFET中的柵極電壓和漏電流之間的關(guān)系的圖示。具體實施例方式根據(jù)本發(fā)明的半導體器件例如是在柵極絕緣膜上具有柵電極的NMOSFET，其中，至少柵電極的絕緣膜一側(cè)是由含有硅(Si)和(Hf)的膜構(gòu)成的，基于鉿和硅的總量的組分比Si/(Hf+Si)在20％到70％的范圍內(nèi)?，F(xiàn)在，將參照圖1所示的示意性橫截面構(gòu)造圖對根據(jù)本發(fā)明的半導體器件的實施例的第一實例予以說明。在圖1中，將以NMOSFET為例進行說明。如圖1所示，在半導體襯底11中形成器件隔離區(qū)域12，由此分隔器件形成區(qū)域13。例如，采用硅襯底作為半導體襯底11，器件隔離區(qū)域12具有STI(淺溝槽隔離)結(jié)構(gòu)。順便提及，器件隔離區(qū)域12的結(jié)構(gòu)不受具體限制，還可以采用LOCOS(硅的局部氧化)結(jié)構(gòu)，改進的LOCOS結(jié)構(gòu)等。在半導體襯底11的器件形成區(qū)域13的上側(cè)形成柵電極15，在其間形成柵極絕緣膜14。例如，柵極絕緣膜14由氧化硅膜構(gòu)成。柵電極15由含有鉿和硅的膜構(gòu)成。因此，至少柵電極15的柵極絕緣膜14一側(cè)是由含有鉿和硅的膜構(gòu)成的。此外，在半導體襯底11中柵電極15的兩側(cè)形成源極/漏極區(qū)域16和17。下面將對含有鉿和硅的膜(HfSix膜)予以說明。首先，將參照圖2進行說明，通過向鉿中添加硅，抑制了柵電極與位于其下的由氧化硅構(gòu)成的柵極絕緣膜的反應(yīng)，由此能夠抑制柵極絕緣膜有效厚度的減小。在圖2中，采用縱坐標以ΔEOT表示采用多晶硅制作柵電極的情況下柵極絕緣膜的氧化膜基膜(oxidefilmbasisfilm)厚度與采用含有鉿和硅的膜(HfSix)制作柵電極的情況下柵極絕緣膜的氧化膜基膜厚度之間的差值(EOT為有效氧化物厚度的縮寫)，采用橫軸表示含有鉿和硅的膜中硅的組分比Si/(Si+Hf)。順便提及，在該圖中，當組分比Si/(Hf+Si)為0時，表示僅含有鉿的柵電極的值。從圖2中可以看到，隨著硅組分比[Si/(Hf+Si)]的增大，ΔEOT降低。例如，在需要大約2nm厚度的柵極絕緣膜的0.1μm代(0.1μmgeneration)的NMOSFET中，可能必須抑制柵極絕緣膜厚度的降低，從而將ΔEOT控制到最多大約1nm或1nm以下，或在將濺射考慮在內(nèi)的情況下控制到1.1nm或1.1nm以下。因此，硅的組分比必須不小于0.2(20％)。此外，ΔEOT越小越有利；就需要大約2nm厚度的柵極絕緣膜的0.1μm代NMOSFET而言，ΔEOT優(yōu)選不超過柵極絕緣膜厚度的1/3，例如不超過0.7nm。為了獲得這樣的ΔEOT值，硅組分比必須不小于0.3(30％)。因此，可以看到，要想抑制柵極絕緣膜厚度的減小，HfSix膜中的硅(Si)比例必須至少為20％，優(yōu)選不小于30％。下面，將參照圖3說明向鉿中添加硅增大了NMOSFET的閾值Vth。在圖3中，以縱軸表示NMOSFET的閾值Vth，以橫軸表示含有鉿和硅的膜中硅的組分[Si/(Hf+Si)]。從圖3可以看出，最高為0.3V左右的NMOSFET閾值Vth是適用的。在硅組分比[Si/(Hf+Si)]低的情況下，可以獲得適用的NMOSFET閾值，但是Vth隨著所述膜中的Si的比例的增大而增大；因此，適用于NMOSFET的最大Si組分比大約為70％。如以上參照圖2和圖3所述，用作柵電極15的含有鉿和硅的膜(HfSix膜)中硅組分比[Si/(Hf+Si)]必須處在20％到70％的范圍內(nèi)，優(yōu)選處于30％到70％的范圍內(nèi)。此外，上述半導體器件1不僅適用于以上具有平面結(jié)構(gòu)柵電極的半導體器件，還適用于具有掩埋型柵極結(jié)構(gòu)(例如金屬鑲嵌柵極結(jié)構(gòu))的柵電極的半導體器件。在上述半導體器件1中，柵電極15由含有鉿和硅的膜構(gòu)成，從而至少柵電極15的柵極絕緣膜14一側(cè)由含有鉿和硅的膜構(gòu)成。因此，即使在由氧化硅膜或以氧化硅作為主要成分的膜構(gòu)成柵極絕緣膜14時，仍然可以抑制由鉿造成的柵極絕緣膜14的還原。此外，可能將柵電極15的逸出功設(shè)置成接近常規(guī)多晶硅柵電極的逸出功的值。具體而言，通過將用于柵電極15的含有鉿和硅的膜(HfSix膜)中的硅組分比控制在20％到70％的范圍內(nèi)，可以獲得適于NMOSFET的Vth，并且可以抑制位于下層的柵極絕緣膜14易于還原的屬性。現(xiàn)在，將參照圖4所述的示意性橫截面構(gòu)造圖對根據(jù)本發(fā)明的半導體器件實施例的第二實例予以說明。如圖4所示，在半導體襯底11中形成器件隔離區(qū)域12，由此分隔器件形成區(qū)域13。例如，采用硅襯底作為半導體襯底11，器件隔離區(qū)域12具有STI(淺溝槽隔離)結(jié)構(gòu)。器件隔離區(qū)域12的結(jié)構(gòu)不受具體限制，還可以采用LOCOS(硅的局部氧化)結(jié)構(gòu)，改進的LOCOS結(jié)構(gòu)等。在半導體襯底11的器件形成區(qū)域13的上側(cè)形成柵電極15，在其間形成柵極絕緣膜14。例如，柵極絕緣膜14由氧化硅膜構(gòu)成。柵電極15至少在柵極絕緣膜14一側(cè)是由含有鉿和硅的膜18構(gòu)成的。下面將對含有鉿和硅的膜18予以詳細說明。在含有含和硅的膜18上形成上部電極膜19。例如，可以由多晶硅膜、至少一個金屬膜或金屬化合物膜、多晶硅膜和金屬膜的復合膜或多晶硅膜和金屬化合物膜的復合膜構(gòu)成上部電極膜19?？捎玫慕饘倌さ睦影ㄦu膜和鉭膜?？捎玫慕饘倩衔锬さ睦影ǖg膜、氮化鈦膜、氮化鎢膜和氮化鉿膜。下面將對含有鉿和硅的膜(HfSix膜)予以說明。首先，可以通過向鉿中添加硅來抑制柵電極與位于下層的由氧化硅構(gòu)成的柵極絕緣膜發(fā)生反應(yīng)，以抑制柵極絕緣膜的有效厚度的降低的事實與參照圖2所描述的相同。因此，可以看到，要想抑制柵極絕緣膜厚度的減小，HfSix膜中的硅(Si)比例必須至少為20％，優(yōu)選不小于30％。其次，通過向鉿添加硅增大NMOSFET的閾值的事實與以上參照圖3所描述的相同。因此，在具有低硅組分比[Si/(Hf+Si)]的情況下，可以獲得適用于NMOSFET的Vth。另一方面，Vth隨著膜中Si的比例的增大而增大，如果NMOSFET的閾值Vth能夠具有高達約0.3V的值，那么適用于NMOSFET的最大Si組分比的值將變成70％。如以上參照圖2和圖3所述，用作柵電極15的含有鉿和硅的膜(HfSix膜)中硅組分比[Si/(Hf+Si)]必須處在20％到70％的范圍內(nèi)，優(yōu)選處于30％到70％的范圍內(nèi)。上面已經(jīng)對半導體器件2中具有平面結(jié)構(gòu)的柵電極進行了說明，所述柵電極也適用于掩埋型柵極結(jié)構(gòu)(例如金屬鑲嵌柵極結(jié)構(gòu))。在上述半導體器件2中，至少柵電極15的柵極絕緣膜14一側(cè)由含有鉿和硅的膜構(gòu)成，因此，至少柵電極15和柵極絕緣膜14之間的界面由鉿和硅的化合物構(gòu)成。因此，即使在由氧化硅膜或以氧化硅為主要成分的膜構(gòu)成柵極絕緣膜14時，仍然可以抑制由鉿造成的柵極絕緣膜14的還原。此外，可以將位于柵極絕緣膜14一側(cè)的柵電極15的逸出功設(shè)置成接近常規(guī)多晶硅柵電極的逸出功。此外，柵電極15的構(gòu)造具有由含有鉿和硅的膜18和上部電極膜19構(gòu)成的分層結(jié)構(gòu)，從而使含有鉿和硅的膜18變薄成為了可能。這使得減少可能與下層柵極絕緣膜14發(fā)生反應(yīng)的鉿的量成為了可能，因此可以制約由于將含有鉿和硅的膜18用于柵電極15而造成柵極絕緣膜14的厚度減小。下面，將參照圖5A到圖5C所示的截面制造步驟圖對根據(jù)本發(fā)明的半導體器件的制造方法的實施例的第一實例進行說明。這一制造方法是制造參照圖1予以說明的上述半導體器件1的方法。如圖5A所示，在半導體襯底11中形成器件隔離區(qū)域12，由此分隔器件形成區(qū)域13。例如，采用硅襯底作為半導體襯底11，器件隔離區(qū)域12具有STI(淺溝槽隔離)結(jié)構(gòu)。順便提及，器件隔離區(qū)域12的結(jié)構(gòu)不受具體限制，還可以采用LOCOS(硅的局部氧化)結(jié)構(gòu)，改進的LOCOS結(jié)構(gòu)等。在半導體襯底11上形成柵極絕緣膜14。例如，柵極絕緣膜14由氧化硅膜構(gòu)成。接著，如圖5B所示，在柵極絕緣膜14上形成柵電極形成膜21。例如，柵電極形成膜21可以由含有鉿和硅的膜(HfSix膜)構(gòu)成，且可以通過例如濺射形成柵電極形成膜21。在這樣的條件下形成的HfSix膜，使硅與鉿和硅的總量的組分比[Si/(Hf+Si)]處于20％到70％的范圍內(nèi)。將硅組分比設(shè)置在20％到70％的范圍內(nèi)的過程與以上參照圖2和圖3的描述相同。下面將對形成含有鉿和硅的膜(HfSix膜)的條件實例予以說明。將鉿和硅用作濺射靶。將工藝氣氛的壓力設(shè)置在13.3mPa到13.3Pa的范圍內(nèi)，并將Ar用作工藝氣體。將襯底溫度設(shè)置為室溫到150℃的范圍內(nèi)。形成HfSix的濺射條件不一定限于所提及的范圍。例如，可以采用硅組分比在20到70％范圍內(nèi)的HfSix作為靶材。此外，膜形成方法不一定限于濺射；例如，可以采用CVD形成該膜。之后，如圖5C所示，例如以普通抗蝕劑涂覆、光刻技術(shù)和蝕刻技術(shù)對柵電極形成膜21進行蝕刻，以柵極絕緣膜14上形成由柵電極形成膜21構(gòu)成的柵電極15。此外，通過形成MOS晶體管的源極/漏極區(qū)域的普通技術(shù)，在位于柵電極15的兩側(cè)的半導體襯底11內(nèi)形成源極/漏極區(qū)域16和17。例如，盡管在圖中沒有示出，但是源極/漏極區(qū)域16和17可以具有LDD(輕度摻雜漏極)結(jié)構(gòu)。采用這種方式可以獲得半導體器件1。此外，上述制造半導體器件1的方法不僅適用于具有平面結(jié)構(gòu)柵電極的半導體器件，還適用于具有掩埋型柵極結(jié)構(gòu)(例如金屬鑲嵌柵極結(jié)構(gòu))的柵電極的半導體器件。在上述制造半導體器件1的方法中，柵電極15由含有鉿和硅的膜(HfSix膜)構(gòu)成，使得至少柵電極15的柵極絕緣膜14一側(cè)由含有鉿和硅的膜構(gòu)成。因此，即使在由氧化硅膜或以氧化硅作為主要成分的膜構(gòu)成柵極絕緣膜14時，仍然可以抑制由鉿造成的柵極絕緣膜14的還原。此外，可以將柵電極15的逸出功設(shè)置成接近常規(guī)多晶Si柵電極的逸出功的值。具體而言，通過將用于柵電極15的含有鉿和硅的膜(HfSix膜)中的硅組分比設(shè)置在20％到70％的范圍內(nèi)，可以獲得適于NMOSFET的Vth，并且可以抑制位于下層的柵極絕緣膜14的還原?，F(xiàn)在將參照圖6A到圖6D所示的截面制造步驟圖對根據(jù)本發(fā)明的半導體器件的制造方法的實施例的第二實例進行說明。這一制造方法是制造以上參照圖4予以說明的半導體器件2的方法。如圖6A所示，在半導體襯底11中形成器件隔離區(qū)域12，由此分隔器件形成區(qū)域13。例如，采用硅襯底作為半導體襯底11，器件隔離區(qū)域12具有STI(淺溝槽隔離)結(jié)構(gòu)。器件隔離區(qū)域12的結(jié)構(gòu)不受具體限制，還可以采用LOCOS(硅的局部氧化)結(jié)構(gòu)，改進的LOCOS結(jié)構(gòu)等。在半導體襯底11上形成柵極絕緣膜14。例如，柵極絕緣膜14由氧化硅膜構(gòu)成。接著，參照圖6B，在柵極絕緣膜14上形成例如由含有鉿和硅的膜(HfSix膜)18構(gòu)成的柵電極形成膜21的下層部分。例如，可以通過濺射形成含有鉿和硅的膜(HfSix膜)18。在這樣的條件下形成HfSix膜，使得硅與鉿和硅的總量的組分比[Si/(Hf+Si)]將處于20％到70％的范圍內(nèi)。將硅組分比設(shè)置在20％到70％的范圍內(nèi)的過程與參照圖2和圖3的描述相同。下面將對形成含有鉿和硅的膜(HfSi膜)18的條件實例予以說明。將鉿和硅用作濺射靶。將工藝氣氛的壓力設(shè)置在13.3mPa到13.3Pa的范圍內(nèi)，并將Ar用作工藝氣體。將襯底溫度設(shè)置為室溫到150℃的范圍內(nèi)。順便提及，形成HfSix膜的濺射條件不一定限于所提及的條件，例如，可以采用硅組分比在20％到70％范圍內(nèi)的HfSix作為靶材。此外，膜形成方法不一定限于濺射；例如，可以采用CVD形成該膜。接著，如圖6C所示，在含有鉿和硅的膜(HfSix膜)18上形成上部電極膜19，以獲得柵電極形成膜21。例如，上部電極膜19可以由多晶硅膜、至少一個金屬膜或金屬化合物膜、多晶硅膜和金屬膜的復合膜或多晶硅膜和金屬化合物膜的復合膜構(gòu)成。可用的金屬膜的例子包括鎢膜和鉭膜。可用的金屬化合物膜的例子包括氮化鉭膜、氮化鈦膜、氮化鎢膜和氮化鉿膜。下面將對形成上部電極膜19的條件實例予以說明。例如，可以由CVD形成該膜。該膜的形成條件的實例包括以四氯化鈦(TiCl4)和氨氣(NH3)作為工藝氣體、工藝氣氛壓力處于13.3Pa到1.33kPa的范圍內(nèi)，并且襯底溫度處于400到700℃的范圍內(nèi)。順便提及，上部電極膜19的形成方法不一定限于上述方法，可以由濺射法形成該膜。之后，如圖6D所示，例如以普通抗蝕劑涂覆、光刻技術(shù)和蝕刻技術(shù)對柵電極形成膜21進行蝕刻，以在柵極絕緣膜14上形成由柵電極形成膜21構(gòu)成的柵電極15。此外，通過形成MOS晶體管的源極/漏極區(qū)域的普通技術(shù)，在位于柵電極15的兩側(cè)的半導體襯底11內(nèi)形成源極/漏極區(qū)域16和17。盡管在圖中沒有示出，但是源極/漏極區(qū)域16和17可以具有例如LDD(輕摻雜漏極)結(jié)構(gòu)。采用這種方式可以獲得半導體器件2。此外，上述制造半導體器件2的方法不僅適用于具有平面結(jié)構(gòu)柵電極的半導體器件，還適用于具有掩埋型柵極結(jié)構(gòu)(例如金屬鑲嵌柵極結(jié)構(gòu))的柵電極的半導體器件。在上述制造半導體器件2的方法中，至少柵電極15的柵極絕緣膜14一側(cè)是由含有鉿和硅的膜18構(gòu)成的，因此，即使在柵極絕緣膜14由氧化硅膜或以氧化硅作為主要成分的膜構(gòu)成的情況下，也能抑制由鉿造成的柵極絕緣膜14的還原。此外，可以將位于柵極絕緣膜14一側(cè)的柵電極15的逸出功設(shè)置成接近常規(guī)多晶硅柵電極的逸出功。具體而言，通過將用于柵電極15的含有鉿和硅的膜(HfSix膜)18中的硅組分比[Si/(Hf+Si)]設(shè)置在20％到70％的范圍內(nèi)，獲得適于NMOSFET的Vth，并且可以抑制位于下層的柵極絕緣膜14易于還原的特性。此外，在上述制造半導體器件2的方法中，柵電極15具有由含有鉿和硅的膜18和上部電極膜19構(gòu)成的分層結(jié)構(gòu)，因此，可以使所形成的含有鉿和硅的膜(HfSix膜)更薄。因此，有可能減小含有鉿和硅的膜18的厚度。這使得減少與下層柵極絕緣膜14發(fā)生反應(yīng)的鉿的量成為了可能，因此可以進一步抑制由于將含有鉿和硅的膜18用于柵電極15而引起的柵極絕緣膜14的厚度減小。在上述制造半導體器件的方法中，通過濺射形成的HfSiix膜中的硅組分比[Si/(Hf+Si)]取決于濺射設(shè)備分別施加在鉿靶材和硅靶材上的功率之間的比率。將參照圖7對這一點予以說明。在圖7中，以左側(cè)縱坐標表示HfSix膜中的硅組分比[Si/(Hf+Si)]，以橫坐標表示在形成HfSiix膜的過程中施加在硅靶材上的功率與施加在硅靶材和鉿靶材上的功率之和的比值[Si/(Hf+Si)功率比1。此外，以右側(cè)縱坐標表示與HfSix膜中硅組分比相關(guān)的電阻率(Ω·cm)?？梢詮膱D7中看到，HfSix膜中硅組分比[Si/(Hf+Si)]與濺射設(shè)備中施加到硅靶材上的功率與施加到硅靶材和鉿靶材上的功率之和的比值[Si/(Hf+Si)]成正比。因此，可以通過控制濺射功率控制硅組分比。順便提及，電阻率基本為常數(shù)，獨立于HfSix膜中的硅組分比。還發(fā)現(xiàn)，在上述半導體器件和制造半導體器件的方法當中，當采用鉿硅氮化物(HfSiN)膜作為含有鉿和硅的膜時，所獲得的Vth與采用HfSix膜的情況類似。將參照圖8對這一點予以說明。圖8是將HfSiN膜閾值電壓數(shù)據(jù)添加到圖3所示的顯示NMOSFET閾值Vth與含有鉿和硅的膜中硅組分比Si/(Hf+Si)之間的關(guān)系的圖示中所得到的圖示。例如，如圖8所示，當HfSiN膜中的硅組分比為20％時，氮(N)的組分比為42.4％，閾值電壓為0.157V。此外，當硅組分比為26％時，氮(N)組分比為26.3％，閾值電壓為0.104V。這樣，即使就含有鉿、硅和氮的膜，即鉿硅氮化物(HfSiN)膜而言，仍然獲得了與采用HfSix膜情況類似的Vth。因此，在將至少含有鉿和硅的膜設(shè)置成硅組分比[Si/(Hf+Si)]處于20％到70％的范圍內(nèi)時，該膜可以含有除鉿以外的其他元素。此外，如上所述，當在含有鉿和硅的膜中還含有氮時增大了耐熱性，因此，還提高了由該膜構(gòu)成的柵電極的耐熱性。能夠包含在含有鉿和硅的膜中的元素實例除了氮以外還有碳(C)、鉭(Ta)、鈦(Ti)、鎢(W)、鋯(Zr)和鉬(Mo)。在這些元素中，鉭(Ta)和鋯(Zr)具有和鉿相當?shù)囊莩龉?大約4.0eV)。此外，鈦(Ti)、鎢(W)和鉬(Mo)的逸出功大于鉿的逸出功，且逸出功處于帶隙中央的附近(大約4.6eV)。在將這些金屬中的任何一種添加到含有鉿和硅的膜中時，該膜的逸出功可以朝向所添加的金屬的逸出功偏移，因此可以采用添加這些金屬的方式控制柵電極的逸出功。根據(jù)本發(fā)明的半導體器件和制造半導體器件的方法，可以獲得適于NMOSFET的Vth。此外，有可能抑制由含有鉿和硅的膜構(gòu)成的柵電極和位于其下的柵極絕緣膜之間的反應(yīng)活性，因此，有可能抑制柵極泄漏，并實現(xiàn)更薄的柵極絕緣膜。此外，含有鉿和硅的膜的厚度的減小使得在含有鉿和硅的膜中減少與下層柵極絕緣膜發(fā)生反應(yīng)的鉿的量成為可能，由此可以進一步抑制柵極絕緣膜厚度的減小。本領(lǐng)域技術(shù)人員應(yīng)當理解，在權(quán)利要求書及等同要件規(guī)定的范圍內(nèi)，可以根據(jù)設(shè)計要求和其他因素進行各種修改、組合、子組合和改造。本發(fā)明含有與在日本專利局于2005年3月7日提交的日本專利申請JP2005-061999相關(guān)的主題，在此將其全文引入以供參考。權(quán)利要求1.一種包括場效應(yīng)晶體管的半導體器件，所述場效應(yīng)晶體管具有位于半導體襯底上側(cè)的柵電極，在所述半導體襯底和所述柵電極之間具有柵極絕緣膜，其中所述柵電極至少在其柵極絕緣膜一側(cè)包括含有鉿和硅的膜。2.如權(quán)利要求1所述的半導體器件，其中所述含有鉿和硅的膜具有20％到70％的、以鉿和硅的總量為基礎(chǔ)的硅組分比。3.如權(quán)利要求1所述的半導體器件，其中所述柵電極包括含有鉿和硅的金屬膜，以及在所述金屬膜上形成的導電膜。4.如權(quán)利要求1所述的半導體器件，其中所述含有鉿和硅的膜包括含有鉿、硅和氮的金屬化合物。5.一種制造半導體器件的方法，其包括在半導體襯底的上側(cè)形成柵電極的步驟，在所述半導體襯底和所述柵電極之間具有柵極絕緣膜，其中形成所述柵電極的所述步驟包括用含有鉿和硅的膜至少形成所述柵電極的柵極絕緣膜一側(cè)。全文摘要一種半導體器件，其包括在半導體襯底的上側(cè)具有柵電極的場效應(yīng)晶體管，在所述半導體襯底和所述柵電極之間具有柵極絕緣膜，其中，至少所述柵電極的柵極絕緣膜一側(cè)包括含有鉿和硅的膜。文檔編號H01L21/336GK1832199SQ20061005149公開日2006年9月13日申請日期2006年2月28日優(yōu)先權(quán)日2005年3月7日發(fā)明者山口晉平,田井香織,平野智之申請人:索尼株式會社