專利名稱：存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及存儲器，特別是涉及掩模ROM等的存儲器。
背景技術(shù)：
以往，作為存儲器的一個例子，公知掩模ROM(例如，參照專利文獻1)。
圖8是表示以往接觸方式的掩模ROM的構(gòu)成的平面布置圖。參照圖8，在以往的接觸方式的掩模ROM中，配置為多條字線101和多條位線102互相正交。另外，在與多條字線101和多條位線102交點對應(yīng)的位置上，分別配置有由一個晶體管103組成的存儲器單元104。另外，字線101隔著晶體管103的柵極絕緣膜(未圖示)而形成在基板(未圖示)上。另外，字線101，還可以作為晶體管103的柵電極而起作用。另外，在位于各存儲器單元104的形成區(qū)域的基板(未圖示)表面上，形成為作為晶體管103的源/漏區(qū)起作用的1對雜質(zhì)區(qū)域105及106夾持字線101下的區(qū)域。
另外，在作為晶體管103的源/漏區(qū)的一方而起作用的雜質(zhì)區(qū)域105上，以沿字線101延伸的方向延伸的方式設(shè)有源極線(GND線)107。該源極線107和雜質(zhì)區(qū)域105，經(jīng)由插頭108連接。由此，向雜質(zhì)區(qū)域105提供接地電位(GND)。另外，在以往的掩模ROM中，通過作為晶體管103的源/漏區(qū)的另一方起作用的雜質(zhì)區(qū)域106是否連接有位線102，來區(qū)分包括該晶體管103的存儲器單元104的數(shù)據(jù)是「0」或「1」。
然而，在圖8所示的以往的掩模ROM中，由于在每個存儲器單元104內(nèi)設(shè)置一個晶體管103，因此存在存儲器單元尺寸變大的問題。
專利文獻1特開平5-275656號公報

發(fā)明內(nèi)容
本發(fā)明就是為了解決上述課題而進行的，本發(fā)明的一個目的是提供一種可縮小存儲器單元尺寸的存儲器。
為了達到上述目的，本發(fā)明的一個方面的存儲器，具備包括二極管的多個存儲器單元；多根位線；第一雜質(zhì)區(qū)域，其與位線交叉的配置，并作為包含在存儲器單元內(nèi)的二極管的一方電極及字線而起作用。另外，將第一雜質(zhì)區(qū)域按照由規(guī)定數(shù)的位線構(gòu)成的多條位線組的每一個進行分割。
在該方面的存儲器中，如上所述通過構(gòu)成為存儲器單元包含二極管，從而如果將包含在存儲器單元內(nèi)的二極管排列為矩陣狀(交叉點狀)，則可形成交叉點型的存儲器單元陣列。在這種情況下，由于一個存儲器單元包含一個二極管，所以與一個存儲器單元包含一個晶體管相比，可使存儲器單元尺寸變小。另外，通過將作為字線起作用的第一雜質(zhì)區(qū)域，按由規(guī)定數(shù)的位線形成的位線組的每一個進行分割，可以抑制因第一雜質(zhì)區(qū)域長度增加所導(dǎo)致的字線電阻增大，所以可抑制字線的下降(上升)速度的降低。
在上述一個方面的存儲器中，優(yōu)選將多個存儲器單元分別配置在分割后的第一雜質(zhì)區(qū)域和多根位線的交點上，通過規(guī)定位線組中含有的規(guī)定數(shù)的位線與對應(yīng)于規(guī)定位線組的第一雜質(zhì)區(qū)域的交點上配置的存儲器單元構(gòu)成存儲器單元塊，當(dāng)對所選擇的存儲器單元進行存取時，向第一雜質(zhì)區(qū)域供給第一電位，該第一雜質(zhì)區(qū)域?qū)?yīng)于包含所述所選擇的存儲器單元的所述存儲器單元塊中的所述所選擇的存儲器單元，與此同時向?qū)?yīng)于包含所述所選擇的存儲器單元的所述存儲器單元塊中的所述所選擇的存儲器單元的第一雜質(zhì)區(qū)域以外的第一雜質(zhì)區(qū)域供給第二電位。如果這樣構(gòu)成，則例如，在第一雜質(zhì)區(qū)域作為存儲器單元的二極管的陰極而起作用，與此同時，作為第一電位，向?qū)?yīng)于包含所選擇的存儲器單元的存儲器單元塊中所選擇的存儲器單元的第一雜質(zhì)區(qū)域供給L電平的電位，而且作為第二電位向包含所選擇的存儲器單元的存儲器單元塊中所選擇的存儲器單元的第一雜質(zhì)區(qū)域以外的、非選擇的第一雜質(zhì)區(qū)域供給H電平的電位的狀態(tài)下，通過向所選擇的存儲器單元對應(yīng)的位線施加H電平的電位，從而可使包含所選擇的存儲器單元的存儲器單元塊中含有的連接選擇位線的非選擇的存儲器單元的二極管的陰極與位線之間實際上沒有電流流動。由此，在所選擇的存儲器單元的二極管的陽極與位線未連接的情況下，可以防止直到連接在選擇位線上的非選擇的所有存儲器單元的電流流動結(jié)束為止不能辨別所選擇的存儲器單元的數(shù)據(jù)的問題發(fā)生。其結(jié)果，可縮短數(shù)據(jù)讀出的時間。
在這種情況下，優(yōu)選還具備選擇晶體管，其按照每個所述被分割為多個的第一雜質(zhì)區(qū)域進行設(shè)置，用于選擇所述第一雜質(zhì)區(qū)域并向其供給所述第一電位或所述第二電位，該第一雜質(zhì)區(qū)域?qū)?yīng)于包含所述被選擇的存儲器單元的存儲器單元塊；第一雜質(zhì)區(qū)域，作為選擇晶體管的源/漏區(qū)的一方而起作用。如果這樣構(gòu)成，則通過選擇晶體管，可以很容易地選擇對應(yīng)于包含所存取的存儲器單元的存儲器單元塊的第一雜質(zhì)區(qū)域并供給第一電位或第二電位。另外，通過使第一雜質(zhì)區(qū)域也作為選擇晶體管的源/漏區(qū)的一方而起作用，就不需要另外形成選擇晶體管的源/漏區(qū)的一方，所以可簡化構(gòu)成存儲器的布局。
在包含上述選擇晶體管的構(gòu)成中，優(yōu)選包括作為選擇晶體管的源/漏區(qū)的另一方起作用的第二雜質(zhì)區(qū)域；與第二雜質(zhì)區(qū)域連接，并當(dāng)對存儲器單元進行存取時供給第一電位或第二電位的配線。如果這樣構(gòu)成，當(dāng)存取存儲器單元時如果使選擇晶體管處于導(dǎo)通狀態(tài)，就經(jīng)由作為選擇晶體管的源/漏區(qū)的另一方的第二雜質(zhì)區(qū)域及選擇晶體管的溝道區(qū)域從配線向第一雜質(zhì)區(qū)域供給第一電位或第二電位，所以在存取存儲器單元時，可以很容易選擇包含所選擇的存儲器單元的存儲器單元塊對應(yīng)的第一雜質(zhì)區(qū)域并供給第一電位或第二電位。
在包含作為上述選擇晶體管的源/漏區(qū)的另一方起作用的第二雜質(zhì)區(qū)域的構(gòu)成中，優(yōu)選選擇晶體管包含用于分別選擇鄰接的2個第一雜質(zhì)區(qū)域的第一選擇晶體管及第二選擇晶體管，第一選擇晶體管和第二選擇晶體管共有第二雜質(zhì)區(qū)域。如果這樣構(gòu)成，就可以將第二雜質(zhì)區(qū)域作為第一選擇晶體管和第二選擇晶體管共同的源/漏區(qū)的另一方使用，所以就沒有必要單獨形成第一選擇晶體管和第二選擇晶體管的源/漏區(qū)的另一方了。因此，也可簡化構(gòu)成存儲器的布局。
在包含上述第一選擇晶體管及第二選擇晶體管的構(gòu)成中，優(yōu)選還具備第一柵極線，其被設(shè)置為沿與第一雜質(zhì)區(qū)域延伸方向交叉的方向延伸，并作為與規(guī)定的存儲器單元塊對應(yīng)而設(shè)置的多個第一選擇晶體管的共同的柵電極而起作用；第二柵極線，其被設(shè)置為沿與第一雜質(zhì)區(qū)域延伸方向交叉的方向延伸，并作為與規(guī)定存儲器單元塊鄰接的存儲器單元塊相對應(yīng)而設(shè)置的多個第二選擇晶體管的共同柵電極而起作用；通過向第一柵極線或第二柵極線提供塊選擇信號，使對應(yīng)的第一選擇晶體管或第二選擇晶體管成為導(dǎo)通狀態(tài)，從而激活對應(yīng)的存儲器單元塊。如果這樣構(gòu)成，則通過向第一柵極線或第二柵極線提供塊選擇信號，從而可以很容易地只激活包含所選擇的存儲器單元的存儲器單元塊。另外，通過將第一柵極線及第二柵極線分別設(shè)置成對多個第一選擇晶體管及多個第二選擇晶體管來說共用，當(dāng)存取存儲器單元時，通過向第一柵極線或第二柵極線提供塊選擇信號，可使多個第一選擇晶體管或多個第二選擇晶體管同時處于導(dǎo)通狀態(tài)。由此，因為不需要個別使多個第一選擇晶體管或多個第二選擇晶體管處于導(dǎo)通狀態(tài)，所以可簡化多個第一選擇晶體管或多個第二選擇晶體管的控制。


圖1是表示本發(fā)明的一個實施方式的二極管ROM的構(gòu)成的電路圖。
圖2是表示圖1所示的一個實施方式的二極管ROM的存儲器單元陣列結(jié)構(gòu)的平面布置圖。
圖3是表示圖2所示的一個實施方式的二極管ROM的存儲器單元陣列沿100-100線的剖面圖。
圖4是用于說明圖1所示的一個實施方式的二極管ROM的預(yù)譯碼電路、列譯碼器、讀出放大器及輸出電路的構(gòu)成的框圖。
圖5是表示圖4所示的一個實施方式的列譯碼器、讀出放大器及輸出電路的電路結(jié)構(gòu)的電路圖。
圖6是表示圖4所示的一個實施方式的預(yù)譯碼電路的電路結(jié)構(gòu)的電路圖。
圖7是表示圖4所示的一個實施方式的預(yù)譯碼電路的電路結(jié)構(gòu)的電路圖。
圖8是表示以往的一個例子的掩模ROM構(gòu)成的平面布置圖。
圖中8-全局字線(配線)，9-位線，10-字線，11-二極管，12-存儲器單元，13-位線組，13a-存儲器單元塊，14-位線選擇晶體管(選擇晶體管、第一選擇晶體管)，15-位線選擇晶體管(選擇晶體管、第二選擇晶體管)，16-柵極線(第一柵極線)，17-柵極線(第二柵極線)，21-n型雜質(zhì)區(qū)域(第一雜質(zhì)區(qū)域)，23-雜質(zhì)區(qū)域(第二雜質(zhì)區(qū)域)。
具體實施例方式
下面根據(jù)附圖對本發(fā)明的實施方式進行說明。另外，在以下實施方式的說明中，作為本發(fā)明的存儲器的一個例子，對利用二極管矩陣的掩模ROM(以下稱二極管ROM)進行說明。
圖1是表示本發(fā)明的一個實施方式的二極管ROM構(gòu)成的電路圖。首先，參照圖1，對本發(fā)明的一個實施方式的二極管ROM的整體構(gòu)成進行說明。
本實施方式的二極管ROM，如圖1所示，設(shè)有預(yù)譯碼電路1、行譯碼器2、列譯碼器3、讀出放大器4、輸出電路5、存儲器單元陣列6。預(yù)譯碼電路1構(gòu)成為通過從外部輸入地址信號和地址啟用(address enable(AE))信號，從而向行譯碼器2、列譯碼器3及讀出放大器4輸出用于選擇規(guī)定地址的預(yù)譯碼信號。
另外，行譯碼器2，連接有與后述的字線10相連的多根(1024根)全局字線8。另外，該全局字線8，是本發(fā)明的「配線」的一例。然后，行譯碼器2，選擇與從預(yù)譯碼電路1的輸入的預(yù)譯碼信號所表示的地址對應(yīng)的全局字線8。這時，行譯碼器2構(gòu)成為在向所選擇的全局字線8供給L電平的電位的同時，向未選擇的全局字線8供給H電平的電位。另外，列譯碼器3連接著多根(2048根)位線(BL)9。列譯碼器3構(gòu)成為在選擇與從預(yù)譯碼電路1輸入的預(yù)譯碼信號所表示的地址對應(yīng)的位線9的同時，使該選擇的位線9和讀出放大器4相連。另外，列譯碼器3還具有以下功能根據(jù)從預(yù)譯碼電路1輸入預(yù)譯碼信號，選擇與所輸入的預(yù)譯碼信號對應(yīng)的后述被分割的字線10。另外，讀出放大器4構(gòu)成為通過列譯碼器3辨別所選擇的位線9的電位并放大之后，當(dāng)所選擇的位線9的電位為L電平時輸出H電平的信號，并且當(dāng)所選擇的位線9的電位為H電平時輸出L電平的信號。另外，輸出電路5，通過輸入來自讀出放大器4的信號，而將對應(yīng)于所輸入信號的信號Dout向外部輸出。
在存儲器單元陣列6中，多根位線(BL)9和多根字線(WL)10被設(shè)為互相正交。另外，在與多根位線9與多根字線10的交點對應(yīng)的位置上，分別配置有由一個二極管11組成的存儲器單元12。由此，存儲器單元陣列6，具有存儲器單元12配置為矩陣狀的交叉點型的構(gòu)成。另外，構(gòu)成為各存儲器單元12的數(shù)據(jù)，經(jīng)由對應(yīng)的位線9及列譯碼器3而被讀出到讀出放大器4。另外，在存儲器單元陣列6中，設(shè)有包含陽極與位線9連接的二極管11的存儲器單元12；包含陽極未與位線9連接的二極管11的存儲器單元12。根據(jù)二極管11的陽極有無連接該位線9，而將存儲器單元12所保持的數(shù)據(jù)區(qū)分為「0」或「1」。
另外，存儲器單元陣列6，通過32根位線9構(gòu)成一個位線組13。在存儲器單元陣列6中，設(shè)置64個該位線組13。另外，字線10被設(shè)置為沿與連接行譯碼器2的全局字線8的延伸方向延伸。另外，字線10，按照每個與一個位線組13對應(yīng)的區(qū)域被分割。由此，在一根被分割的字線10上，交叉有32條位線9，并且在一根被分割的字線10和32條位線9的交點上配置有32個存儲器單元12(二極管11)。另外，通過配置于一個位線組13中含有的32根位線9、和與該位線組13對應(yīng)的1024根被分割的字線10的交點上的32768個(＝32×1024)存儲器單元12，構(gòu)成一個存儲器單元塊13a。
另外，在分割的字線10的兩端，設(shè)有用于選擇各字線10的一對字線選擇晶體管14及15。另外，與規(guī)定的字線10對應(yīng)的一對字線選擇晶體管14及15是本發(fā)明的「選擇晶體管」及「第一選擇晶體管」的一個例子，與該規(guī)定字線10鄰接的字線10所對應(yīng)的字線選擇晶體管14及15是本發(fā)明的「選擇晶體管」和「第二選擇晶體管」的一個例子。另外，在分割的字線10的一端上，連接字線選擇晶體管14的源/漏區(qū)的一方，與此同時另一端連接字線選擇晶體管15的源/漏區(qū)的一方。另外，在沿著字線10的延伸方向鄰接的2根被分割的字線10之間設(shè)置的字線選擇晶體管14的源/漏區(qū)的另一方和字線選擇晶體管15的源/漏區(qū)的另一方互相連接。這樣沿著字線10的延伸方向鄰接的2根被分割的字線10，經(jīng)由字線選擇晶體管14及15而連接。另外，該字線選擇晶體管14及15設(shè)置為分別夾持對應(yīng)一個存儲器單元塊13a而設(shè)置的1024根被分割的字線10。由此，對應(yīng)一個存儲器單元塊13a而設(shè)置1024個字線選擇晶體管14和1024個字線選擇晶體管15。
另外，與一個存儲器單元塊13a對應(yīng)設(shè)置的1024個字線選擇晶體管14的柵電極和1024個字線選擇晶體管15的柵電極分別連接1根柵極線16及1根柵極線17。另外，規(guī)定的存儲器單元塊13a中的柵極線16及17，是本發(fā)明的「第一柵極線」的一個例子，與該規(guī)定的存儲器單元塊13a鄰接的存儲器單元塊13a的柵極線16及17，是本發(fā)明的「第二柵極線」的一個例子。另外，柵極線16及17，設(shè)置為沿著位線9的延伸方向，并且連接列譯碼器(column decoder)3。再有，字線選擇晶體管14及15互相連接的源/漏區(qū)的另一方連接有與行譯碼器(row decoder)2相連的全局字線(global word line)8。由此，構(gòu)成為由行譯碼器2供給的H電平或L電平的電位，經(jīng)由全局字線8向字線選擇晶體管14及15互相連接的源/漏區(qū)的另一方供給。
圖2是表示圖1所示的一個實施方式的二極管ROM的存儲器單元陣列構(gòu)造的平面布置圖。圖3是表示圖2所示的一個實施方式的二極管ROM的存儲器單元陣列沿100-100線的剖面圖。接著，參照圖1～圖3，對本實施方式的二極管ROM的存儲器單元陣列結(jié)構(gòu)進行說明。
在本實施方式的存儲器單元陣列6中，如圖2及圖3所示，在p型硅基板20的上表面設(shè)有多個n型雜質(zhì)區(qū)域21。這多個n型雜質(zhì)區(qū)域21沿著n型雜質(zhì)區(qū)域21的延伸方向隔開規(guī)定間隔地設(shè)置，與此同時，沿著與n型雜質(zhì)區(qū)域21的延伸方向正交的方向隔開規(guī)定間隔地設(shè)置。另外，該n型雜質(zhì)區(qū)域21是本發(fā)明的「第一雜質(zhì)區(qū)域」的一個例子。再有，n型雜質(zhì)區(qū)域21，如圖3所示，由n型的低濃度雜質(zhì)區(qū)域21a、與比雜質(zhì)區(qū)域21a還要深地形成的n型雜質(zhì)區(qū)域21b構(gòu)成。還有，雜質(zhì)區(qū)域21b具有比雜質(zhì)區(qū)域21a稍高的n型的雜質(zhì)濃度。另外，多個n型雜質(zhì)區(qū)域21分別作為上述被分割的字線10起作用。
另外，在一個n型雜質(zhì)區(qū)域21內(nèi)，32個p型雜質(zhì)區(qū)域22隔開規(guī)定間隔地形成。然后，通過一個p型雜質(zhì)區(qū)域22和n型雜質(zhì)區(qū)域21，形成二極管11。由此，n型雜質(zhì)區(qū)域21，還作為32個二極管11的共用陰極而起作用。另外，p型雜質(zhì)區(qū)域22，作為二極管11的陽極而起作用。
另外，n型雜質(zhì)區(qū)域21，還作為字線選擇晶體管14及15的源/漏區(qū)的一方而起作用。而且，在本實施方式中，如圖2及圖3所示，n型雜質(zhì)區(qū)域21在與字線選擇晶體管14及15的形成區(qū)域?qū)?yīng)的位置被分割。另外，在沿著n型雜質(zhì)區(qū)域21的延伸方向鄰接的2個n型雜質(zhì)區(qū)域21之間的規(guī)定區(qū)域內(nèi)，形成作為字線選擇晶體管14及15的源/漏區(qū)的另一方而起作用的雜質(zhì)區(qū)域23。另外，雜質(zhì)區(qū)域23是本發(fā)明的「第二雜質(zhì)區(qū)域」的一個例子。另外，雜質(zhì)區(qū)域23，由對應(yīng)規(guī)定的n型雜質(zhì)區(qū)域21而設(shè)置的字線選擇晶體管14、對應(yīng)沿著n型雜質(zhì)區(qū)域21的延伸方向、與該規(guī)定的n型雜質(zhì)區(qū)域21鄰接的其他n型雜質(zhì)區(qū)域21而設(shè)置的字線選擇晶體管15共有。
另外，雜質(zhì)區(qū)域23包含n型低濃度雜質(zhì)區(qū)域23a和n型高濃度雜質(zhì)區(qū)域23b。另外，n型低濃度雜質(zhì)區(qū)域23a，形成于距離p型硅基板20的表面比較淺的區(qū)域，另一方面n型高濃度雜質(zhì)區(qū)域23b，形成到比n型低濃度雜質(zhì)區(qū)域23a還深的區(qū)域。由此，雜質(zhì)區(qū)域23具有由n型低濃度雜質(zhì)區(qū)域23a和n型高濃度雜質(zhì)區(qū)域23b形成的LDD(Lightly Doped Drain)結(jié)構(gòu)。另外，在雜質(zhì)區(qū)域23內(nèi)，在n型低濃度雜質(zhì)區(qū)域23a和n型高濃度雜質(zhì)區(qū)域23b內(nèi)形成n型接觸區(qū)域23c。這個n型接觸區(qū)域23c是為了降低后述第一層的插頭(plug)31與雜質(zhì)區(qū)域23連接時的接觸電阻而設(shè)置的。另外，雜質(zhì)區(qū)域23的n型低濃度雜質(zhì)區(qū)域23a、與n型雜質(zhì)區(qū)域21的雜質(zhì)區(qū)域21a，有著同樣的雜質(zhì)濃度。另外，雜質(zhì)區(qū)域23的n型高濃度雜質(zhì)區(qū)域23b有著比n型雜質(zhì)區(qū)域21的雜質(zhì)區(qū)域21b的雜質(zhì)濃度還高的雜質(zhì)濃度另外，在p型硅基板20的n型雜質(zhì)區(qū)域21和雜質(zhì)區(qū)域23之間的字線選擇晶體管14的溝道區(qū)域24上，隔著柵極絕緣膜25而形成有由多晶硅構(gòu)成的柵極線16。另外，在p型硅基板20的n型雜質(zhì)區(qū)域21和雜質(zhì)區(qū)域23之間的字線選擇晶體管15的溝道區(qū)域26上，隔著柵極絕緣膜27而形成有由多晶硅構(gòu)成的柵極線17。再有，柵極線16及17，如圖2所示，形成為向與n型雜質(zhì)區(qū)域21的延伸方向正交的方向延伸。
進而，在柵極線16及17的兩側(cè)，如圖3所示，分別設(shè)有由絕緣膜形成的側(cè)壁隔板(side wall spacer)28。另外，在p型硅基板20的山表面上，以覆蓋柵極線16及17以及側(cè)壁隔板28的方式，設(shè)有第一層層間絕緣膜29。在該第一層層間絕緣膜29的與p型雜質(zhì)區(qū)域22及n型接觸區(qū)域23c9對應(yīng)的區(qū)域，設(shè)有接觸孔30。這樣，在與p型雜質(zhì)區(qū)域22及n型接觸區(qū)域23c對應(yīng)的位置設(shè)置接觸孔30，是由于p型雜質(zhì)區(qū)域22及n型接觸區(qū)域23c是經(jīng)由接觸孔30向p型硅基板2進行離子注入而形成的。另外，在接觸孔30內(nèi)，嵌入由W(鎢)形成的第一層插頭31。由此，插頭31與p型雜質(zhì)區(qū)域22及n型接觸區(qū)域23c連接。
另外，在第一層層間絕緣膜29上，以連接第一層插頭31的方式，設(shè)有由Al形成的第一層焊盤層32。另外，在第一層層間絕緣膜29上，以覆蓋第一層焊盤層32的方式設(shè)有第二層層間絕緣膜33。在該第二層層間絕緣膜33的與第一層焊盤層32對應(yīng)的區(qū)域，形成接觸孔34。在該接觸孔34內(nèi)嵌入由W形成的第二層插頭35。
另外，在第二層層間絕緣膜33上，設(shè)有由Al形成的多根位線9及第二層焊盤層36。多根位線9被設(shè)置為沿與n型雜質(zhì)區(qū)域21的延伸方向正交的方向延伸。另外，設(shè)置為各位線9連接與p型雜質(zhì)區(qū)域22(二極管11的陽極)相連的第二層插頭35。另外，第二層插頭35，設(shè)置在與規(guī)定的p型雜質(zhì)區(qū)域22(二極管11的陽極)相連的第一層焊盤層32和位線9之間，另一方面在與其以外的p型雜質(zhì)區(qū)域22(二極管11的陽極)相連的第一層焊盤層32和位線9之間不設(shè)置。由此，由陽極連接位線9的二極管11和陽極不連接位線9的二極管11構(gòu)成。也就是說，在本實施方式中，根據(jù)在第二層層間絕緣膜33上是否設(shè)置接觸孔34，將分別包含對應(yīng)的二極管11的存儲器單元12(參照圖1)的數(shù)據(jù)區(qū)分為「0」或「1」。另外，設(shè)置為第二層焊盤層36連接第二層插頭35。
另外，在第二層層間絕緣膜33上，以覆蓋位線9及第二層焊盤層36的方式設(shè)置第三層層間絕緣膜37。在該第三層的層間絕緣膜37的與n型接觸區(qū)域23c相連的第二層焊盤層36所對應(yīng)的區(qū)域內(nèi)，在設(shè)有接觸孔38的同時，在該接觸孔38中嵌入由W形成的第三層插頭39。由此，第三層插頭39和與n型接觸區(qū)域23c相連的第二層焊盤層36連接。在第三層層間絕緣膜37的與n型雜質(zhì)區(qū)域21對應(yīng)的區(qū)域山，由Al形成的多根全局字線8隔開規(guī)定的間隔設(shè)置。另外，多根全局字線8形成為沿著n型雜質(zhì)區(qū)域21的延伸方向延伸。另外，全局字線8，連接第三層插頭39。由此，全局字線8，經(jīng)由第一層插頭31、第一層焊盤層32、第二層插頭35、第二層焊盤層36及第三層插頭39，連接作為字線選擇晶體管14及15的源/漏區(qū)而起作用的雜質(zhì)區(qū)域23。
圖4是用于說明圖1所示的一個實施方式的二極管ROM的預(yù)譯碼電路、列譯碼器、讀出放大器及輸出電路構(gòu)成的框圖。圖5是表示圖4所示的一個實施方式的列譯碼器、讀出放大器及輸出電路的電路結(jié)構(gòu)的電路圖。圖6及圖7是表示圖4所示的一個實施方式的預(yù)譯碼電路的電路結(jié)構(gòu)的電路圖。接著，參照圖4～圖7，對本發(fā)明的一個實施方式的二極管ROM的預(yù)譯碼電路、列譯碼器、讀出放大器及輸出電路的詳細(xì)構(gòu)成進行說明。
在本實施方式的二極管ROM中，如圖4所示，在128根位線的每根山設(shè)置一個輸出電路5，共設(shè)有16個輸出電路5。另外，構(gòu)成為經(jīng)由128根位線讀出的數(shù)據(jù)，分別經(jīng)由列譯碼器3及讀出放大器4，向所對應(yīng)的輸出電路5輸入。而且，構(gòu)成為從各輸出電路5輸入與所輸入數(shù)據(jù)對應(yīng)的輸出信號Dout0～Dout15。另外，在本實施方式中，由對輸出信號Dout～Dout15進行輸出的16個列譯碼器3、讀出放大器4及輸出電路5構(gòu)成的電路部，分別具有圖5所示的電路結(jié)構(gòu)。
具體來說，列譯碼器3，如圖5所示，由多個位線選擇晶體管41、4個字線選擇電路部42構(gòu)成。位線選擇晶體管41由p溝道晶體管構(gòu)成。另外，位線選擇晶體管41，在源/漏區(qū)的一方連接位線9的同時，另一方連接讀出放大器4。另外，經(jīng)由位線選擇晶體管41，16根位線9連接一個讀出放大器4。
再有，向連接于16根位線9的16個位線選擇晶體管41的柵極，分別輸入來自后述預(yù)譯碼電路1的16個電路部的預(yù)譯碼信號。由此，構(gòu)成為在16個位線選擇晶體管41的任意一個成為導(dǎo)通狀態(tài)的同時，其余的15個位線選擇晶體管41保持截止?fàn)顟B(tài)。而且，構(gòu)成為選擇連接成為導(dǎo)通狀態(tài)的位線選擇晶體管41的位線9，并與讀出放大器4進行電連接的同時，連接保持截止?fàn)顟B(tài)的位線選擇晶體管41的位線9不與讀出放大器4進行電連接。
另外，讀出放大器4，對應(yīng)于128根位線9而設(shè)置8個。這8個讀出放大器4分別連接有上述16根位線9。另外，構(gòu)成為8個讀出放大器4中的4個讀出放大器4的輸出，在輸入到一個4輸入與NAND電路45a的同時，其余的4個讀出放大器4的輸出向另一個4輸入NAND電路45b輸入。另外，構(gòu)成為2個4輸入NAND電路45a及45b的輸出，被輸入到一個NOR電路46的同時，這個NOR電路46的輸出被輸入到一個輸出電路5。
另外，字線選擇電路部42，是為了選擇從預(yù)譯碼電路部1輸入的預(yù)譯碼信號所對應(yīng)的地址的字線10而設(shè)置的。另外，字線選擇電路部42，按照每個由32根位線9組成的位線組13(參照圖1)而設(shè)置。該字線選擇電路部42，具有1級變換器電路43和1級NOR電路44串聯(lián)連接的電路結(jié)構(gòu)。構(gòu)成為變換器電路43的輸出被輸入到按照每個位線組13(參照圖1)而設(shè)置的一對柵極線16及17。另外，從后述的預(yù)譯碼電路1的電路部向NOR電路44輸入預(yù)譯碼信號。另外，向該NOR電路44輸入與輸入到上述讀出放大器41的預(yù)譯碼信號相同的信號。即，向規(guī)定字線選擇電路部42的NOR電路44一方的輸入，輸入與讀出放大器4相同的預(yù)譯碼信號，該讀出放大器4連接于該字線選擇電路部42應(yīng)選擇的字線10所對應(yīng)的16根位線9。另外，向規(guī)定字線選擇電路部42的NOR電路44的另一方輸入，輸入與讀出放大器4相同的預(yù)譯碼信號，該讀出放大器4連接該字線選擇電路部42應(yīng)選擇的字線10所對應(yīng)的其余的16根位線9。
另外，預(yù)譯碼電路1，由圖6所示的向位線選擇晶體管41(參照圖5)供給預(yù)譯碼信號用的電路部分、圖7所示的向讀出放大器4(參照圖5)供給預(yù)譯碼信號用的電路部分、向行譯碼器2供給信號的行地址預(yù)譯碼電路(未圖示)構(gòu)成。預(yù)譯碼電路1的用于向位線選擇晶體管41(參照圖5)供給預(yù)譯碼信號的電路部分，如圖6所示，由輸出預(yù)譯碼信號的16個電路部47構(gòu)成。該電路部47，具有一個5輸入NAND電路48及2級變換器電路49和50串聯(lián)連接的電路結(jié)構(gòu)。
另外，向5輸入NAND電路48輸入地址啟用信號AE、列地址信號CA0及反相列地址信號/CA0的任意一方、列地址信號CA1及反相列地址信號/CA1的任意一方、列地址信號CA2及反相列地址信號/CA2的任意一方、列地址信號CA3及反相列地址信號/CA3的任意一方。另外，列地址信號CA0～CA3及反相列地址信號/CA0～/CA3，根據(jù)從外部輸入的地址信號，通過未圖示的地址輸入電路生成。
然后，構(gòu)成為通過輸入到5輸入NAND電路48的上述5個信號(AE、CA0或/CA0、CA1或/CA1、CA2或/CA2、CA3或/CA3)的組合，從16個電路部47內(nèi)的任意一個電路部47的5輸入NAND電路48輸出L電平的信號，與此同時，從其余的電路部47的5輸入NAND電路48輸出H電平的信號。即，構(gòu)成為當(dāng)輸入到5輸入NAND電路48的5個信號全部為H電平時，就從5輸入NAND電路48輸出L電平的信號，而當(dāng)輸入到5NAND電路48的5個信號的至少一個為L電平時，從5輸入NAND電路48輸出H電平的信號。另外，構(gòu)成為一旦從5輸入NAND電路48輸出L電平的信號，就經(jīng)由2級變換器電路49及50輸出L電平的預(yù)譯碼信號。另一方面，構(gòu)成為一旦從5輸入NAND電路48輸出H電平的信號，就經(jīng)由2級變換器電路49及50輸出H電平的預(yù)譯碼信號。這樣，構(gòu)成為從16個電路部47內(nèi)的任意一個電路部47輸出L電平的預(yù)譯碼信號，與此同時，從其余的15個電路部47輸出H電平的預(yù)譯碼信號。
另外，用于向讀出放大器4(參照圖5)供給預(yù)譯碼信號的電路部分，如圖7所示，由輸出預(yù)譯碼信號的8個電路部51構(gòu)成。該電路部51具有1級4輸入NAND電路52和1級變換器電路53串聯(lián)連接的電路結(jié)構(gòu)。另外，向4輸入NAND電路52輸入地址啟用信號AE；列地址信號CA4及反相列地址信號/CA4的任意一方；列地址信號CA5及反相列地址信號/CA5的任意一方；列地址信號CA6及反相列地址信號/CA6的任意一方。另外，列地址信號CA4～CA6及反相列地址信號/CA4～/CA6，根據(jù)從外部輸入的地址信號并通過未圖示的地址輸入電路生成。
另外，構(gòu)成為通過輸入到4NAND電路52的上述的4個信號(AE、CA4或/CA4、CA5或/CA5、CA6或/CA6)的組合，從8個電路部51內(nèi)的任意一個電路部51的4輸入NAND電路52輸出L電平的信號，與此同時，從其余的電路部51的4輸入NAND電路52輸出H電平的信號。即，構(gòu)成為當(dāng)輸入到4NAND電路52的4個信號全部為H電平時，就從4輸入NAND電路52輸出L電平的信號，另一方面當(dāng)輸入到4輸入NAND電路52的4個信號的至少一個為L電平時，就從4輸入NAND電路52輸出H電平的信號。另外，構(gòu)成為一旦從4輸入NAND電路52輸出H電平的信號，就經(jīng)由變換器電路53輸出L電平的預(yù)譯碼信號。另一方面，構(gòu)成為一旦從4輸入NAND電路52輸出L電平的信號，就經(jīng)由變換器電路53輸出H電平的預(yù)譯碼信號。這樣，構(gòu)成為從8個電路部51內(nèi)的任意一個電路部51輸出H電平的預(yù)譯碼信號，與此同時從其余的7個電路部51輸出L電平的預(yù)譯碼信號。
下面，參照圖1、圖2及圖5，對本發(fā)明的一個實施方式的二極管ROM的數(shù)據(jù)讀出動作進行說明。另外，在以下讀出動作的說明中，針對圖5所示連接128根位線的列譯碼器、讀出放大器及輸出電路中的讀出動作進行說明。
在本實施方式中，首先通過從外部輸入地址啟用信號及地址信號，而從預(yù)譯碼電路1(參照圖1)向行譯碼器2、列譯碼器3及讀出放大器4輸入預(yù)譯碼信號。由此，通過行譯碼器2向?qū)?yīng)于預(yù)譯碼信號的行地址的全局字線8供給L電平的電位，與此同時向其以外的全局字線8供給H電平的電位。另外，從對應(yīng)于預(yù)譯碼信號的列譯碼器3(參照圖5)的4個字線選擇電路部42內(nèi)的一個字線選擇電路部42將H電平的塊選擇信號輸入到柵極線16及17，與此同時從其余的3個字線選擇電路部42將L電平的塊選擇信號輸入到柵極線16及17。由此，與被輸入了H電平的塊選擇信號的柵極線16及17相連的位線選擇晶體管14及15成為導(dǎo)通狀態(tài)，與此同時，與被輸入了L電平的塊選擇信號的柵極線16及17相連的位線選擇晶體管14及15成為截止?fàn)顟B(tài)。然后，經(jīng)由成為導(dǎo)通狀態(tài)的位線選擇晶體管14及15，由行譯碼器2供給的H電平或L電平的電位被供給到所分割的字線10，另一方面經(jīng)由成為截止?fàn)顟B(tài)的位線選擇晶體管14及15不向被分割的字線10供給電位。
例如，當(dāng)選擇包括圖1所示的關(guān)注單元的存儲器單元塊13a時，只有對應(yīng)這個存儲器單元塊13a的位線選擇晶體管14及15成為導(dǎo)通狀態(tài)，與此同時，其他的位線選擇晶體管14及15成為截止?fàn)顟B(tài)。由此，在向包括關(guān)注單元的存儲器單元塊13a所對應(yīng)的被分割的字線10供給H電平或L電平的電位的同時，不向其以外的存儲器單元塊13a所對應(yīng)的被分割的字線10供給電位。然后，關(guān)注單元所對應(yīng)的選定的字線10的電位，下降到L電平的同時，在包含關(guān)注單元存儲器單元塊13a所對應(yīng)的被分割的字線10內(nèi)、非選擇的字線10的電位上升到H電平。另外，被分割的字線10，與作為二極管11的陰極而起作用的n型雜質(zhì)區(qū)域21(參照圖2)共用，所以作為關(guān)注單元的二極管11的陰極的n型雜質(zhì)區(qū)域21的電位，下降到L電平的同時，在包含關(guān)注單元的存儲器單元塊13a所度應(yīng)的n型雜質(zhì)區(qū)域21內(nèi)、非選擇的n型雜質(zhì)區(qū)域21的電位上升到H電平。另外，若經(jīng)由位線選擇晶體管14及15而向包含關(guān)注單元的存儲器單元塊13a所對應(yīng)的n型雜質(zhì)區(qū)域21(字線10)內(nèi)的非選擇的n型雜質(zhì)區(qū)域21(字線10)提供作為H電平電位的電位Vcc，則從該電位Vcc中減去位線選擇晶體管14及15的閾值電壓Vt的電位施加到n型雜質(zhì)區(qū)域21(字線10)。即，向包含關(guān)注單元的存儲器單元塊13a所對應(yīng)的n型雜質(zhì)區(qū)域21(字線10)內(nèi)的非選擇的n型雜質(zhì)區(qū)域21(字線10)上施加電位Vcc-Vt。
然后，向圖5所示連接各16根位線9的列譯碼器3的16個位線選擇晶體管41內(nèi)的一個位線選擇晶體管41的柵極輸入L電平的預(yù)譯碼信號的同時，向其余的15個位線選擇晶體管41的柵極輸入H電平的行預(yù)譯碼信號。由此，被輸入了L電平的預(yù)譯碼信號的一個位線選擇晶體管41成為導(dǎo)通狀態(tài)，與此同時，被輸入了H電平的預(yù)譯碼信號的15個位線選擇晶體管41成為截止?fàn)顟B(tài)。然后，經(jīng)由成為導(dǎo)通狀態(tài)的位線選擇晶體管41而對位線9和讀出放大器4進行電連接的同時，連接截止?fàn)顟B(tài)的位線選擇晶體管41的位線9，不與讀出放大器4進行電連接。另外，由于按照16個位線選擇晶體管41的每個使一個位線選擇晶體管41成為導(dǎo)通狀態(tài)，經(jīng)由位線選擇晶體管41而分別連接圖5所示的8個讀出放大器4的16根位線9內(nèi)、連接處于導(dǎo)通狀態(tài)的位線選擇晶體管41的每根位線9向8個讀出放大器4分別進行電連接。
另外，從預(yù)譯碼電路1(參照圖1)向8個讀出放大器4中的一個讀出放大器4輸入H電平的預(yù)譯碼信號，與此同時從預(yù)譯碼電路1(參照圖1)向其余的7個讀出放大器41輸入L電平的預(yù)譯碼信號。由此，激活被輸入了H電平的預(yù)譯碼信號的一個讀出放大器4，與此同時被輸入了L電平的預(yù)譯碼信號的7個讀出放大器4成為未激活的狀態(tài)。然后，未激活的7個讀出放大器4的輸入處于開路(open)狀態(tài)的同時，這7個讀出放大器4的輸出成為H電平。另外，向激活的一個讀出放大器4，輸入經(jīng)由電連接的位線9而選擇的存儲器單元12的數(shù)據(jù)所對應(yīng)的數(shù)據(jù)信號。另外，讀出放大器4是電流讀出型的讀出放大器。因此，當(dāng)沒有電流從激活的一個讀出放大器4向位線9流動時，就輸出放大了數(shù)據(jù)信號的H電平的信號。另一方面，當(dāng)有電流從激活的一個讀出放大器4向位線9流動時，就輸出放大了數(shù)據(jù)信號的L電平的信號。
然后，例如，向2個4輸入NAND電路45a及45b中一方的4輸入NAND電路45a輸出激活的一個讀出放大器4及未激活的3個讀出放大器4的輸出，與此同時向另一方的4輸入NAND電路45b輸入未激活的4個讀出放大器4的輸出。由此，一方的4輸入NAND電路45a的輸出就由來自激活的一個讀出放大器4的信號是H電平或L電平來決定。即，當(dāng)從激活的一個讀出放大器4向4輸入NAND電路45a輸入H電平的信號時，由于從未激活的3個讀出放大器4向該4輸入NAND電路45a輸入H電平的信號，所以就從4輸入NAND電路45a輸出L電平的信號。另外，當(dāng)從激活的一個讀出放大器4向4輸入NAND電路45a輸入L電平的信號時，由于從未激活的3個讀出放大器4向該個4輸入NAND電路45a輸入H電平的信號，所以就從4輸入NAND電路45a輸出H電平的信號。
接著，從4輸入NAND電路45a及45b輸出的信號，被輸入到NOR電路46。這時，一旦從一方的4輸入NAND電路45a向NOR電路46輸入L電平的信號，與此同時從另一方的4輸入NAND電路45b輸入L電平的信號，就從NOR電路46輸出H電平的信號。另外，一旦從一方的4輸入NAND電路45a向NOR電路46輸入H電平的信號，與此同時向另一方的4輸入NAND電路45b輸入L電平的信號，就從NOR電路46輸出L電平的信號。然后，從NOR電路46輸出的信號經(jīng)由輸出電路5向外部輸出。
在本實施方式中，如上所述，通過將包含二極管11的存儲器單元12排列成矩陣狀(交叉點狀)，形成交叉點型的存儲器單元陣列6，因為一個存儲器單元12包含一個二極管11，所以與一個存儲器單元12包含一個晶體管相比，可縮小存儲器單元尺寸。
另外，在本實施方式中，通過將作為位線10起作用的n型雜質(zhì)區(qū)域21，按照每個由32根位線9組成的位線組13進行分割，從而可以抑制因n型雜質(zhì)區(qū)域21的長度增加而導(dǎo)致的全局字線8的容量增大，所以可抑制全局字線8的下降(上升)速度的降低。
另外，在本實施方式中，當(dāng)對所選擇的存儲器單元12進行存取時，由于向包含所選擇的存儲器單元12的存儲器單元塊13a內(nèi)所選擇的存儲器單元12對應(yīng)的字線10供給L電平的電位，與此同時向包含所選擇的存儲器單元12的存儲器單元塊13a內(nèi)所選擇的存儲器單元12對應(yīng)的字線10以外的字線10供給H電平的電位，所以在包含所選擇的存儲器單元12的存儲器單元塊13a中含有的連接選擇位線9的非選擇的存儲器單元12的二極管11的陰極與位線9之間實際上沒有電流流動。由此就可以抑制當(dāng)所選擇的存儲器單元12的二極管11的陽極與選擇位線9未連接時，直到連接選擇位線9的所有非選擇的存儲器單元12的電流流動結(jié)束為止都不能辨別所選擇的存儲器單元12的數(shù)據(jù)的問題。因此，可縮短數(shù)據(jù)的讀出時間。
另外，在本實施方式中，通過使n型雜質(zhì)區(qū)域21作為位線選擇晶體管14及15的源/漏區(qū)的一方起作用，可不需要另外形成位線選擇晶體管14及15的源/漏區(qū)域的一方，所以可簡化構(gòu)成二極管ROM的布置。
另外，在本實施方式中，通過使位線選擇晶體管14和位線選擇晶體管15共有雜質(zhì)區(qū)域23，從而可將雜質(zhì)區(qū)域23作為位線選擇晶體管14及15共同的源/漏區(qū)的另一方使用，所以可不需要在位線選擇晶體管14及15單獨形成源/漏區(qū)的另一方。由此可簡化構(gòu)成二極管ROM的布置。
另外，在本實施方式中，設(shè)置作為對應(yīng)規(guī)定存儲器單元塊13a而設(shè)置的多條位線選擇晶體管14(15)的共同柵電極而起作用的柵極線16(17)，與此同時向該柵極線16(17)提供塊選擇信號，通過使對應(yīng)的多個位線選擇晶體管14(15)同時處于導(dǎo)通狀態(tài)，激活對應(yīng)的存儲器單元塊13a，不用分別使多個位線選擇晶體管14(15)成為導(dǎo)通狀態(tài)，就可以激活包含所選擇的存儲器單元12的規(guī)定存儲器單元塊13a，所以可簡化多個位線選擇晶體管14(15)的控制。
另外，此次公開的實施方式在所有方面都只是例示，不應(yīng)認(rèn)為是進行限制的。本發(fā)明的范圍，不由上述實施方式的說明來表示，而是由本發(fā)明的技術(shù)方案范圍來表示，而且包括與技術(shù)方案范圍均等的意義及范圍內(nèi)的所有變更。
例如，在上述實施方式中，針對將本發(fā)明適用于交叉點型二極管ROM的例子進行了說明，但本發(fā)明并未限于此，也可廣泛適用于交叉點型的二極管ROM以外的存儲器。
另外，在上述實施方式中，在每根字線10的兩端各配置一對(2個)選擇晶體管，但本發(fā)明并未限于此，也可以將選擇晶體管配置在每根字線10兩端的任意一方。
另外，在上述實施方式中，由32根位線構(gòu)成位線組，但本發(fā)明不限于此，也可以由32根以外的數(shù)目的位線構(gòu)成位線組。
權(quán)利要求
1.一種存儲器，具備包括二極管的多個存儲器單元；多根位線；和第一雜質(zhì)區(qū)域，以與所述位線交叉的方式配置，并作為包含于所述存儲器單元內(nèi)的所述二極管的一方電極及字線而起作用；所述第一雜質(zhì)區(qū)域按照每個由規(guī)定數(shù)的位線構(gòu)成的多個位線組而被分割。
2.如權(quán)利要求1所述的存儲器，其中，所述多個存儲器單元分別配置在所述被分割的第一雜質(zhì)區(qū)域和所述多根位線的交點上，由所述存儲器單元構(gòu)成存儲器單元塊，該存儲器單元配置在規(guī)定的所述位線組含有的所述規(guī)定數(shù)的位線、與所述規(guī)定的位線組所對應(yīng)的所述第一雜質(zhì)區(qū)域的交點上，當(dāng)對所選擇的所述存儲器單元進行存取時，向所述第一雜質(zhì)區(qū)域供給第一電位，該第一雜質(zhì)區(qū)域?qū)?yīng)于包含所述所選擇的存儲器單元的所述存儲器單元塊中的所述所選擇的存儲器單元，與此同時向所述第一雜質(zhì)區(qū)域以外的所述第一雜質(zhì)區(qū)域供給第二電位，該第一雜質(zhì)區(qū)域?qū)?yīng)于包含所述所選擇的存儲器單元的所述存儲器單元塊中的所述所選擇的存儲器單元。
3.如權(quán)利要求2所述的存儲器，其中，還具備選擇晶體管，其按照每個所述被分割為多個的第一雜質(zhì)區(qū)域進行設(shè)置，用于選擇所述第一雜質(zhì)區(qū)域并向其供給所述第一電位或所述第二電位，該第一雜質(zhì)區(qū)域?qū)?yīng)于包含所述被選擇的存儲器單元的存儲器單元塊，所述第一雜質(zhì)區(qū)域作為所述選擇晶體管的源/漏區(qū)的一方而起作用。
4.如權(quán)利要求3所述的存儲器，其中，還具備第二雜質(zhì)區(qū)域，其作為所述選擇晶體管的源/漏區(qū)的另一方起作用；和配線，其與所述第二雜質(zhì)區(qū)域連接，當(dāng)對所述存儲器單元進行存取時供給所述第一電位或所述第二電位。
5.如權(quán)利要求4所述的存儲器，其中，所述選擇晶體管包含用于分別選擇鄰接的2個所述第一雜質(zhì)區(qū)域的第一選擇晶體管及第二選擇晶體管，所述第一選擇晶體管和所述第二選擇晶體管共有所述第二雜質(zhì)區(qū)域。
6.如權(quán)利要求5所述的存儲器，其中，還具備第一柵極線，其被設(shè)置為沿與所述第一雜質(zhì)區(qū)域延伸方向交叉的方向延伸，并作為與規(guī)定的所述存儲器單元塊對應(yīng)而設(shè)置的多個所述第一選擇晶體管的共同柵電極而起作用；第二柵極線，其被設(shè)置為沿與所述第一雜質(zhì)區(qū)域延伸方向交叉的方向延伸，并作為與所述規(guī)定的存儲器單元塊鄰接的所述存儲器單元塊相對應(yīng)而設(shè)置的多個所述第二選擇晶體管的共同柵電極而起作用，通過向所述第一柵極線或所述第二柵極線提供塊選擇信號，使對應(yīng)的所述第一選擇晶體管或所述第二選擇晶體管成為導(dǎo)通狀態(tài)，從而激活對應(yīng)的所述存儲器單元塊。
全文摘要
本發(fā)明提供一種可縮小存儲器單元尺寸的存儲器。該存儲器具備包含二極管(11)的多個存儲器單元(12)、多根位線(9)、n型雜質(zhì)區(qū)域(21)，該區(qū)域與位線(9)交叉地配置，并作為包含于存儲器單元(12)中的二極管(11)的陰極及字線(10)而起作用。另外，將n型雜質(zhì)區(qū)域(21)按照由規(guī)定數(shù)的位線(9)組成的每個位線組(13)進行分割。
文檔編號H01L27/112GK1901199SQ20061010780
公開日2007年1月24日 申請日期2006年7月21日 優(yōu)先權(quán)日2005年7月22日
發(fā)明者山田光一 申請人:三洋電機株式會社