專利名稱：具有倒置源極/漏極金屬觸點的場效應晶體管(fet)及其制造方法
技術領域：
本發(fā)明涉及改進型場效應晶體管(FET),并且更具體地涉及具有 倒置源極/漏極金屬觸點的改進型金屬-氧化物-半導體場效應晶體管 (MOSFET),以及制備這種FET器件的方法。
背景技術：
在半導體產業(yè)中， 一直需要增大集成電路(IC)的運行速度。諸如 計算機的電子設備需要以日益加快的速度進行操作也推動了這種增長 的需求。反過來，需要增大速度已導致了半導體器件尺寸的持續(xù)減小。 具體地，場效應晶體管(FET)的溝道長度、接合深度和/或柵極電介質 厚度都減小了，使得可以在給定的單個半導體晶片上制造的FET數(shù)量 和密度都增大了。
但是，F(xiàn)ET的極大縮小或者尺寸減小還產生了關于觸點間距和寄生 電容的各種技術問題，為了滿足設備性能和生產量的要求需要對這些問 題加以解決。

發(fā)明內容
本發(fā)明通過構建改進型FET設計而針對觸點間距和寄生電容提供 了解決方案。與常規(guī)FET設計相比，本發(fā)明的改進型FET設計的有益 特征在于(1 )減小的源極/漏極(S/D)金屬觸點數(shù)量；(2)減小的 總觸點布局面積；(3)基本上相同的有效觸點面積；(4)增大的觸點 到柵極距離；以及(5)減小的柵極-觸點電容。進一步地，本發(fā)明的改 進型FET比常規(guī)FET相對容易制造，并且可以用降低的制造成本來制 備，同時卻帶來顯著增大的生產量。一方面，本發(fā)明涉及半導體器件，該半導體器件包括溝道區(qū)，位 于源極區(qū)和漏極區(qū)之間；柵極電介質層，位于該溝道區(qū)之上；柵電極， 位于該柵極電介質層之上；第一電介質層，位于該源極區(qū)、該漏才及區(qū)和 該柵電極之上并覆蓋該源極區(qū)、該漏極區(qū)和該柵電極；第二電介質層， 位于該第一電介質層之上；以及至少一個金屬觸點，其與該源極區(qū)或者 漏極區(qū)電連接，其中至少 一個金屬觸點包括位于該第 一 電介質層中的較 低部分以及位于該第二電介質層中的較高部分，并且其中該較低部分的 橫截面積比該較高部分的橫截面積大。在此使用的術語"金屬的"涉及基本上由導體材料形成的結構或者 組件，該導電材料包含以元素形式、合金形式或者化合物形式的至少一 種金屬。這種導電材料的示例包括但不限于元素金屬、金屬合金、金 屬氮化物、金屬硅化物等。在此使用的術語"橫截面積"指的是以基本上與結構或者組件所在 半導體襯底的表面平行的想像的平面對該結構或者組件進行切割所得 到的結構或者組件面積。本發(fā)明的進一步方面涉及一種方法，包括形成半導體器件，該半 導體器件包括源極區(qū)、漏極區(qū)、溝道區(qū)、位于該溝道區(qū)上的柵極電介質 層、位于該柵極電介質層上的柵電極、位于該源極區(qū)、漏極區(qū)和柵電極 上并覆蓋該源極區(qū)、漏極區(qū)和柵電極的第一電介質層，以及位于該第一 電介質層上的第二電介質層；有選擇地去除該第一和第二電介質層的一 部分，以形成暴露該源極區(qū)或者該漏極區(qū)的至少一個接觸孔；有選擇地 沿著該至少一個接觸孔的側壁來去除該第一電介質層的一部分；以及用 金屬材料填充該至少一個接觸孔以形成與該源極區(qū)或者漏極區(qū)電連接 的至少一個金屬觸點，其中所述至少一個金屬觸點包括位于該第一電介 質層中的較低部分以及位于該第二電介質層中的較高部分，并且其中該 較低部分的橫截面積比該較高部分的橫截面積大。本發(fā)明的進一步方面涉及一種場效應晶體管(FET)，包括倒置源 極/漏極金屬觸點，該金屬觸點具有位于第 一較低電介質層中的較低部 分和位于第二較高電介質層中的較高部分，并且其中所述倒置源極/漏極金屬觸點的該較低部分的橫截面積比其較高部分的橫截面積大。通過隨后的公開和所附權利要求，本發(fā)明的其它方面、特征和益處 將會變得非常明顯。


圖1A示出了包含多個源極/漏極金屬觸點的常規(guī)FET器件的橫截面 視圖；圖1B是圖1A的常規(guī)FET器件的頂視圖，示出了彼此相互間隔的 四個源極/漏極金屬觸點。每個源極/漏極金屬觸點在整個觸點高度上都 具有相同的橫截面積；圖2A示出了根據本發(fā)明一個實施方式的包含一個倒置源極/漏極金 屬觸點的示例性FET器4牛的4黃截面一見圖；圖2B是圖2A的示例性FET器件的頂視圖，示出了較低部分具有 相對較大的橫截面積、較高部分具有相對較小的橫截面積的一個源極/ 漏極金屬觸點；圖3-圖7示出了對形成圖2A的示例性FET器件的工藝步驟進行說 明的橫截面視圖。
具體實施方式
在下述描述中，給出了各種具體細節(jié)，諸如特定結構、組件、材料、 尺寸、工藝步驟和技術，以便全面理解本發(fā)明。但是，本領域技普通技 術人員應當理解，本發(fā)明脫離這些具體細節(jié)一樣可以實現(xiàn)。在其它示例 中，對公知的結構或者工藝步驟未進行具體描述以避免混淆本發(fā)明。應當理解，當提到作為層、區(qū)或者村底的元件位于另一元件"上"時， 其可以直接位于另一元件之上或者也可以存在介入元件。相反，當提到 元件"直接，，位于另一元件的"上"時，不存在介入元件。還應當理解， 當提到一元件與另 一元件"連接"或者"耦合，，時，其可以直接連接或者耦 合到另一元件，或者可以存在介入元件。相反，當提到一元件與另一元 件"直接連接"或者"直接耦合"時，不存在介入元件。現(xiàn)在，通過參考附圖1-7來更詳細地描述本發(fā)明的改進型FET器件 以及用于制備該器件的示例性工藝步驟。需要注意，這些附圖并不按照 比例繪制，其中類似的附圖標記表示類似和/或相應的元件。進一步需 要注意的是，在附圖中的半導體村底上僅示出了一個FET。盡管對這種 實施方式進行了說明，但是本發(fā)明并不對在半導體襯底上形成任意特殊 數(shù)量的FET進行限制。
首先參考圖1A，其示出了常規(guī)FET器件，其位于半導體襯底10 上并包括源極(或者漏極)區(qū)12和漏極(或者源極)區(qū)14，在它們之 間定義了溝道區(qū)13。柵-極電介質層16直接位于溝道區(qū)13之上，并且 柵電極18直接位于柵極電介質層16之上。常規(guī)FET器件可以進一步包 括源極(或者漏極)金屬硅化物觸點層12A、漏極(或者源極)金屬硅 化物觸點層14A、柵極金屬硅化物觸點層18A、源極/漏極延伸區(qū)12B 和14B、源極/漏極暈圏區(qū)12C和14C,以及對于常規(guī)FET器件而言可 選的一個或者多個柵極側壁間隔物20。
圖1A所示的常規(guī)FET器件覆蓋有第一電介質層22和第二電介質 層24，它們可以由相同介電材料形成，也可以由不同的介電材料形成。 多個金屬觸點26沿著第一電介質層22和第二電介質層24延伸，并且 與漏極(或者源極)區(qū)14中的漏極(或者源極)金屬硅化物觸點層14A 電連接。常規(guī)FET器件的每一個金屬觸點26的特征都在于沿著其整 個觸點高度的橫截面積基本一致。
圖1B示出了圖1A的常規(guī)FET器件的頂4見圖，其中第二電介質層 24被去除以便暴露出第 一 電介質層22 、間隔物20和柵電極18。具體地， 常規(guī)FET器件包括四個金屬觸點26,每一個都具有在約0.05nm-約 0.5jim范圍內的橫截面直徑(rj 。四個金屬觸點26以至少是它們橫截 面半徑的二倍，即，2r^的距離彼此分隔。進一步地，這四個金屬觸點 26以至少0.001 的距離(山)與柵電極18分隔。
由于圖1A和圖1B中示出的常規(guī)FET器件的總有效觸點面積計算 為金屬觸點26的數(shù)量乘以每個金屬觸點26的橫截面積(-4兀r,2)， 所以該面積在約0.03|11112-約3.15|am2的范圍內。四個金屬觸點26占據的總布局面積是由圖IB中虛線框所指示的面積(=(d!+6r,) x6n),其在 約0.09jim2-約9nm2的范圍內。
與以上描述的常規(guī)FET器件不同，圖2A示出了根據本發(fā)明一個實 施方式的改進型FET器件。具體地，本發(fā)明的改進型FET器件位于半 導體襯底30上，并包括源極(或者漏極)區(qū)32和漏極(或者源極)區(qū) 34，在這兩個區(qū)之間定義有溝道區(qū)33。柵極電介質層36直接位于溝道 區(qū)33之上，并且柵電極38直接位于柵極電介質層36之上。本發(fā)明的 改進型FET器件可以進一步包括源極(或者漏極)金屬硅化物觸點層 32A、漏極(或者源極)金屬硅化物觸點層34A、柵極金屬硅化物觸點 層38A、源極/漏極延伸區(qū)32B和34B、源極/漏極暈圏區(qū)32C和34C， 以及對于本發(fā)明改進型FET器件而言可選的一個或者多個柵極側壁間 隔物40。可以包括相同或者不同介電材料的第一電介質層42和第二電 介質層44形成在本發(fā)明的改進型FET器件之上。
包括較高部分46A和較低部分46B的金屬觸點分別在第一電介質 層42和第二電介質層44中延伸，并且與漏極(或者源極)區(qū)34中的 漏極(或者源極)金屬硅化物觸點層34A電連接。這種金屬觸點的較 低部分46B具有比較高部分46A更大的橫截面積。因此，金屬觸點的 特征在于其具有倒T形，并且因此稱為"倒置"金屬觸點。
圖2B示出了本發(fā)明改進型FET器件的頂視圖，其中第二電介質層 44被去除以便暴露出第一電介質層42、間隔物40和柵電極38。具體地， 改進型FET器件包括單個金屬觸點，該金屬觸點具有橫截面積相對較 小的較高部分46A和橫截面積相對較大的較低部分46B。優(yōu)選地，單個 金屬觸點的較低部分46B的橫截面半徑(r2)在約O.lO^im-約1.0pm的 范圍內，而較高部分46A的橫截面半徑不超過i"2的一半。進一步地， 金屬觸點以至少O.OOlnm的距離(d2)與柵電極38分隔。
由于本發(fā)明改進型FET器件的總有效觸點面積計算為金屬觸點46 的橫截面積(=7rr22),所以該面積在約0.031im、約3.15jim2的范圍內。 本發(fā)明的金屬觸點46所占據的總布局面積是由圖2B中的虛線框指示的 面積(=(d2+2r2) x2r2),其在約0.0—2畫約4.0|im2的范圍內。當r2=2ri時，本發(fā)明改進型FET器件的總有效觸點面積基本上與常 規(guī)FET器件的總有效觸點面積相同。但是，如果假設d^3/2d。則金屬 觸點46占據的總布局面積明顯比常規(guī)FET器件所占據的總布局面積小 約20r卩或者小約0.05(im2到約5拜2。
本發(fā)明的FET器件允許使用減小數(shù)量的S/D金屬觸點，并在減小 的總觸點布局面積內提供了基本上相同的有效觸點面積。更重要的是， 本發(fā)明的FET器件允許S/D金屬觸點與柵電極進一步分隔開(即，至 少相隔山的1/2或者相隔約0.0002jum-約2jum)，而這反過來減小了棚-極-觸點電容，而不會增大總的觸點布局面積。
因此，本發(fā)明的FET器件解決了通常與FET的極大地縮放或者尺 寸減小有關的觸點間隔問題和寄生電容問題，并且允許以降低的成本來 制造更小并且更快的高性能集成電路(IC)器件。
盡管在圖2A和圖2B中具體描述的本發(fā)明實施方式僅采用一個源 極/漏極金屬觸點46，應當理解，本發(fā)明可以容易地擴展到包括任意數(shù) 量的源極/漏極金屬觸點，只要本發(fā)明的FET器件中包含的源極/漏極金 屬觸點的總量小于常規(guī)FET器件中包含的源極/漏極金屬觸點的總量即 可。
本發(fā)明的FET器件可以容易地以任何合適的方法進行制備。具體 地，圖3-圖7示出了可以用來制備本發(fā)明FET器件的示例性工藝步驟順序。
圖3示出了位于半導體襯底30上的FET器件，并且包括源極(或 者漏極)區(qū)32、漏極(或者源極)區(qū)34、溝道區(qū)33、柵極電介質層36 和柵電極38。 FET器件可選地但不是必須地包括源極(或者漏極) 金屬硅化物觸點層32A、漏極(或者源極)金屬硅化物觸點層34A、柵 極金屬硅化物觸點層38A、源極/漏極延伸區(qū)32B和34B、源極/漏極暈 圈區(qū)32C和34C、以及一個或者多個柵極側壁間隔物40。 FET器件可 以輕易地用常規(guī)的前端線(FEOL)工藝步驟來形成。例如，各種工藝 步驟，包括但不限于沉積、光刻、蝕刻、注入和自對準硅化可以使用， 或者可以使用取代柵極工藝。半導體襯底30可以包括任何半導體材料，這些材料包括但不限于 Si、 SiC、 SiGe、 SiGeC、 Ge合金、GaAs、 InAs、 InP和其它III-V或者
n-vi化合物半導體。半導體襯底30還可以包括有機半導體結構、諸如
Si/SiGe的層疊半導體結構、絕緣層上覆硅結構或者絕緣層上覆硅鍺結 構。半導體襯底30可以是摻雜的、未摻雜的或者在其中包含摻雜和未 摻雜的區(qū)(未示出)。摻雜器件區(qū)通常公知為"阱"。半導體襯底30可 以是應變的、非應變的，或者其中包含有應變半導體材料和非應變半導 體材料的區(qū)。而且，半導體襯底30可以具有單個結晶表面取向或者多 個結晶表面取向。
進一步地，半導體襯底30可以包含一個或者多個淺溝槽隔離區(qū)(未 示出)以提供摻雜器件區(qū)之間的隔離。淺溝槽隔離區(qū)可以輕易地利用本 領域技術人員公知的常規(guī)溝槽隔離工藝來形成。例如，光刻、蝕刻和用 溝槽電介質填充溝槽可以用來形成溝槽隔離區(qū)。
如圖3所示，在FET器件之上形成第一電介質層42。第一電介質 層42可以包括任何適合的介電材料，包括但不限于SiOx、 SixNy、 SixNyOz、 SixCy、 SixCyOz等，其中x、 y和z是整數(shù)。進一步地，第一電 介質層42可以利用任何適合的電介質沉積工藝來形成，包括但不限于 高密度等離子體沉積(HDP)、等離子體增強化學氣相沉積(PECVD) 等。優(yōu)選地，利用HDP工藝形成第一電介質層42。
接著，在第一電介質層42上形成第二電介質層44，如圖4所示。 第一電介質層42可以包括任何適合的介電材料，包括但不限于SiOx、 SixNy、 SixNyOz、 SixCy、 SixCyOz等，其中x、 y和z是整數(shù)，并且第二電 介質層44優(yōu)選地包括與第 一 電介質層42的電介質材料不同的電介質材 料。更優(yōu)選地，第二電介質層44包括SiOx。進一步地，第二電介質層 44可以利用任何適合的電介質沉積工藝來形成，包括但不限于高密度 等離子體沉積(HDP)、等離子體增強化學氣相沉積(PECVD)等。優(yōu) 選地，利用HDP工藝形成第二電介質層44。
在沉積完第二電介質層44后，例如通過光刻和蝕刻來選4奪性地去 除第一電介質層42和第二電介質層44的一部分，以〗更形成4妻觸孔45，該孔暴露了漏極(或者源極)區(qū)34中的漏極(或者源極)金屬硅化物 觸點層34A的較高表面。更具體地，將光刻膠(未示出)涂覆到第二電 介質層44的整個結構上?？梢岳萌魏芜m合的技術來涂覆光刻膠，包 括但不限于涂層技術或者旋涂技術。在光刻膠上提供根據將被形成的 接觸孔的形狀進行構圖的掩膜(未示出)，然后使用光刻工藝將掩膜構 圖轉移到光刻膠上，這樣便在光刻膠的未覆蓋區(qū)域上創(chuàng)建了凹口。隨后 已構圖的光刻膠用于使用反應離子刻蝕(RIE)工藝或者任何其它適合 的干或濕蝕刻技術，在第一電介質層42和第二電介質層44中創(chuàng)建相同 的凹口構圖。隨后，在形成了接觸孔45后，剝離光刻膠，如圖5所示。
接著，執(zhí)行第二蝕刻步驟以在橫向方向上沿著接觸孔45的側壁來 有選擇地蝕刻第一電介質層42，從而將接觸孔45側向擴展至第一電介 質層42內部，并形成較窄的較高部分45A和較寬的較低部分45B,如 圖2D所示。例如，如果第一電介質層42包括Si02并且第二電介質層 44包括Si3N4,則可以使用稀釋的HF曝光來有選擇地將第一電介質層 42中的Si02從第二電介質層44中的Si3N4中蝕刻出來。
在形成完擴展的接觸孔45后，將金屬材料沉積在擴展的接觸孔45 中以便形成倒置源極/漏極金屬觸點，其較高部分46A的橫截面積相對 較小，較低部分46B的橫截面積相對較大，如圖7所示。優(yōu)選地，但不 是必須地，本發(fā)明的倒置源極/漏極金屬觸點的較低部分46B的橫截面 積在約0.0314pm、約3.14|11112的范圍內，而較高部分46A的橫截面積在 約0.008nm、約0.79|11112的范圍內。任何合適的金屬材料都可以用來實現(xiàn) 本發(fā)明，包括但不限于W、 Al、 Cu、 Ag、 Au及它們的合金、硅化物 和氮化物。在本發(fā)明的優(yōu)選實施方式中，將W作為形成本發(fā)明的倒置 源極/漏極金屬觸點的金屬材料。
因此，以上描述的工藝步驟形成了具有倒置源極/漏極金屬觸點的 改進型FET器件，其特征在于減小的總布局面積以及減小的柵極-觸點 電容，其中該面積在約0.05^im、約5iim2的范圍內，該柵極-觸點電容小 于約0.3飛法拉/;微米溝道寬度。
總之，本發(fā)明滿足了在以相對較低成本制備高速、高性能IC器件時對進一步縮小FET的需求。
盡管圖2-圖7示意性地示范了根據本發(fā)明具體實施方式
的示例性 FET結構和示例性工藝步驟，但是應當清楚，本領域技術人員可以容易 地改進這里所示的器件結構和工藝步驟，以針對具體應用需求來進行調 整，而與上述描述相一致。因此，應當理解，本發(fā)明并不限制于上述具 體實施方式，而是可以在使用時延展至任何其它改進、變化、應用和實 施方式，并且相應地所有這樣的其它改進、變化、應用和實施方式也應 理解為涵蓋在本發(fā)明的精神和范圍內。
權利要求
1.一種半導體器件，包括溝道區(qū)，位于源極區(qū)和漏極區(qū)之間；柵極電介質層，位于該溝道區(qū)之上；柵電極，位于該柵極電介質層之上；第一電介質層，位于該源極區(qū)、該漏極區(qū)和該柵電極之上并覆蓋該源極區(qū)、該漏極區(qū)和該柵電極；第二電介質層，位于該第一電介質層之上；以及至少一個金屬觸點，其與該源極區(qū)或者漏極區(qū)電連接，其中所述至少一個金屬觸點包括位于該第一電介質層中的較低部分以及位于該第二電介質層中的較高部分，并且其中該較低部分的橫截面積比該較高部分的橫截面積大。
2. 根據權利要求1的半導體器件，只包括一個金屬觸點，其與 該源極區(qū)或者漏極區(qū)電連接。
3. 根據權利要求1的半導體器件，其中該至少一個金屬觸點的 較低部分的橫截面積在約0.03(am、約3.15|11112的范圍內。
4. 根據權利要求1的半導體器件，其中該至少一個金屬觸點的 較高部分的橫截面積在約0.015fim、約3.15|^12的范圍內。
5. 根據權利要求1的半導體器件，其中該至少一個金屬觸點與 該柵電極分隔有一定距離，該距離在約O.OOlpm-約5!im的范圍內。
6. 根據權利要求1的半導體器件，具有小于約0.3飛法拉/微米 溝道寬度的柵極-觸點電容。
7. 根據權利要求1的半導體器件，其中該至少一個金屬觸點包 括W、 Al、 Cu、 Ag、 Au或者其組合。
8. 根據權利要求1的半導體器件，其中該第一電介質層包括 SiOx、 SixNy、 SixNyOz、 SixCy、 SixCyOz或者其組合，其中x、 y和z 為整數(shù)。
9. 根據權利要求1的半導體器件，其中該第二電介質層包括 SiOx、 SixNy、 SixNyOz、 SixCy、 SixCyOz或者其組合，其中x、 y和z 為整數(shù)。
10. 根據權利要求1的半導體器件，進一步包括一個或者多個組 件，該組件選自由源極/漏極延伸注入、源極/漏極暈注入、源極/漏 極/4冊極觸點和4冊才及側壁間隔物組成的組。
11. 一種方法，包括形成半導體器件，該半導體器件包括源極區(qū)、漏極區(qū)、溝道區(qū)、 位于該溝道區(qū)上的柵極電介質層、位于該柵極電介質層上的柵電極、 位于該源極區(qū)、漏極區(qū)和4冊電極上并覆蓋該源4及區(qū)、漏才及區(qū)和4冊電 極的第一電介質層，以及位于該第一電介質層上的第二電介質層；有選擇地去除該第一和第二電介質層的一部分，以形成暴露該源 極區(qū)或者該漏極區(qū)的至少一個接觸孔；有選擇地沿著所述至少一個接觸孔的側壁來去除該第一電介質 層的一部分；以及用金屬材料填充所述至少 一個接觸孔以形成與該源極區(qū)或者漏 極區(qū)電連接的至少 一 個金屬觸點，其中所述至少 一 個金屬觸點包括 位于該第一電介質層中的較低部分以及位于該第二電介質層中的較 高部分，并且其中該較低部分的橫截面積比該較高部分的橫截面積 大。
12. 根據權利要求11的方法，其中僅形成一個暴露該源極區(qū)或 者該漏極區(qū)的接觸孔，并且其中僅形成一個與該源極區(qū)或者該漏極 區(qū)電連接的金屬觸點。
13. 根據權利要求11的方法，其中所述至少一個金屬觸點的較 低部分的橫截面積在約0.03jim、約3.15pm2的范圍內。
14. 根據權利要求11的方法，其中所述至少一個金屬觸點的較 高部分的4黃截面積在約0.015pm、約3.15(^1112的范圍內。
15. 根據權利要求11的方法，其中該至少一個金屬觸點與該柵 電極分隔有一定距離，該距離在約O.OOOlpm-約5pm的范圍內。
16. 根據權利要求11的方法，其中該至少一個金屬觸點包括W、 Al、 Cu、 Ag、 Au或者其組合。
17. 根據權利要求11的方法，其中該第一電介質層包括SiOx、 SixNy、 SixNyOz、 SixCy、 SixCyOz或者其組合，其中x、 y和z為整數(shù)。
18. 根據權利要求11的方法，其中該第二電介質層包括SiOx、 SixNy、 SixNyOz、 SixCy、 SixCyOz或者其組合，其中x、 y和z為整數(shù)。
19. 根據權利要求11的方法，其中該半導體器件進一步包括一 個或者多個組件，該組件選自由源極/漏極延伸注入、源極/漏極暈注 入、源極/漏極/4冊極觸點和柵極側壁間隔物組成的組。
20. —種場效應晶體管(FET)，包括倒置源極/漏極金屬觸點， 該金屬觸點具有在第 一較低電介質層中的較低部分和在第二較高電 介質層中的較高部分，并且其中所述倒置源極/漏極金屬觸點的該較 低部分的橫截面積比其較高部分的橫截面積大。
全文摘要
本發(fā)明涉及包括倒置源極/漏極金屬觸點的場效應晶體管(FET)，該金屬觸點具有位于第一較低電介質層中的較低部分和位于第二較高電介質層中的較高部分。倒置源極/漏極金屬觸點的較低部分具有比較高部分更大的橫截面積。優(yōu)選地，倒置源極/漏極金屬觸點的較低部分的橫截面積在約0.03μm²-約3.15μm²的范圍內，并且這種倒置源極/漏極金屬觸點與FET的柵電極以在約0.001μm-約5μm范圍內的距離相分隔。
文檔編號H01L21/768GK101292345SQ200680039243
公開日2008年10月22日 申請日期2006年9月20日 優(yōu)先權日2005年10月21日
發(fā)明者C·拉登斯, D·奇達姆巴爾拉奧, K·庫瑪爾, L·克萊文杰, M·貝爾揚斯基 申請人:國際商業(yè)機器公司