專利名稱：半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及包括金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)的半導(dǎo)體器件及其制造方法。
背景技術(shù)：
由于近些年半導(dǎo)體器件的顯著小型化，因此為了確保MOSFET的性能和可靠性需要各種創(chuàng)新。在這種情況下，為了獲得MOSFET的改進(jìn)性能，正在積極研究利用具有高介電常數(shù)的所謂高-k膜的膜作為柵絕緣膜。典型的高-k材料包括諸如鋯(Zr)、鉿(Hf)等元素的氧化物。即使柵絕緣膜的物理厚度增大一定程度，使用這種材料用于MOSFET的柵絕緣膜也能減小轉(zhuǎn)換為氧化硅的電厚度(siliconoxide-converted electrical thickness)，因此提供了物理和結(jié)構(gòu)上穩(wěn)定的柵絕緣膜。由此，與采用氧化硅的常規(guī)情況相比，可以實(shí)現(xiàn)金屬氧化物半導(dǎo)體(MOS)電容的增大以增強(qiáng)MOSFET的特性和/或柵極漏電流的減小。
然而，眾所周知當(dāng)柵絕緣膜由高-k膜構(gòu)成且柵電極由多晶硅構(gòu)成時(shí)會引起所謂的費(fèi)米能級釘扎現(xiàn)象(日本專利特開No.2005-340,329)。認(rèn)為在柵電極中的柵絕緣膜側(cè)面上的界面附近當(dāng)由于硅和用于構(gòu)成高介電常數(shù)膜的上述金屬元素之間的鍵合而產(chǎn)生某能級時(shí)，會發(fā)生費(fèi)米能級釘扎。結(jié)果，MOSFET的閾值電壓增大，并且閾值電壓的波動也增大，提供了避免使用這種高介電常數(shù)膜的因素。雖然已經(jīng)參考利用多晶硅作為柵電極的例子進(jìn)行了上述描述，但是當(dāng)將高介電常數(shù)膜用于柵絕緣膜時(shí)，通常會增大閾值電壓。
另一方面，考慮到MOSFET的可靠性，已知一種所謂的負(fù)偏壓溫度不穩(wěn)定(NBTI)現(xiàn)象(Journal of Applied Physics 2003年第94卷第1期第1-18頁Dieter K.Schroder和JeffA.Babcock，題為“Negative biastemperature instabilityRoad to cross in deep submicron siliconsemiconductor manufacturing”)。具體地，這種現(xiàn)象的要點(diǎn)是，NBTI相當(dāng)多地發(fā)生在p型MOSFET中，且當(dāng)在高溫環(huán)境中將負(fù)偏電壓施加到柵電極時(shí)，正的固定電荷產(chǎn)生在柵絕緣膜中，導(dǎo)致增大的閾值電壓。結(jié)果，MOSFET的操作速度隨時(shí)間流逝而降低，以致于半導(dǎo)體器件中多個(gè)MOSFET的操作時(shí)間不協(xié)調(diào)，導(dǎo)致錯誤操作的發(fā)生。雖然已經(jīng)考慮了各種方面對NBTI進(jìn)行了探索和研究，但目前的情形是沒有有效的對策。
發(fā)明概述同時(shí)，如上述文章中Dieter K.Schroder等所公開的，隨著利用MOSFET的柵絕緣膜的減小的膜厚的趨勢，施加到柵絕緣膜上的電場強(qiáng)度逐年增大。由此，在柵極長度為100nm以下的時(shí)代，與較早的時(shí)代相比，相對容易產(chǎn)生由NBTI引起的p型MOSFET閾值電壓的增大。在確保半導(dǎo)體器件足夠長時(shí)期的可靠性方面，提供p型MOSFET提高的NBTI抵抗力是非常關(guān)鍵的問題。
本發(fā)明人已經(jīng)進(jìn)行了涉及Dieter K.Schroder等的上述文章中所述的p型MOSFET的NBTI的研究。結(jié)果，發(fā)現(xiàn)通過1)在柵絕緣膜和柵電極之間的界面中或者2)在絕緣膜中以痕量(trance amout)提供包括諸如Hf等金屬元素的區(qū)域，可以在基本上不劣化MOSFET特性的情況下提高NBTI抵抗力，其用于實(shí)現(xiàn)本發(fā)明。
根據(jù)本發(fā)明的一個(gè)方面，提供一種包括p型場效應(yīng)晶體管的半導(dǎo)體器件，該p型場效應(yīng)晶體管包括半導(dǎo)體襯底；接觸半導(dǎo)體襯底上部而設(shè)置的柵絕緣膜；和接觸柵絕緣膜的上部而設(shè)置的柵電極，其中在柵絕緣膜中或柵絕緣膜和柵電極之間的界面中包括如下區(qū)域，該區(qū)域包含面密度不高于1.3×1014原子/cm2的鉿(Hf)和鋯(Zr)中的至少一種金屬元素。
在本發(fā)明中，包括Hf和Zr中至少一種金屬元素的區(qū)域存在于p型場效應(yīng)晶體管的柵絕緣膜和柵電極之間的界面中或者存在于柵絕緣膜中。由此，電子被Hf或Zr或其化合物所捕獲，且被捕獲的電子中和了當(dāng)將負(fù)偏置電壓施加到柵電極時(shí)產(chǎn)生在柵絕緣膜中的正固定電荷。由此，可以有效地抑制由NBTI引起的閾值電壓的增大。
而且，在本發(fā)明中，包括Hf和Zr至少一種金屬元素的區(qū)域中每單位面積這種金屬元素的密度不高于1.3×1014原子/cm2。具有這種結(jié)構(gòu)，其中在柵絕緣膜中提供包含痕量的這種金屬元素的區(qū)域，可以抑制上述NBTI，同時(shí)抑制在以上相關(guān)背景技術(shù)所述的采用高介電常數(shù)膜用于柵絕緣膜的情況下引起的閾值電壓增大。
而且，包括面密度不高于1.3×1014原子/cm2的上述金屬元素的區(qū)域可以通過例如更加穩(wěn)定制造的濺射工藝來形成。
更具體地，根據(jù)本發(fā)明的另一方面，提供一種用于制造上述半導(dǎo)體器件的方法，包括在半導(dǎo)體襯底上形成柵絕緣膜；在柵絕緣膜上濺射鉿(Hf)和鋯(Zr)中至少一種金屬元素以形成包含金屬元素的區(qū)域；并在提供有該區(qū)域的柵絕緣膜上形成柵電極，其中，在濺射中形成包含金屬元素的區(qū)域，該區(qū)域中金屬元素的面密度等于或低于1.3×1014原子/cm2。
此外，根據(jù)本發(fā)明的又一方面，提供一種用于制造上述半導(dǎo)體器件的方法，包括在半導(dǎo)體襯底上形成第一柵絕緣膜；在第一柵絕緣膜上濺射鉿(Hf)和鋯(Zr)中至少一種金屬元素以形成包含金屬元素的區(qū)域；在提供有該區(qū)域的第一柵絕緣膜上形成第二柵絕緣膜；并在第二柵絕緣膜上形成柵電極，其中，在包括金屬元素的區(qū)域的形成中，該區(qū)域中金屬元素的面密度等于或低于1.3×1014原子/cm2。
根據(jù)本發(fā)明，采用具有包括面密度不高于1.3×1014原子/cm2的鉿(Hf)和鋯(Zr)中至少一種金屬元素的區(qū)域的結(jié)構(gòu)，以致p型場效應(yīng)晶體管中提高的NBTI抵抗力可以有效地實(shí)現(xiàn)。


本發(fā)明的上述和其他目的、優(yōu)點(diǎn)和特征將由結(jié)合附圖所進(jìn)行的某些優(yōu)選實(shí)施例的以下描述而更加明顯，其中圖1是半導(dǎo)體器件的截面圖，示出了本發(fā)明實(shí)施例中半導(dǎo)體器件的結(jié)構(gòu)；圖2是半導(dǎo)體器件的截面圖，示出了在概念基礎(chǔ)上引起NBTI的原理；圖3是截面圖，示出了本發(fā)明實(shí)施例中的半導(dǎo)體器件的結(jié)構(gòu)；圖4是曲線圖，示出了本發(fā)明實(shí)施例中NBTI抵抗力的提高；圖5是曲線圖，示出了本發(fā)明實(shí)施例中NBTI抵抗力的提高；圖6A至6C是截面圖，示出了本發(fā)明實(shí)施例中用于制造半導(dǎo)體器件的示例執(zhí)行工序；圖7A至7C是截面圖，示出了本發(fā)明實(shí)施例中用于制造半導(dǎo)體器件的示例執(zhí)行工序；圖8是曲線圖，示出了Hf濃度與p型MOSFET的閾值電壓的關(guān)系；圖9是曲線圖，示出了Hf濃度與表面均勻性的關(guān)系；圖10是截面圖，示意性地示出了根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體器件的結(jié)構(gòu)；以及圖11A至11C是截面圖，示出了根據(jù)本發(fā)明實(shí)施例制造半導(dǎo)體器件的示例工序。
具體實(shí)施例方式
現(xiàn)在將在此參考說明性實(shí)施例描述本發(fā)明。本領(lǐng)域技術(shù)人員將意識到，利用本發(fā)明的教導(dǎo)可以完成許多可選實(shí)施例并且本發(fā)明不限于為說明目的所示的實(shí)施例。
以下段落將參考附圖描述本發(fā)明的實(shí)施例。注意，所有圖中出現(xiàn)的任何公共部分將給出相同的參考數(shù)字，以避免重復(fù)說明。
(第一實(shí)施例)圖1是截面圖，示意性地示出了根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體器件100的結(jié)構(gòu)。半導(dǎo)體器件100包括硅襯底101和提供在硅襯底101上的p型MOSFET 103。本實(shí)施例中p型MOSFET 103是具有表面溝道結(jié)構(gòu)的晶體管。而且，p型MOSFET 103的周圍部分提供有元件隔離區(qū)域102。
在p型MOSFET 103中，在N-阱104中提供一對雜質(zhì)擴(kuò)散區(qū)110，N-阱104提供在硅襯底101中并具有n型導(dǎo)電性，并且溝道區(qū)105形成在這些雜質(zhì)擴(kuò)散區(qū)之間。雜質(zhì)擴(kuò)散區(qū)110是在n-阱104的表面中摻雜有p型雜質(zhì)的擴(kuò)散層。一個(gè)將是源區(qū)，且另一個(gè)將是漏區(qū)。而且，擴(kuò)展區(qū)140提供在n-阱104中。
提供用作柵絕緣膜的SiO2膜120使其接觸溝道區(qū)105的上部，并提供多晶硅膜106使其接觸SiO2膜120的上部。多晶硅膜106是p型柵電極膜，且摻雜有諸如硼(B)等的p型雜質(zhì)。用作柵絕緣膜的SiO2膜120與多晶硅膜106的界面提供有包括面密度不高于1.3×1014原子/cm2的Hf和Zr中至少一種金屬元素的區(qū)域。通過本實(shí)施例，提供Hf層115作為上述區(qū)域。
Hf層115包含Hf，它是用于提供提高的NBTI抵抗力的金屬元素，具有等于或低于13×1014原子/cm2的每單位面積密度，并且，例如是包括吸附在SiO2膜120頂表面上的Hf的層。而且，Hf層115例如提供在SiO2膜120與多晶硅膜106的整個(gè)界面中。這可以更穩(wěn)定地提供后面所討論的抑制NBTI的有利效果。
例如，Hf層115的厚度等于或小于1nm。而且，原子Hf以分散方式存在于Hf層115中。由此，沿柵極長度方向的截面中Hf層115的平均厚度可以小于單個(gè)原子層的等效厚度。
接下來，將Hf的存在提供了提高的NBTI抵抗力的原因描述如下。
圖2在概念基礎(chǔ)上示出了具有常規(guī)結(jié)構(gòu)的常規(guī)半導(dǎo)體器件300的情形，其中正固定電荷由于NBTI被捕獲在p型MOSFET的柵絕緣膜中。由于圖2所示的結(jié)構(gòu)與圖1所示的類似，只是其中沒有包括Hf層115，因此這里沒有詳細(xì)描述。在圖2所示結(jié)構(gòu)的情況中，隨著柵絕緣膜中正固定電荷的增加，為了在溝道區(qū)105中引起相同數(shù)量的載流子，需要更高的閾值電壓。
相反，由于具有圖1所示結(jié)構(gòu)的p型MOSFET 103具有Hf層115，發(fā)源于Hf層115的原子Hf或由來自Hf層115的Hf與多晶硅膜106中的硅接觸而產(chǎn)生的含Hf化合物用作電子捕獲或電子清除者。這在圖3中在概念基礎(chǔ)上示出。由于圖3所示的結(jié)構(gòu)與圖1所示的類似，因此這里沒有詳細(xì)描述。假設(shè)通過電子被原子Hf或Hf化合物捕獲而減輕了閾值電壓的增大，其用于中和由于NBTI引起的正固定電荷的影響。
而且，由于在本實(shí)施例中多晶硅膜106用作柵電極，因此還可以認(rèn)為，由于Hf存在于柵絕緣膜和柵電極之間的界面中提供了提高的NBTI抵抗力的另一原因可以是費(fèi)米能級釘扎的影響。如果用于構(gòu)成高介電常數(shù)膜的金屬元素?cái)U(kuò)散到柵電極的多晶硅中，則在與柵絕緣膜界面的附近的多晶硅中產(chǎn)生耗盡層。即使對柵絕緣膜施加?xùn)艠O電壓，這種耗盡層的影響也防止了柵絕緣膜被施加足夠電平的電場，導(dǎo)致難以在溝道區(qū)中引起載流子。認(rèn)為施加到柵絕緣膜的電場的電平降低導(dǎo)致了如下現(xiàn)象的水平降低，所述現(xiàn)象是正固定電荷積聚在p型MOSFET的柵絕緣膜中。
接下來，在圖4和圖5中示出了由于Hf存在于柵絕緣膜和柵電極的界面中而獲得提高的NBTI抵抗力的評價(jià)結(jié)果。
圖4示出圖1和2所示的半導(dǎo)體器件閾值電壓(V)的變化量與應(yīng)力時(shí)間(sec)關(guān)系的曲線圖。
在圖4中，具有“無Hf”描述的圖表示由不具有Hf層115的半導(dǎo)體器件(圖2)獲得的結(jié)果。此外，具有“有Hf”描述的圖表示由提供有Hf層115的半導(dǎo)體器件(圖1)獲得的結(jié)果，該Hf層115具有8×1013原子/cm2的Hf面密度。除以上之外，在半導(dǎo)體器件中，SiO2膜120的膜厚被選擇為2.0nm。
而且，應(yīng)力條件包括Vg＝-2V且Vs＝Vd＝Vsub＝0伏的應(yīng)力電壓和110攝氏度的應(yīng)力溫度。
圖5是示出應(yīng)力電子電壓-Vg(V)和為了閾值電壓變化量ΔVth而實(shí)現(xiàn)10mV電壓所需的持續(xù)時(shí)間(sec)之間關(guān)系的曲線圖，其涉及到Hf層115中具有不同Hf面密度的半導(dǎo)體器件。這里，對半導(dǎo)體器件(圖1)進(jìn)行評價(jià)，其包括具有1.3×1014原子/cm2、8×1013原子/cm2和4×1013原子/cm2的Hf面密度的Hf層115，其提供在SiO2膜120和多晶硅膜106之間的整個(gè)界面中，以及對沒有Hf層115的半導(dǎo)體器件(圖2)進(jìn)行評價(jià)。此外，在圖5中，也采用Vs＝Vd＝Vsub＝0伏的應(yīng)力電壓，應(yīng)力溫度設(shè)置為110攝氏度。
如圖4和5可以看到的，通過提供Hf層115可以減小當(dāng)負(fù)應(yīng)力電壓施加到柵電極時(shí)引起的NBTI。
接下來，將描述用于制造圖1所示的半導(dǎo)體器件100的工藝。圖6A至6C和圖7A至7C是示出用于制造具有圖1所示結(jié)構(gòu)的半導(dǎo)體器件100的示例執(zhí)行工序的截面圖。
首先，如圖6A所示，例如，通過已知技術(shù)將淺槽隔離的元件隔離區(qū)102形成在具有平面的主平面(100)的硅襯底101上。元件隔離區(qū)102可以通過其他已知工藝形成，例如硅的局部氧化(LOCOS)工藝等。
然后，犧牲氧化膜107形成在硅襯底101的表面上。犧牲氧化膜107可以通過熱氧化硅襯底101的表面來獲得。例如，熱氧化工藝的條件可以是1100攝氏度的工藝溫度并持續(xù)約100秒的工藝時(shí)間。隨后，離子注入n型雜質(zhì)以形成n-阱104。例如，n-阱104可以通過在150KeV和不小于1×1013原子/cm2且不大于5×1013原子/cm2的條件下注入磷來形成。
接著，將預(yù)定導(dǎo)電類型的雜質(zhì)從犧牲氧化膜107上面離子注入到n-阱104，以便在n-阱104的表面層附近形成溝道區(qū)105(圖6A)?？梢愿鶕?jù)p型MOSFET 103的預(yù)定閾值電壓適當(dāng)?shù)剡x擇注入到溝道區(qū)105的溝道雜質(zhì)的數(shù)量。
接下來，進(jìn)行熱處理以激活溝道雜質(zhì)。例如，熱處理的條件可以是1000攝氏度的處理溫度和約10秒的處理時(shí)間。然后，去除形成在n-阱104上的犧牲氧化膜107。更具體地，通過采用稀釋的氫氟酸(例如，HF∶H2O＝1∶10)將犧牲氧化膜107蝕刻掉，然后，用純水沖洗該器件，然后通過吹氮?dú)獾雀稍铩?br> 隨后，例如，通過熱氧化工藝將用作柵氧化膜的SiO2膜120形成在硅襯底101的表面上(圖6B)。
SiO2膜120的厚度可以根據(jù)p型MOSFET 103的尺寸適當(dāng)選擇，例如，選擇為等于或大于0.5nm。此外，考慮到通過源于Hf層115的Hf更確定地獲得中和正固定電荷的有利效果，SiO2膜120的厚度例如可以選擇為等于或小于3nm，優(yōu)選等于或小于2nm。
然后，Hf吸附在SiO2膜120的整個(gè)上表面上(圖6C)。Hf的吸附例如可以通過化學(xué)氣相淀積(CVD)工藝、原子層淀積(ALD)工藝或?yàn)R射工藝來實(shí)現(xiàn)。Hf的濃度必須是等于或低于1.3×1014原子/cm2的較低濃度，且考慮到穩(wěn)定地形成較低濃度的這種金屬區(qū)域，在上述形成工藝中選擇濺射工藝是有利的。由此，在本實(shí)施例中，將Hf和Zr中的至少一種金屬元素濺射到SiO2膜120上以形成Hf層115，用作包含這種金屬元素的區(qū)域。在此操作中，Hf層115中Hf的面密度可以選擇為等于或低于1.3×1014原子/cm2。此后，如果需要，進(jìn)行退火工藝用于提供改善的膜質(zhì)量。
接著，將多晶硅膜106淀積在SiO2膜120上(圖7A)。此后，將諸如硼(B)的p型雜質(zhì)離子注入到多晶硅膜106的整個(gè)表面上。例如，多晶硅膜的厚度可以是約130nm。
然后，選擇性干蝕刻SiO2膜120和多晶硅膜106以處理成柵電極的幾何形狀。然后，為了形成擴(kuò)展區(qū)140，在這種情況下在2.5keV和5×1014原子/cm2的條件下注入氟化硼(BF2)(圖7B)，其中擴(kuò)展區(qū)140用作溝道區(qū)105與后面討論的雜質(zhì)擴(kuò)散區(qū)110的電耦合部分。
隨后，側(cè)表面絕緣膜108形成在用于形成n-阱104的整個(gè)區(qū)域上。最后，獲得了在包括SiO2膜120、Hf層115和多晶硅膜106的柵電極的側(cè)表面上具有側(cè)表面絕緣膜108的結(jié)構(gòu)。更具體地，例如通過采用氟化碳?xì)怏w進(jìn)行各向異性蝕刻，以便部分地保留僅位于SiO2膜120和多晶硅膜106的側(cè)表面上的側(cè)表面絕緣膜108。
接著，通過側(cè)表面絕緣膜108和柵電極的掩模用諸如B的p型雜質(zhì)摻雜n-阱104的表面層以形成雜質(zhì)擴(kuò)散區(qū)110。這提供了源區(qū)和漏區(qū)的形成。這里采用硼為p型雜質(zhì)。例如，用于注入工藝的條件可以是2KeV和5×1014原子/cm2或更大且5×1015原子/cm2或更小。此后，在非氧化氣體中進(jìn)行熱處理以激活雜質(zhì)。例如，熱處理的條件可以在1000攝氏度或更高且1060攝氏度或更低的溫度處(圖7C)。上述工藝實(shí)現(xiàn)了具有p型MOSFET 103的半導(dǎo)體器件100(圖1)的形成。
接下來，將討論提供在SiO2膜120和多晶硅膜106的界面中的Hf層115中Hf濃度的適當(dāng)范圍，該濃度從上端開始。通常，p型MOSFET的閾值電壓選擇為約0.15至0.45伏。這里，引起閾值電壓變化的典型因素包括(i)由離子注入引起的閾值電壓增大；和(ii)由Hf的注入引起的閾值電壓增大。
考慮到這些因素中的上述因素(ii)，如以上背景技術(shù)的描述中所述，p型MOSFET的閾值電壓增大了。隨著Hf層115中Hf濃度的增加，閾值電壓的傾斜上升值增加了。當(dāng)閾值電壓的傾斜上升值相對較小時(shí)，通過調(diào)整注入到溝道區(qū)105中的雜質(zhì)量可以將閾值電壓適當(dāng)調(diào)整到某范圍。另一方面，當(dāng)由以上因素(ii)引起閾值電壓的傾斜上升量較大時(shí)，由以上因素(i)引起的閾值電壓傾斜上升量的上限減小了，從而引起了離子注入量的限制。
圖8是示出Hf層115的Hf濃度與p型MOSFET閾值電壓(Vth)關(guān)系的曲線圖。關(guān)于圖8，通過采用以上參考圖1描述的半導(dǎo)體器件來進(jìn)行評價(jià)。如圖8可以看到的，通過將Hf的面密度選擇為等于或低于1.3×1014原子/cm2，且優(yōu)選為等于或低于8×1013原子/cm2，必然可以獲得呈現(xiàn)出高達(dá)約0.45伏的閾值電壓的晶體管。
此外，當(dāng)Hf層115中每單位面積的Hf密度大于1.3×1014原子/cm2時(shí)，呈現(xiàn)出顯著劣化的時(shí)間相關(guān)介質(zhì)擊穿(TDDB)的趨勢?？梢酝ㄟ^將每單位面積的Hf密度選擇為等于或低于1.3×1014原子/cm2來有效抑制這種TDDB的劣化。
接下來，將討論Hf層115中Hf濃度的關(guān)于濃度下端的適當(dāng)范圍。
雖然用于將Hf吸附到SiO2膜120頂表面上以形成Hf層115的工藝通常包括CVD工藝、ALD工藝和濺射工藝，但考慮到以較低濃度在表面中提供均勻的Hf分布，因此濺射工藝最適于形成包含1012原子/cm2數(shù)量級的Hf的Hf層。然而，在這種濺射工藝中，考慮到在保持300mm硅晶片表面的均勻性的同時(shí)形成Hf以便確保Hf存在于用于形成多晶硅膜106的區(qū)域中，因此Hf層115中的Hf濃度例如選擇為等于或高于5×1012原子/cm2，優(yōu)選等于或高于1×1013原子/cm2。
圖9是曲線圖，示出了當(dāng)以橫坐標(biāo)的Hf濃度將Hf濺射到300mm硅晶片上時(shí)，該表面中Hf濃度(原子/cm2)的變化。濃度的變化通過以下公式(1)獲得表面變化(％)＝(最大濃度-最小濃度)/(最大濃度+最小濃度) (1)根據(jù)圖9所示的結(jié)果，Hf濃度的均勻性在達(dá)到約3×1012原子/cm2時(shí)迅速劣化。因此，通過將Hf的濃度選擇為等于或高于5×1012原子/cm2，可以減小p型MOSFET閾值電壓的變化，從而提供進(jìn)一步改善操作穩(wěn)定性的具有這種p型MOSFET 103的半導(dǎo)體器件100。
除上述外，考慮到在通過濺射工藝形成膜的情況下的濃度均勻性，5×1012原子/cm2的優(yōu)選下限不限于Hf，且已經(jīng)證實(shí)對于使用Zr的工藝來說相似的下限是優(yōu)選的。
如上所述，通過在SiO2膜120和多晶硅膜106的界面中以等于或低于1.3×1014原子/cm2的面密度提供包括Hf的Hf層115，可以在p型MOSFET 103中實(shí)現(xiàn)提高的NBTI抵抗力。
而且，雖然當(dāng)提供作為高介電常數(shù)膜的硅化鉿(硅化Hf)膜用作柵絕緣膜時(shí)閾值電壓顯著增大，但本實(shí)施例的結(jié)構(gòu)通過提供具有如下Hf面密度的Hf層115，可以在抑制閾值電壓增大的同時(shí)提供提高的NBTI抵抗力，其中所述的Hf面密度遠(yuǎn)低于硅化Hf膜中的Hf面密度。
基于預(yù)先已經(jīng)得到的Hf吸附量與閾值電壓變化的關(guān)系，考慮整個(gè)半導(dǎo)體器件100的晶體管設(shè)計(jì)，進(jìn)行如上所述的濃度范圍內(nèi)Hf量的確定。較大量的Hf吸附提供了進(jìn)一步提高的NBTI抵抗力，但提供了更顯著的閾值電壓增大，因此需要根據(jù)半導(dǎo)體器件的應(yīng)用適當(dāng)建立操作條件。
雖然已經(jīng)示出了具有提供在p型MOSFET 103中的多晶硅膜106和SiO2膜120的界面中的Hf層115的結(jié)構(gòu)，但在本實(shí)施例和以下實(shí)施例中，可以包括Hf和Zr中的至少一種作為被包括在含金屬區(qū)中的痕量金屬元素，該含金屬區(qū)提供在SiO2膜120和多晶硅膜106的界面中。
當(dāng)Hf和Zr存在于SiO2膜120和多晶硅膜106的界面中時(shí)，金屬層中Hf和Zr的片濃度之和可以等于或低于1.3×1014原子/cm2。
(第二實(shí)施例)根據(jù)本實(shí)施例的半導(dǎo)體器件的結(jié)構(gòu)一般類似于第一實(shí)施例的半導(dǎo)體器件100的結(jié)構(gòu)，只是包括Hf和Zr中至少一種的金屬層包括于柵絕緣膜中，且從半導(dǎo)體襯底那側(cè)開始，包括第一柵絕緣膜、Hf層、第二柵絕緣膜和柵電極的多層結(jié)構(gòu)。在本實(shí)施例中，描述將集中在與第一實(shí)施例不同的方面。
圖10是截面圖，示意性地示出了根據(jù)本實(shí)施例的半導(dǎo)體器件200的結(jié)構(gòu)。
半導(dǎo)體器件200包括硅襯底101和提供在硅襯底101上的p型MOSFET 203。而且，p型MOSFET 203的周圍部分提供有元件隔離區(qū)102。在p型MOSFET 203中，一對雜質(zhì)擴(kuò)散區(qū)110提供在N-阱104中，N-阱104提供在硅襯底101中并具有n型導(dǎo)電性，溝道區(qū)105形成在這些雜質(zhì)擴(kuò)散區(qū)之間。雜質(zhì)擴(kuò)散區(qū)110是在n-阱104表面中摻雜有p型雜質(zhì)的擴(kuò)散層。一個(gè)將是源區(qū)，另一個(gè)將是漏區(qū)。而且，擴(kuò)展區(qū)提供在n-阱104中。這種結(jié)構(gòu)類似于圖1所示的。
用作柵絕緣膜的第一柵絕緣膜(第一SiO2膜121)提供在溝道區(qū)105上，并提供Hf層155使其接觸第一SiO2膜121的上部。Hf層155是金屬層，其包括濃度等于或低于1.3×1014原子/cm2的Hf。例如，Hf層155提供在第一SiO2膜和第二柵絕緣膜(第二SiO2膜122)的整個(gè)界面中。這可以更穩(wěn)定地提供抑制NBTI的有利效果。
例如，Hf層155的厚度等于或小于1nm。而且，原子Hf以分散方式存在于Hf層155中。由此，沿柵極長度方向的截面圖中的Hf層155的平均厚度可以小于等效于單個(gè)原子層的厚度。
Hf層155可以通過CVD工藝、ALD工藝和濺射工藝中的任一種來形成，更具體地，這里采用濺射工藝，類似于第一實(shí)施例。此外，提供第二SiO2膜122使其接觸Hf層155的頂表面。隨后，提供多晶硅膜106使其接觸第二SiO2膜122的上部。多晶硅膜106是柵電極膜，且摻雜有諸如硼(B)等的p型雜質(zhì)。
本發(fā)明人已經(jīng)證實(shí)，圖10所示本實(shí)施例的結(jié)構(gòu)顯示出實(shí)現(xiàn)p型MOSFET 203中NBTI抵抗力提高的有利效果，類似于圖1所示第一實(shí)施例的結(jié)構(gòu)。類似于第一實(shí)施例，認(rèn)為原因是以下之一或之二1)Hf或Hf化合物充當(dāng)電子捕獲或電子清除者，其用于中和由NBTI產(chǎn)生的正固定電荷的影響；以及2)當(dāng)柵電極為多晶硅膜106時(shí)，施加到柵絕緣膜的電場由于費(fèi)米能級釘扎而減小，導(dǎo)致正固定電荷的積聚降低。
接下來，將描述用于制造圖10所示的半導(dǎo)體器件200的工藝，集中描述與半導(dǎo)體器件100的不同之處。圖11A至11C是截面圖，示出了用于制造具有圖10所示結(jié)構(gòu)的半導(dǎo)體器件200的工藝示例。
圖11A類似于圖6B，示出了在硅襯底101中形成元件隔離區(qū)102、n-阱104、溝道區(qū)105和第一SiO2膜121的情形。
雖然第一SiO2膜121的膜厚下限沒有具體限制，但考慮到淀積的穩(wěn)定性，該厚度例如可以等于或大于0.5nm且優(yōu)選等于或大于1nm。
此外，第一SiO2膜121的厚度可以選擇為等于或小于10nm，優(yōu)選等于或小于9nm。
然后，在本實(shí)施例中，也通過濺射工藝將Hf吸附到第一SiO2膜121上以形成用作金屬層的Hf層155。此后，如果需要，進(jìn)行退火工藝，以提供改善的膜質(zhì)量。Hf層155中Hf的濃度可以選擇為5×1012原子/cm2或更大且1.3×1014原子/cm2或更小。考慮p型MOSFET 203閾值電壓的增大，并考慮整個(gè)半導(dǎo)體器件200的晶體管設(shè)計(jì)，進(jìn)行這種濃度范圍內(nèi)的Hf吸附量的確定。
此外，用作第二柵氧化膜的第二SiO2膜122形成在Hf層155的表面上。例如，第二SiO2膜122可以通過熱氧化工藝來形成(圖11B)。雖然第二SiO2膜122的膜厚下限沒有特別限制，但考慮到淀積的穩(wěn)定性，該厚度例如可以為等于或大于0.5nm，優(yōu)選等于或大于1nm。此外，第二SiO2膜122的厚度可以選擇為等于或小于10nm，優(yōu)選等于或小于9nm。
此外，考慮到進(jìn)一步確定地獲得NBTI抵抗力的改善，第一SiO2膜121和第二SiO2膜122的總膜厚例如可以選擇為等于或小于3nm，優(yōu)選等于或小于2nm。
隨后，通過CVD工藝淀積多晶硅膜106，然后，將諸如B的p型雜質(zhì)離子注入到多晶硅膜106的整個(gè)表面上。多晶硅膜的厚度例如可以是約130nm。在這種情況下，獲得圖11C所示的結(jié)構(gòu)。用于制造半導(dǎo)體器件200的工藝中此后的操作類似于第一實(shí)施例中用于半導(dǎo)體器件100的操作，因此不再描述。
雖然已經(jīng)參考附圖描述了本發(fā)明的優(yōu)選實(shí)施例，應(yīng)當(dāng)理解到以上公開為說明本發(fā)明的目的而存在，并且還可以采用除上述結(jié)構(gòu)之外的各種結(jié)構(gòu)。
例如，雖然已經(jīng)在上述實(shí)施例中描述了具有由多晶硅膜106構(gòu)成的柵電極的示例方案，但柵電極不限于例如多晶硅的包括硅的材料，。
此外，雖然已經(jīng)在上述實(shí)施例中描述了采用SiO2膜120為柵絕緣膜的示例方案，但柵絕緣膜不限于氧化膜?？蛇x地可以采用氧化膜、氧氮化膜等。
此外，在上述實(shí)施例中，存在于Hf層中的金屬元素濃度例如可以通過電子能量損失譜(EELS)、次級離子質(zhì)譜(SIMS)等來測量。
顯然，本發(fā)明不限于以上實(shí)施例，且在不脫離本發(fā)明的保護(hù)范圍和精神的情況下可以修改或改變。
權(quán)利要求
1.一種半導(dǎo)體器件，包括p型場效應(yīng)晶體管，所述p型場效應(yīng)晶體管包括半導(dǎo)體襯底；柵絕緣膜，其被設(shè)置為接觸所述半導(dǎo)體襯底的上部；和柵電極，其被設(shè)置為接觸所述柵絕緣膜的上部，其中在所述柵絕緣膜中或在所述柵絕緣膜和所述柵電極之間的界面中包括如下區(qū)域，所述區(qū)域包含面密度不高于1.3×1014原子/cm2的鉿(Hf)和鋯(Zr)中的至少一種金屬元素。
2.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其中所述金屬元素以不高于5×1012原子/cm2的面密度包含于所述區(qū)域中。
3.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其中所述柵電極包括硅。
4.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其中所述區(qū)域是包括所述金屬元素的層，且所述層的厚度等于或小于1nm。
5.根據(jù)權(quán)利要求4的半導(dǎo)體器件，其中所述層提供在所述柵絕緣膜和所述柵電極之間的界面中。
6.根據(jù)權(quán)利要求5的半導(dǎo)體器件，其中所述柵絕緣膜是二氧化硅(SiO2)膜。
7.根據(jù)權(quán)利要求4的半導(dǎo)體器件，其中所述層提供在所述柵絕緣膜中。
8.根據(jù)權(quán)利要求7的半導(dǎo)體器件，其中所述柵絕緣膜包括第一柵絕緣膜，其被配置為接觸所述半導(dǎo)體襯底的上部；所述層被配置為接觸所述第一柵絕緣膜的上部；以及第二柵絕緣膜，其被配置為接觸所述層的上部。
9.根據(jù)權(quán)利要求8的半導(dǎo)體器件，其中所述第一柵絕緣膜和所述第二柵絕緣膜都是SiO2膜。
10.一種用于制造根據(jù)權(quán)利要求1的半導(dǎo)體器件的方法，包括在所述半導(dǎo)體襯底上形成所述柵絕緣膜；在所述柵絕緣膜上濺射鉿(Hf)和鋯(Zr)中的至少一種金屬元素，以形成包含所述金屬元素的區(qū)域；以及在設(shè)置有所述區(qū)域的所述柵絕緣膜上形成柵電極膜，其中，在形成包含所述金屬元素的所述區(qū)域的步驟中，在所述區(qū)域中所述金屬元素的面密度等于或低于1.3×1014原子/cm2。
11.一種用于制造根據(jù)權(quán)利要求1的半導(dǎo)體器件的方法，包括在所述半導(dǎo)體襯底上形成第一柵絕緣膜；在所述第一柵絕緣膜上濺射鉿(Hf)和鋯(Zr)中至少一種金屬元素，以形成包含所述金屬元素的區(qū)域；在設(shè)置有所述區(qū)域的所述第一柵絕緣膜上形成第二柵絕緣膜；并且在所述第二柵絕緣膜上形成柵電極膜，其中，在形成包含所述金屬元素的所述區(qū)域的步驟中，在所述區(qū)域中所述金屬元素的面密度等于或低于1.3×1014原子/cm2。
全文摘要
一種半導(dǎo)體器件包括硅襯底；接觸硅襯底上部而提供的SiO
文檔編號H01L29/51GK101083283SQ20071010645
公開日2007年12月5日 申請日期2007年5月29日 優(yōu)先權(quán)日2006年5月29日
發(fā)明者君塚直彥, 中原寧 申請人:恩益禧電子股份有限公司