專利名稱：：具有多晶硅多層絕緣結(jié)構(gòu)的非易失性存儲單元的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及一種非易失性存儲單元，并尤其涉及一種具有多層絕緣結(jié)構(gòu)的非易失性存儲單元，以及包括此存儲單元的存儲陣列、及其制造方法。
背景技術(shù)：
：非易失性存儲器(NVM)指可持續(xù)地儲存信息的半導(dǎo)體存儲器，即使具有此NVM存儲單元的元件的電源供應(yīng)被移除時也是如此。NVM包括了掩模只讀存儲器(MaskR0M)、可編程只讀存儲器(PROM)、可擦除可編程只讀存儲器(EPROM)、電可擦除可編程只讀存儲器(EEPROM)、以及閃速存儲器。非易失性存儲器被大量地應(yīng)用于半導(dǎo)體產(chǎn)業(yè)中，并且為一種用以防止編程數(shù)據(jù)損失的存儲器類型。典型地，非易失性存儲器可以根據(jù)此元件的最終使用需求而被編程、讀取、及/或擦除，且編程數(shù)據(jù)可以被長期儲存。非易失性存儲元件可以使用多種不同的設(shè)計，包括具有電荷儲存層的"浮動?xùn)艠O型"，以及具有電荷捕捉層而將電荷以局部方式儲存的類型。局部化的電荷儲存(或捕捉)表示可以用電荷捕捉層將電荷儲存的能力，且不會在儲存層中造成大幅度的電荷水平移動。公知的"浮動?xùn)艠O"存儲單元包括了電荷儲存層，其為一導(dǎo)體且被儲存的電荷水平地分散于整個層中(即分散于整個浮動?xùn)艠O中)。隨著過去近二十年來信息科技市場的大幅成長，可攜式電腦與電子通訊產(chǎn)業(yè)己經(jīng)成為半導(dǎo)體超大規(guī)模集成電路(VLSI)與極大規(guī)模集成電路(ULSI)設(shè)計的主要驅(qū)動力。因此，低消耗功率、高密度、以及可再編程非易失性存儲器有非常大的市場需求。這些類型的可編程與可擦除存儲器己經(jīng)變成半導(dǎo)體產(chǎn)業(yè)的重要元件。對于存儲容量的大幅需求，轉(zhuǎn)變成對于集成密度與存儲器密度的高度需求。在每一個存儲單元中可以儲存二個位信息的雙位存儲單元，在此領(lǐng)域中為公知的但并未被大幅使用。某些雙位存儲單元具有多重臨界電壓電平，其中每兩個臨界電壓電平之間則儲存一不同的位。此類型的雙位存儲單元牽涉到操作復(fù)雜度，因此妨礙了其廣泛應(yīng)用。其他雙位存儲單元使用了電荷捕捉層并具有兩個分離的儲存位置，并在同存儲單元的兩側(cè)之一儲存一位信息。此種雙位存儲單元的其中一種為氮化物只讀存儲器(nitridetrappingmemory)。一般而言，氮化物只讀存儲器存儲單元使用了較厚的溝道氧化物層于半導(dǎo)體層與電荷捕捉氮化物層之間，以避免在數(shù)據(jù)保存狀態(tài)時的電荷流失。然而，較厚的溝道氧化物層可能會影響溝道擦除速度。因此，帶至帶隧穿熱空穴(BTBTHH)擦除方法經(jīng)常被用以注入空穴至溝道中，以抵銷先前儲存的電子。然而，BTBTHH擦除方法可能會引起可靠度問題。舉例而言，NVM元件使用BTBTHH擦除方法的性能特征系數(shù)，在多次編程/擦除(P/E)循環(huán)之后可能會快速劣化，因為半導(dǎo)體層/氧化物介面可能因為BTBTHH方法而產(chǎn)生損壞。本發(fā)明中，"半導(dǎo)體層"指源極/漏極區(qū)域鄰近于此層表面的層結(jié)構(gòu)，而"半導(dǎo)體襯底"或"襯底"則是指鄰近于半導(dǎo)體層的支撐或絕緣結(jié)構(gòu)但不包括源極/漏極區(qū)域。并不是所有的半導(dǎo)體元件均具有半導(dǎo)體襯底，且在不具有半導(dǎo)體襯底的例子中，半導(dǎo)體層則通常也被認為是襯底。另一電荷捕捉NVM存儲單元的設(shè)計，為硅-氧化物-氮化物-氧化物-硅(S0N0S)元件，其可在半導(dǎo)體層與電荷捕捉層之間包括薄隧穿氧化物層，以允許空穴直接隧穿的擦除操作。雖然這種設(shè)計可以達到優(yōu)良的擦除速度，但數(shù)據(jù)保存性能則通常不佳，部分因為直接隧穿可能在低電場強度下發(fā)生，而低電場強度則在存儲元件的保存狀態(tài)就已經(jīng)存在。因此，在此領(lǐng)域中需要一種非易失性存儲單元設(shè)計與陣列，其可多次重復(fù)地進行編程與擦除，而不會受到從半導(dǎo)體層發(fā)生的熱空穴隧穿所引起的半導(dǎo)體層/氧化物介面損壞。
發(fā)明內(nèi)容本發(fā)明涉及非易失性存儲單元以及包括此存儲單元的元件，并尤其涉及一種非易失性存儲單元設(shè)計，其包括設(shè)置于電荷儲存層與柵極之間的含有絕緣多晶硅的多層結(jié)構(gòu)，以利于正電壓擦除操作，且允許柵極注入空穴擦除。本發(fā)明還涉及操作這種存儲單元的方法。根據(jù)本發(fā)明各實施例所進行的正電壓擦除操作，可以減少半導(dǎo)體層/氧化物介面因為半導(dǎo)體層帶間熱空穴注入所引起的損害，此操作方法用作存儲單元的擦除方法。此方法中并不需要負柵極偏壓，因此所需要的周邊電路可以更簡單、更密集。本發(fā)明的一個實施例包括一存儲單元，其包括半導(dǎo)體層，其具有接近該半導(dǎo)體層的表面并被溝道區(qū)域所分隔的至少兩個源極/漏極區(qū)域；設(shè)置于該溝道區(qū)域之上的下絕緣層；設(shè)置于該下絕緣層之上的電荷儲存層；設(shè)置于該電荷儲存層之上的上絕緣多層結(jié)構(gòu)，其中該上絕緣多層結(jié)構(gòu)包括插置在第一電介質(zhì)層與第二電介質(zhì)層之間的多晶硅材料層；以及設(shè)置于該上絕緣多層結(jié)構(gòu)之上的柵極。本發(fā)明的另一實施例包括一存儲單元，其包括硅半導(dǎo)體層，其具有設(shè)置于該半導(dǎo)體層的表面下的至少兩個源極/漏極區(qū)域，并被溝道區(qū)域所分隔；設(shè)置于該溝道區(qū)域上的硅氧化物絕緣層；設(shè)置于該硅氧化物絕緣層之上的氮化硅電荷儲存層；設(shè)置于該電荷儲存層之上的上絕緣多層結(jié)構(gòu)，其中該上絕緣多層結(jié)構(gòu)包括插置在第一硅氧化物電介質(zhì)層與第二硅氧化物電介質(zhì)層之間的多晶硅材料層，其中該多晶硅材料層的厚度為約10至30埃，該第一硅氧化物電介質(zhì)層的厚度為約10至40埃，且該第二硅氧化物電介質(zhì)層的厚度為約10至40埃；以及設(shè)置于該上絕緣多層結(jié)構(gòu)之上的柵極，其中該柵極包括經(jīng)p摻雜的多晶硅層。本發(fā)明還包括非易失性存儲元件，其包括多個存儲單元(亦即陣列)其具有多個根據(jù)本發(fā)明一個以上的存儲單元實施例。在本發(fā)明中，"多個"以及"至少兩個"等詞匯，表示至二個以上元件。此外，在本發(fā)明中，不定貫詞單數(shù)"一個"以及定貫詞"該"包括多個指定對象，除非該文句中清楚指定。因此，例如"一存儲單元"可以包括多個這種存儲單元。本發(fā)明的存儲元件顯示了大幅改良的操作性質(zhì)，包括改良的電荷保存以及改良的耐用度，均得益于由擦除所引起的介面損害的降低。大約10伏特的擦除電壓已足夠。此擦除電壓低于與非門(NAND)閃速存儲器所需要的擦除電壓。同時，本發(fā)明可在介面處降低介面損害，因為本發(fā)明的介面發(fā)生在接近柵極處而非接近表面溝道處，因此本發(fā)明造成損害的因素遠少于帶間熱空穴擦除。本發(fā)明還包括用以操作非易失性存儲單元與陣列的方法。本發(fā)明操作方法的實施例之一包括施加正電壓至柵極，此正電壓足以使得空穴從柵極隧穿至電荷儲存層。以下詳細說朋本發(fā)明的結(jié)構(gòu)與方法。本
發(fā)明內(nèi)容說明章節(jié)目的并非在于定義本發(fā)明。本發(fā)明由權(quán)利要求書所定義。本發(fā)明的所有實施例、特征、目的及優(yōu)點等將可通過下列說明書、權(quán)利要求書及附圖獲得充分了解。圖1是本發(fā)明一實施例的存儲單元的剖面圖；圖2示出本發(fā)明的存儲單元在+13伏特擦除操作時的臨界電壓變化圖；圖3示出本發(fā)明一實施例的存儲單元在數(shù)次編程/擦除(P/E)循環(huán)后的臨界電壓變化圖；所示以矩形線排列。按照磚塊排列或矩形線排列布置的防滲屏蔽290構(gòu)成防滲圖案280。防滲屏蔽290阻擋了空氣中的水和氧氣可滲入的路徑。防滲圖案280中的防滲屏蔽290平行于絕緣基板40布置，并且防滲屏蔽290的長邊垂直于水和氧氣可滲入的路徑。圖7為表示根據(jù)本發(fā)明第二示范實施例的有機EL顯示裝置的非顯示區(qū)域的剖面圖。.圖7中所示的非顯示區(qū)域20包括與針對圖4所述的相同的元件，并且還包括電壓接觸部分270。從而，下面將簡要描述電壓接觸部分270。參照圖7，非顯示區(qū)域20包括信號供應(yīng)線200、電壓接觸部分270、以及鈍化層，該鈍化層包括無機絕緣層75、平坦化層130和壁150。信號供應(yīng)線200可以是供應(yīng)柵電壓Vgate、數(shù)據(jù)電壓Vdata或公共電壓Vcom的導(dǎo)線。信號供應(yīng)線200可以由與柵線50或數(shù)據(jù)線60相同的材料制成。電壓接觸部分270穿透鈍化層，從而使信號供應(yīng)線200接觸導(dǎo)電材料?？梢詫?dǎo)電材料實現(xiàn)為包括透明層223或金屬層225的單層結(jié)構(gòu)，或者實現(xiàn)為同時包括透明層223和金屬層225的雙層結(jié)構(gòu)。fl決于信號供應(yīng)線200的類型，電壓接觸部分270可包括公共電壓接觸部分、電源電壓接觸部分、柵電壓接觸部分或數(shù)據(jù)電壓接觸部分。更具體而言，由導(dǎo)電材料和信號供應(yīng)線200之間的接觸形成柵電壓接觸部分從而將柵電壓信號供應(yīng)給柵線50,其中信號供應(yīng)線200由與柵線50相同的金屬制成。由導(dǎo)電材料和信號供應(yīng)線200之間的接觸分別形成數(shù)據(jù)電壓接觸部分、電源電壓接觸部分和公共電壓接觸部分從而將電壓信號供應(yīng)給lt據(jù)線60、開關(guān)TFT80、驅(qū)動TFT110和電源線70,其中信號供應(yīng)線200由與數(shù)據(jù)線60相同的金屬制成。電壓接觸部分270防止空氣中的水和氧氣滲入顯示區(qū)域10中。圖8為根據(jù)本發(fā)明第三示范實施例的有機EL顯示裝置的非顯示區(qū)域的剖面圖。圖8中所示的非顯示區(qū)域20可包括如前面關(guān)于圖4所述的防滲屏蔽290，和如前面關(guān)于圖7所述的電壓接觸部分270。在此情形中，防滲屏蔽290和電壓接觸部分270都能防止空氣中的水和氧氣滲入顯示區(qū)域10中。圖9、圖10和圖11為分別表示根據(jù)本發(fā)明第四、第五和第六示范實施例的有機EL顯示裝置的非顯示區(qū)域的剖面圖。9.根據(jù)權(quán)利要求1所述的顯示裝置，其中，每個所述像素至少包括發(fā)光元件，驅(qū)動晶體管，以及開關(guān)晶體管，并且所述驅(qū)動晶體管和所述發(fā)光元件彼此^皮串聯(lián)連4妻在電源線,口基準電〗立之間。根據(jù)本發(fā)明的多個優(yōu)選實施例，半導(dǎo)體層包括P型硅。一般而言，P型硅半導(dǎo)體層可用于本發(fā)明優(yōu)選實施例中，包括已經(jīng)過輕微P摻雜的硅晶圓。在本發(fā)明的源極/漏極區(qū)域包括n+慘雜注入的實施例中，輕微p摻雜的半導(dǎo)體層將因PN結(jié)的反向偏壓而在存儲單元的編程與讀取中較具優(yōu)勢。如硅等半導(dǎo)體層的p型摻雜可利用任何適合的方式實施，例如利用硼、BF2或鎵、或任何自由電子缺乏之元素而可用于半導(dǎo)體的材料進行注入。優(yōu)選地，p型摻雜以介于約10'7cni2至約10'7cm2的劑量(單位應(yīng)是cm2)進行。更加優(yōu)選地，此p型摻雜以介于約10'7cm2至約10'7cm2的劑量進行?？梢岳斫獾氖?，雖然本發(fā)明所述的某些實施例針對NPN結(jié)，其中半導(dǎo)體層包括p型半導(dǎo)體層并具有兩個以上以n型摻雜而形成的源極/漏極區(qū)域，以生成NPN存儲單元，本發(fā)明的存儲單元還包括PNP型半導(dǎo)體元件，且本發(fā)明的方法可以用以制備PNP存儲器。PNP存儲器利用帶間熱電子注入方法而進行編程，其中負電壓施加至源極/漏極區(qū)域，并施加正電壓至柵極以產(chǎn)生帶間熱電子轉(zhuǎn)移。PNP的擦除通過施加正電壓至柵極而誘發(fā)富勒-諾德罕(FN)空穴注入，以將空穴引入捕捉層中。本發(fā)明的存儲單元具有源極區(qū)域與漏極區(qū)域，二者在本發(fā)明中共同稱為至少兩個源極/漏極區(qū)域。如本領(lǐng)域技術(shù)人員可理解的，每一存儲單元包括兩個源極/漏極區(qū)域，每一該區(qū)域可作為源極或漏極，視所施加電壓的位置與電平而定。本發(fā)明中所使用的"源極/漏極區(qū)域"一詞，表示此區(qū)域可作用為源極或漏極的雙功能特征，視所施加電壓而定。當(dāng)表示本發(fā)明存儲單元中的特定操作、且一區(qū)域作用為源極而另一區(qū)域作用為漏極時，"源極"與"漏極"二詞則可分別使用以表示特定區(qū)域。然而，兩詞匯的使用并非用以限定這些區(qū)域的功能，或?qū)⒈景l(fā)明的源極與漏極限制在特定區(qū)域。1.一種顯示裝置，其中，包括發(fā)光區(qū)域的各個像素以矩陣形式排歹'J，所述顯示裝置包括第一電才及，形成于乂人所述^象素的發(fā)光區(qū)域至位于所述發(fā)光區(qū)域外圍的非發(fā)光區(qū)域；第二電極，一皮形成為^皮所述^象素共用；以及發(fā)光材津+層，形成于所述第一電4及和所述第二電才及之間；其中，所述第一電^l和所述第二電^l中的至少一個的所述非發(fā)光區(qū)域中的膜厚大于所述發(fā)光區(qū)域中的膜厚。2.根據(jù)權(quán)利要求1所述的顯示裝置，其中，一發(fā)光部被設(shè)置在所述第二電極所形成的表面?zhèn)?，所述第二電極在所述非發(fā)光區(qū)域中具有第一導(dǎo)電層和第二導(dǎo)電層的層壓結(jié)構(gòu)，在可見光區(qū)域中，所述第一導(dǎo)電層具有比所述第二導(dǎo)電層高的透射率，以及所述第一導(dǎo)電層被形成為在包括所述發(fā)光區(qū)域和所述非發(fā)光區(qū)域的整個區(qū)域之上被所述4象素共用。3.根據(jù)權(quán)利要求2所述的顯示裝置，其沖，所述第二導(dǎo)電層具有比所述第一導(dǎo)電層低的薄層電阻。度(從半導(dǎo)體層的表面開始往下測量)可為約100納米。如本發(fā)明所使用，源極/漏極區(qū)域位于半導(dǎo)體層表面"之下"，包括摻雜區(qū)域所延伸的源極/漏極區(qū)域以及半導(dǎo)體層的表面本身。即，本發(fā)明并未要求任何源極/漏極區(qū)域必須完全位于半導(dǎo)體層的表面下。本發(fā)明不只可以應(yīng)用至公知硅半導(dǎo)體層，并可應(yīng)用至絕緣體上硅(SOI)、薄膜晶體管(TFT)工藝、或垂直晶體管工藝。本發(fā)明還包括存儲陣列，其包括多個存儲單元。在本發(fā)明存儲陣列的特定實施例中，兩個以上的存儲單元可排列為一列，使得此列二個以上存儲單元兩側(cè)的源極/漏極區(qū)域會包括連續(xù)的掩埋擴散位線。每一位線包括連續(xù)摻雜區(qū)域，其位于半導(dǎo)體層的表面下。本發(fā)明包括多個存儲單元的陣列還可包括多種選擇晶體管及/或共同源極線，其適用于影響多種存儲器類型的陣列操作，包括但不限于或非門(N0R)及/或與非門(NAND)型存儲器。此外，在本發(fā)明的特定實施例中，鄰近一個以上源極/漏極區(qū)域(或位線)并相反地摻雜的區(qū)域，可進行口袋注入(pocketimplant)工藝以提供口袋注入?yún)^(qū)域。舉例而言當(dāng)該至少兩個源極/漏極區(qū)域包括n+摻雜區(qū)域時，可針對高度P型摻雜的小區(qū)域或鄰近于一個以上源極/漏極區(qū)域進行口袋注入。因此，本發(fā)明的存儲單元還可包括摻雜類型相反的摻雜口袋注入?yún)^(qū)域，其鄰近一個以上源極/漏極區(qū)域。在本發(fā)明的實施例中，可以使用任何公知的離子注入工藝或任何正在發(fā)展中的技術(shù)。本發(fā)明的存儲單元可選擇性地包括電介質(zhì)材料，其設(shè)置于半導(dǎo)體層的表面上，覆蓋一個以上該至少兩個源極/漏極區(qū)域。在本發(fā)明的特定實施例中，設(shè)置于半導(dǎo)體層之上(優(yōu)選為疊置于該至少兩個源極/漏極區(qū)域上的半導(dǎo)體表面上)的電介質(zhì)材料，優(yōu)選為高密度等離子體電介質(zhì)材料或任何其他可以完全填滿微小空間(次微米)而不留下空洞的材料。優(yōu)選地，此電介質(zhì)材料包括高密度等離子體氧化物。在本發(fā)明的最佳實施例中，此高密度等離子體電介質(zhì)材料包括了二氧化硅。在本發(fā)明的特定優(yōu)選實施例中，存儲單元可包括電介質(zhì)材料，或優(yōu)選為高密度等離子體電介質(zhì)材料，其設(shè)置于每一源極/漏極區(qū)域之上的半導(dǎo)體層表面上。在本發(fā)明的某些實施例中，存儲單元可包括一個以上的層結(jié)構(gòu)，例如柵極氧化物層，在硅半導(dǎo)體層的表面與電介質(zhì)材料之間。柵極氧化物可以熱成長于半導(dǎo)體層的表面上，且在半導(dǎo)體層具有硅的特定優(yōu)選實施例中，柵極氧化物層可包括二氧化硅。本發(fā)明的每一對源極/漏極區(qū)域被溝道區(qū)域所分隔。此溝道區(qū)域指半導(dǎo)體層中位于二源極/漏極區(qū)域中的部分，其中，當(dāng)適當(dāng)?shù)碾妷菏┘又猎礃O、漏極與柵極時，電荷載流子將從源極/漏極區(qū)域遷移至另一源極/漏極區(qū)域。因此，舉例而言，請參考圖1，溝道115—般包括半導(dǎo)體層位于源極/漏極區(qū)域110與112之間的部分。在本說明書中，"溝道長度"指從一源極/漏極區(qū)域到另一源極/漏極區(qū)域之間的溝道區(qū)域距離。"溝道寬度"指溝道區(qū)域中與溝道長度垂直的尺寸。本發(fā)明的存儲單元包括下絕緣層。舉例而言，參考圖1，存儲單元100包括設(shè)置于溝道區(qū)域115之上的下絕緣層120。下絕緣層大致位于溝道區(qū)域之上。在本發(fā)明中，在溝道區(qū)域"之上"指該下絕緣層的位置在半導(dǎo)體層的溝道區(qū)域的表面上，但不必然直接接觸半導(dǎo)體層的表面。如上所述，本發(fā)明的存儲單元在半導(dǎo)體層與下絕緣層之間可包括一層以上的額外層結(jié)構(gòu)，例如柵極氧化物層。下絕緣層的適合材料可包括任何高介電常數(shù)值電介質(zhì)材料，其在半導(dǎo)體層與電荷儲存層之間提供電絕緣效果。低介電常數(shù)值材料或純氧化物亦可作為此層的材料，因為此層在讀取、編程、以及擦除操作中并不會捕捉電子。當(dāng)外加高電場時，電子與空穴可以進行隧穿。適當(dāng)?shù)母呓殡姵?shù)值電介質(zhì)材料包括如二氧化硅、氧化鉅、氧化鉿、氧化告、鈦酸鍶、鈦酸鍶鋇、氧化鋁、其硅化物以及其混合物。下絕緣層優(yōu)選由氧化物所形成，例如硅氧化物、氧化鋁等。在特定的優(yōu)選實施例中，下絕緣層可包括硅氧化物。下絕緣層的厚度優(yōu)選介于30至120埃(Angstrom)之間，隨著操作電壓與技術(shù)節(jié)點而有所變動。下絕緣層的厚度優(yōu)選大于30埃，以防止存儲單元經(jīng)過編程后(即在電荷被儲存在電荷儲存層之后)，電荷從位于下絕緣層之上的電荷儲存層中散失。因此，下絕緣層作用為絕緣體，其針對電荷載流子提供半導(dǎo)體層的溝道區(qū)域與電荷儲存層之間的障礙。下絕緣層的材料與厚度可以改變，只要在存儲單元的編程及/或讀取操作時、當(dāng)絕緣層的屏障功能因施加電壓至至少兩個源極/漏極區(qū)域以及柵極而刻意克服以外，仍能提供絕緣效果即可。本發(fā)明的存儲單元還包括電荷儲存層，其設(shè)置在下絕緣層之上。在本說明書中，"在下絕緣層之上"表示電荷儲存層之上的位置，但不一定直接與下絕緣層接觸。本發(fā)明的存儲單元可包括在下絕緣層與電荷儲存層之間的一層以上的材料層。此額外的層結(jié)構(gòu)可作用為隧穿增強層或捕捉增強層，因此可為另一薄膜。電荷儲存層提供了非易失性存儲單元的可編程存儲儲存部分。此電荷儲存層優(yōu)選為可以在編程操作之后有效地捕捉或儲存電荷的材料，編程操作指施加編程電壓至柵極以及源極/漏極區(qū)域之一，以誘使電荷進入電荷儲存層。電荷儲存層的厚度優(yōu)選為約40至150埃。較薄的層可能無法產(chǎn)生捕捉效果、或捕捉效能低落。較厚的層也不理想，因為將需要較高的操作電壓。本發(fā)明的電荷儲存層可包括浮動?xùn)艠O材料，例如多晶硅，或電荷捕捉材料。多晶硅不能在雙位/存儲單元模式中操作，因為其為導(dǎo)體薄膜而使得電荷將分散于整個薄膜中。由氧化物所隔離的多個多晶硅點可以在雙位/存儲單元模式中操作。在各個本發(fā)明的優(yōu)選實施例中，電荷儲存層包括電荷捕捉材料。適合用于本發(fā)明存儲單元中的電荷捕捉材料包括但不限于氮化硅、氧化鉭、鈦酸鍶、鈦酸鍶鋇、氧化鉿等。電荷捕捉層也可包括一層二氧化硅，其具有兩個分離的多晶硅島，選擇性地夾在兩層額外的二氧化硅層之間。電荷捕捉層優(yōu)選由氮化物所形成，例如氮化硅(Si3N4)或氮氧化硅(Si0xN,)。本發(fā)明中，"電荷捕捉層"指可捕捉局部化電荷的材料、層、或多層結(jié)構(gòu)，其中局部化指被捕捉的電荷載流子在捕捉材料中幾乎沒有水平移動。電荷捕捉層可為任何可以促進電荷載流子捕捉的電介質(zhì)層。因此，為了促進電荷載流子的捕捉，一般而言，電荷捕捉層材料的電子勢壘高度會低于夾置此電荷捕捉層的其他層(亦即兩層勢壘高度較高的材料層夾置一層勢壘高度較低的材料層)。舉例而言，在氮化硅電荷捕捉層夾置在兩個硅氧化物層(例如二氧化硅下絕緣層與硅氧化物第一電介質(zhì)層)之間的實施例中，氧化物層的勢壘高度約為3.leV，而氮化物層的勢壘高度約為2.1eV。因此，在氮化物層中生成電子阱。許多可以用于下絕緣層與第一電介質(zhì)層中的材料是相同的，且兩層都可優(yōu)選包括氧化物，更優(yōu)選為硅氧化物。然而，插置在兩個氧化物層中的電荷捕捉層必須包括不同的電介質(zhì)材料(具有較低的勢壘高度)以生成"捕捉"區(qū)域。不同的絕緣、電介質(zhì)、與電荷捕捉層可以通過任何公知的適合技術(shù)或發(fā)展中的技術(shù)以形成或沉積這種材料。舉例而言，當(dāng)一層包括氧化物時，此氧化物層可以經(jīng)由氧化技術(shù)所形成，包括但不限于熱氧化、化學(xué)氣相沉積(CVD)、低壓化學(xué)氣相沉積(LPCVD)、等離子體增強化學(xué)氣相沉積(PECVD)、或高密度等離子體化學(xué)氣相沉積(HDPCVD)。適合用以沉積圖1示出了本發(fā)明一實施例的存儲單元100的剖面圖。此存儲單元包括半導(dǎo)體層101，其中包括至少兩個源極/漏極區(qū)域110，112，其中每一源極/漏極區(qū)域110，112可作用為源極或漏極，視所施加電壓而定。半導(dǎo)體層101還包括兩個源極/漏極區(qū)域之間的溝道區(qū)域115。存儲單元100還包括下絕緣層120，其設(shè)置于溝道區(qū)域115之上，但不必然直接位于半導(dǎo)體層101的表面上。舉例而言，額外的層結(jié)構(gòu)可以選擇性地設(shè)置于半導(dǎo)體層的表面以及下絕緣層之間，例如柵極氧化物層(未示)設(shè)置于半導(dǎo)體層的表面上。存儲單元100還包括設(shè)置于下絕緣層120之上的電荷儲存層130。存儲單元100還包括上絕緣多層結(jié)構(gòu)140，其具有插置在第一電介質(zhì)層142與第二電介質(zhì)層146之間的多晶硅層144。此存儲單元100還包括設(shè)置于上絕緣多層結(jié)構(gòu)140之上的柵極150。本發(fā)明還可應(yīng)用于具有傳統(tǒng)硅半導(dǎo)體層的存儲單元，其不具有襯底，或是應(yīng)用于絕緣體上硅(SOI)以及薄膜晶體管(TFT)工藝或垂直晶體管工藝。對于本發(fā)明的目的而言，"半導(dǎo)體層"指源極/漏極區(qū)域鄰近于此層表面的層結(jié)構(gòu)，而"半導(dǎo)體襯底"或"襯底"則是指鄰近于半導(dǎo)體層的支撐或絕緣結(jié)構(gòu)、但不包括源極/漏極區(qū)域。并不是所有的半導(dǎo)體元件都具有半導(dǎo)體襯底，且在不具有半導(dǎo)體襯底的例子中，半導(dǎo)體層則通常也被認為是襯底。本發(fā)明的存儲單元，包括一半導(dǎo)體層。任何適用于半導(dǎo)體元件中的半導(dǎo)體材料層均可被使用。在許多本發(fā)明優(yōu)選實施例中，此半導(dǎo)體層包括硅材料。利用標準技術(shù)所制造的硅晶圓可被用來制備適合的半導(dǎo)體層。舉例而言，適合的晶圓可以利用適當(dāng)工藝形成，其中硅是從微小晶體(稱為晶種)通過旋轉(zhuǎn)并緩慢地從熔融高壓硅拉出，以生成圓柱晶體，之后經(jīng)由切片而獲得薄圓盤，之后經(jīng)過切片、精細研磨并清潔而獲得晶圓。因此，舉例而言，如圖1中的半導(dǎo)體層101可包括硅晶圓。選地，第一電介質(zhì)層包括硅氧化物，且更優(yōu)選為二氧化硅。優(yōu)選地，第二電介質(zhì)層包括硅氧化物，且更優(yōu)選為二氧化硅。更優(yōu)選地，第一與第二電介質(zhì)層均包括硅氧化物，且優(yōu)選地，二者均包括二氧化硅。第一電介質(zhì)層的厚度可以介于約10至約40埃，。此層的厚度對于空穴隧穿于柵極與電荷儲存層之間，至為重要。優(yōu)選的厚度為13-18埃。第二電介質(zhì)層的厚度可介于約10至約40埃。第二電介質(zhì)層的厚度對于數(shù)據(jù)保存與可靠度至為重要，優(yōu)選厚度為25埃。上絕緣多層結(jié)構(gòu)包括多晶硅材料層。此多晶硅材料層可包括未摻雜多晶硅或經(jīng)摻雜多晶硅。經(jīng)摻雜多晶硅材料可為n摻雜或p摻雜材料，摻雜劑量則無限制。上絕緣多層結(jié)構(gòu)的厚度可為約5至約40埃。優(yōu)選的范圍為10-20埃。多晶硅材料層可以利用任何公知的方法或研發(fā)中的方法而形成。舉例而言，多晶硅可以通過化學(xué)氣相沉積或物理氣相沉積而沉積。在多晶硅經(jīng)摻雜的實施例中，多晶硅可以利用公知或發(fā)展中的離子注入方法而摻雜，或可以選擇性地在沉積歩驟中進行摻雜。若此多晶硅經(jīng)摻雜，則其厚度應(yīng)介于10-40埃之間。在本發(fā)明的特定優(yōu)選實施例中，上絕緣多層結(jié)構(gòu)包括未摻雜多晶硅材料層，其厚度為大約30埃，其插置在第一電介質(zhì)層與一第二電介質(zhì)層之間，第一電介質(zhì)層包括二氧化硅且厚度為約30埃，第二電介質(zhì)層包括二氧化硅且厚度為約30埃。本發(fā)明的存儲單元還包括設(shè)置于上絕緣多層結(jié)構(gòu)之上的柵極。如前所述，"設(shè)置于上絕緣多層結(jié)構(gòu)之上"指空間上而言，柵極位于上絕緣多層結(jié)構(gòu)的上表面上、而不一定直接接觸上絕緣多層結(jié)構(gòu)的上表面。因此，本發(fā)明存儲單元中的柵極可以直接設(shè)置于上絕緣多層結(jié)構(gòu)的上電介質(zhì)層之上，或者柵極可以被額外材料而與上絕緣多層結(jié)構(gòu)分隔，此額外材料可舉例為如額外的絕緣材料。優(yōu)選地，柵極直接設(shè)置于上絕緣多層結(jié)構(gòu)的上電介質(zhì)層之上。本發(fā)明的柵極可包括任何導(dǎo)電材料。本發(fā)明的柵極優(yōu)選包括多晶硅層，其可為n型或P型摻雜，且金屬硅化物層設(shè)置于多晶硅層之上。多晶硅柵極層的厚度優(yōu)選為約30納米至約200納米之間。在本發(fā)明特定更優(yōu)選的實施例中，此多晶硅為P型慘雜。本發(fā)明優(yōu)選實施例的金屬硅化物柵極層可包括金屬硅化物材料，其選自硅化鎢、硅化鈦、硅化鈷、以及硅化鎳。柵極材料層可以利用任何適用于沉積金屬、含金屬材料、多晶硅、或其他導(dǎo)電材料的工藝所形成。金屬可以利用公知或發(fā)展中的金屬化工藝所形成。含金屬材料如金屬硅化物等，可以通過如濺射或化學(xué)氣相沉積等方式而沉積。化學(xué)氣相沉積工藝優(yōu)選用以形成金屬硅化物。多晶硅材料可以利用任何公知或發(fā)展中的工藝而形成，例如使用Si出或二氯-SiH,的化學(xué)氣相沉積工藝，且多晶硅可以在沉積工藝中或沉積于半導(dǎo)體層之上后再進行摻雜。本發(fā)明還包括用以操作利用上述任意一個實施例所形成的存儲單元的方法。本發(fā)明的方法包括施加正電壓到本發(fā)明的存儲單元的柵極，其中此正電壓足以使得空穴從柵極隧穿至電荷儲存層。本發(fā)明的方法包括施加正電壓至柵極，以擦除及/或重置存儲單元與陣列。適合施加至本發(fā)明優(yōu)選實施例的存儲單元的柵極的正電壓，可介于約10至約15伏特。優(yōu)選施加13伏特。一般而言施加正電壓到存儲單元的柵極、維持一段時間，以將存儲單元的臨界電壓減低至其擦除態(tài)。根據(jù)本發(fā)明優(yōu)選實施例，當(dāng)正電壓為約IO至約15伏特時，適當(dāng)?shù)牟脸龝r間可為約100至約500毫秒。優(yōu)選的擦除時間為200至400毫秒。本發(fā)明的存儲單元可以通過多種熱電子方法而進行編程，包括如溝道熱電子(CHE)操作。其他適合的編程方法，包括富勒-諾德罕隧穿。優(yōu)選使用正電壓編程。本發(fā)明的存儲單元可以由正向或反向方式進行讀取。對于雙位/存儲單元操作而言，使用反向讀取以區(qū)別被捕捉的位。本發(fā)明的存儲單元可以利用所有正電壓系統(tǒng)而完整地操作(編程/讀取/擦除)。舉例而言，如表1所示，本發(fā)明一優(yōu)選實施例的存儲單元具有NPN結(jié)結(jié)構(gòu)，其中下絕緣層與電介質(zhì)層包括二氧化硅、電荷捕捉層包括氮化硅、多晶硅材料層未摻雜、且柵極包括p摻雜多晶硅，而每一編程、擦除與讀取操作可以在所有外加電壓為正電壓的情況下進行。表1<table>tableseeoriginaldocumentpage22</column></row><table>圖2示出了存儲單元在擦除操作中施加13伏特的正電壓至柵極經(jīng)過一段時間后的臨界電壓，如先前段落所述，其中下絕緣層的厚度為50埃、電荷捕捉層的厚度為70埃、多晶硅材料層的厚度為20埃、第一電介質(zhì)層的厚度為18埃、且第二電介質(zhì)層的厚度為18埃("例示存儲單元")。如圖2所示，臨界電壓從約4.5伏特減低至小于2.5伏特，而正柵極電壓則代表從柵極進行了成功的空穴隧穿。圖3示出了例示存儲單元在50次編程/擦除(P/E)循環(huán)后的操作性能。此存儲單元的操作區(qū)間相當(dāng)優(yōu)秀，因為編程臨界電壓與擦除臨界電壓均保持相當(dāng)穩(wěn)定。圖4還示出了例示存儲單元在50次編程/擦除(P/E)循環(huán)后的操作性能。在圖4中，漏極電流對柵極電壓在編程與擦除操作中、初次與50次循環(huán)后的變化進行測量。如圖所示，電流數(shù)值維持于幾乎穩(wěn)定，顯示最小的(幾乎沒有)劣化程度。圖5放大了圖4的次臨界部分，并顯示此存儲單元在50次循環(huán)之后的性能仍與初次進行循環(huán)時幾乎相同。雖然本發(fā)明已參考優(yōu)選實施例來加以描述，將被了解的是，本發(fā)明創(chuàng)作并未受限于其詳細描述內(nèi)容。替換方式及修改方法己在先前描述中所建議，并且其他替換方式及修改方法將為本領(lǐng)域技術(shù)人員所想到。特別是，根據(jù)本發(fā)明的結(jié)構(gòu)與方法，所有具有與本發(fā)明實質(zhì)上相同的構(gòu)件結(jié)合而達成與本發(fā)明實質(zhì)上相同結(jié)果的，都不脫離本發(fā)明的精神范圍。因此，所有這種替換方式及修改方法將落在本發(fā)明在所附權(quán)利要求書及其等同物所界定的范圍中。任何在前文中提及的專利申請以及印刷文本，均列為本案的參考。權(quán)利要求1、一種存儲單元，包括(i)半導(dǎo)體層，其具有接近所述半導(dǎo)體層的表面并被溝道區(qū)域所分隔的至少兩個源極/漏極區(qū)域；(ii)下絕緣層，其設(shè)置于所述溝道區(qū)域之上；(iii)電荷儲存層，其設(shè)置于所述下絕緣層之上；(iv)上絕緣多層結(jié)構(gòu)，其設(shè)置于所述電荷儲存層之上，其中所述上絕緣多層結(jié)構(gòu)包括插置在第一電介質(zhì)層與第二電介質(zhì)層之間的多晶硅材料層；以及(v)柵極，其設(shè)置于所述上絕緣多層結(jié)構(gòu)之上。2、如權(quán)利要求1所述的存儲單元，其中所述存儲單元還包括半導(dǎo)體襯底，所述半導(dǎo)體襯底為絕緣體上硅、硅、電介質(zhì)、或載體中的一種。3、如權(quán)利要求2所述的存儲單元，其中所述載體半導(dǎo)體襯底為硅碳化物、玻璃、或藍寶石中的一種。4、如權(quán)利要求1所述的存儲單元，其中所述半導(dǎo)體層包括經(jīng)p摻雜的硅，且其中所述至少兩個源極/漏極區(qū)域中的每一個包括經(jīng)n摻雜的掩埋擴散注入?yún)^(qū)域。5、如權(quán)利要求1所述的存儲單元，其中所述下絕緣層包括氧化物。6、如權(quán)利要求5所述的存儲單元，其中所述下絕緣層的厚度為約30至120埃。7、如權(quán)利要求1所述的存儲單元，其中所述電荷儲存層包括電荷捕捉層。8、如權(quán)利要求1所述的存儲單元，其中所述電荷儲存層包括氮化物。9、如權(quán)利要求1所述的存儲單元，其中所述電荷儲存層包括氮化硅。10、如權(quán)利要求9所述的存儲單元，其中所述電荷儲存層的厚度為約40至150埃。11、如權(quán)利要求1所述的存儲單元，其中所述多晶硅材料層的厚度為約10至30埃。12、如權(quán)利要求1所述的存儲單元，其中每一所述第一電介質(zhì)層與所述第二電介質(zhì)層均包括硅氧化物。13、如權(quán)利要求12所述的存儲單元，其中所述第一電介質(zhì)層的厚度為約25埃，且所述第二電介質(zhì)層的厚度為約10至40埃。14、如權(quán)利要求11所述的存儲單元，其中每一所述第一電介質(zhì)層與所述第二電介質(zhì)層均包括硅氧化物。15、如權(quán)利要求14所述的存儲單元，其中所述第一電介質(zhì)層的厚度為約25埃，且所述第二電介質(zhì)層的厚度為約10至40埃。16、如權(quán)利要求1所述的存儲單元，其中所述柵極包括經(jīng)p摻雜的多晶硅。17、如權(quán)利要求1所述的存儲單元，其中所述下絕緣層包括氧化物，其中所述電荷儲存層包括氮化物，其中每一所述第一電介質(zhì)層與所述第二電介質(zhì)層包括硅氧化物，且其中所述柵極包括經(jīng)P摻雜的多晶硅。18、一種存儲陣列，其包括多個如權(quán)利要求1所述的存儲單元。19、一種存儲單元，包括(i)硅半導(dǎo)體層，其具有設(shè)置于所述半導(dǎo)體層的表面下并被溝道區(qū)域所分隔的至少兩個源極/漏極區(qū)域；(ii)硅氧化物絕緣層，其設(shè)置于所述溝道區(qū)域之上；(iii)氮化硅電荷儲存層，其設(shè)置于所述硅氧化物絕緣層之上；(iv)上絕緣多層結(jié)構(gòu)，其設(shè)置于所述電荷儲存層之上，其中所述上絕緣多層結(jié)構(gòu)包括插置在第一硅氧化物電介質(zhì)層與第二硅氧化物電介質(zhì)層之間的多晶硅材料層，其中所述多晶硅材料層的厚度為約10至30埃，所述第一硅氧化物電介質(zhì)層的厚度為約10至40埃，且所述第二硅氧化物電介質(zhì)層的厚度為約10至40埃；以及(V)柵極，其設(shè)置于所述上絕緣多層結(jié)構(gòu)之上，其中所述柵極包括經(jīng)p摻雜的多晶硅層。20、如權(quán)利要求19所述的存儲單元，其中所述存儲單元還包括半導(dǎo)體襯底，所述半導(dǎo)體襯底為絕緣體上硅、硅、電介質(zhì)、或載體中的一種。21、如權(quán)利要求20所述的存儲單元，其中所述載體半導(dǎo)體襯底為硅碳化物、玻璃、或藍寶石中的一種。22、一種存儲陣列，其包括多個如權(quán)利要求19所述的存儲單元。23、一種操作存儲單元的方法，包括(a)提供存儲單元，其包括(i)半導(dǎo)體層，其具有接近所述半導(dǎo)體層的表面并被溝道區(qū)域所分隔的至少兩個源極/漏極區(qū)域；(ii)下絕緣層，其設(shè)置于所述溝道區(qū)域之上；(iii)電荷儲存層，其設(shè)置于所述下絕緣層之上；(iv)上絕緣多層結(jié)構(gòu)，其設(shè)置于所述電荷儲存層之上，其中所述上絕緣多層結(jié)構(gòu)包括插置在第一電介質(zhì)層與第二電介質(zhì)層之間的多晶硅材料層；以及(v)柵極，其設(shè)置于所述上絕緣多層結(jié)構(gòu)之上；以及(b)施加正電壓到所述柵極，所述正電壓足以致使空穴從所述柵極隧穿至所述電荷儲存層。24、如權(quán)利要求23所述的方法，其中所述存儲單元還包括半導(dǎo)體襯底，所述半導(dǎo)體襯底為絕緣體上硅、硅、電介質(zhì)質(zhì)、或載體中的一種。25、如權(quán)利要求24所述的方法，其中所述載體半導(dǎo)體襯底為硅碳化物、玻璃、或藍寶石中的一種。26、如權(quán)利要求23所述的方法，其中所述正電壓為約10至15伏特。27、如權(quán)利要求23所述的方法，其中施加所述正電壓的時間長度介于約200至500毫秒之間。28、如權(quán)利要求23所述的方法，其中所述柵極包括經(jīng)p摻雜的多晶硅。29、如權(quán)利要求28所述的方法，其中所述正電壓為約10至15伏特。30、如權(quán)利要求28所述的方法，其中施加所述正電壓的時間長度介于約200至500毫秒之間。31、如權(quán)利要求29所述的方法，其中施加所述正電壓的時間長度介于約200至500毫秒之間。全文摘要本發(fā)明公開一種存儲單元、這種存儲單元所組成的陣列、及其操作方法。此存儲單元包括半導(dǎo)體層，其具有接近此半導(dǎo)體層的表面并被溝道區(qū)域所分隔的至少兩個源極/漏極區(qū)域；設(shè)置于此溝道區(qū)域之上的下絕緣層；設(shè)置于此下絕緣層之上的電荷儲存層；設(shè)置于此電荷儲存層之上的上絕緣多層結(jié)構(gòu)，其中此上絕緣多層結(jié)構(gòu)包括插置在第一電介質(zhì)層與第二電介質(zhì)層之間的多晶硅材料層；以及設(shè)置于此上絕緣多層結(jié)構(gòu)之上的柵極。文檔編號H01L29/792GK101221987SQ20071018122公開日2008年7月16日申請日期2007年10月25日優(yōu)先權(quán)日2006年10月27日發(fā)明者徐子軒,施彥豪,李士勤,謝光宇,謝榮裕,賴二琨申請人:旺宏電子股份有限公司