專利名稱：減小電荷俘獲存儲(chǔ)器位線干擾和軟擦除的方法和裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及非易失性存儲(chǔ)器編程，特別涉及，減小在給選中的存儲(chǔ)單 元編程過(guò)程時(shí)未選中的存儲(chǔ)單元的干擾效應(yīng)。
背景技術(shù)：
SONOS (硅化物-氧化物-氮化物-氧化物-硅化物)是非易失性電荷俘 獲半導(dǎo)體存儲(chǔ)器件技術(shù)，與傳統(tǒng)的浮柵閃存存儲(chǔ)器相比在單點(diǎn)失效和低壓 編程上具有諸多優(yōu)勢(shì)。與將電荷存儲(chǔ)在傳導(dǎo)柵的浮柵器件相比，S0N0S器 件在介質(zhì)層俘獲電荷。S0N0S晶體管通過(guò)量子機(jī)械效應(yīng)，即修正的 Fowler-Nor dheim隧穿效應(yīng)進(jìn)行編程和擦除。與其他方法如熱載流子注入 相比，該編程和擦除方法在業(yè)界被認(rèn)為提供了更好的可靠性。SONOS晶 體管是一個(gè)絕緣柵型場(chǎng)效應(yīng)管(IGFET)，其電荷俘獲介質(zhì)堆垛位于傳統(tǒng)的 控制柵和體硅溝道或晶體管襯底之間。SONOS晶體管可以用CMOS (互補(bǔ)金 屬氧化物半導(dǎo)體)制造方法制造為P型或N型IGFET。
SONOS晶體管通過(guò)在控制柵和襯底之間加載極性，幅度，持續(xù)時(shí)間合 適的電壓來(lái)進(jìn)行編程和擦除。正的柵-襯底電壓導(dǎo)致電子從溝道隧穿至電 荷俘獲層，負(fù)的柵-溝道電壓導(dǎo)致空穴從溝道隧穿至電荷俘獲層。在一個(gè) 實(shí)例，晶體管閾值電壓升高而在另一個(gè)實(shí)例，晶體管閾值電壓降低。閾值
電壓是在源漏端有電壓時(shí)導(dǎo)致晶體管有傳導(dǎo)電流的柵-源電壓。對(duì)于給定 數(shù)量的俘獲電荷，閾值電壓的極性變換取決于晶體管是N型還是P型FET 。圖1A圖示一個(gè)N型S0N0S晶體管的閾值電壓變化VT作為一個(gè)編程電 壓+10v擦除電壓-10v的時(shí)間函數(shù)。在接近10毫秒后，編程閾值電壓高 于+1 v而擦除閾值電壓低于-1 volt。在編程或擦除操作結(jié)束之后，在 設(shè)定柵-源電壓為0,并在源漏端加載一個(gè)小電壓并讓傳感電流流過(guò)晶體 管時(shí)可以讀取晶體管狀態(tài)。在編程狀態(tài)下，當(dāng)柵-源電壓低于編程閾值電 壓VTP時(shí)N型S0N0S晶體管截止。在擦除狀態(tài)下，當(dāng)柵-源電壓高于擦除 閾值電壓VTE時(shí)N型S0N0S晶體管導(dǎo)通。按照慣例，導(dǎo)通狀態(tài)輔以邏輯 "0"而截止?fàn)顟B(tài)輔以邏輯"1"。
圖1B圖示了一個(gè)晶體管(1T)傳統(tǒng)陣列的一小部分，N型S0N0S存 儲(chǔ)單元100在兩行(Row 0， Row l)和兩列(Col 0， Col 1)中包含四個(gè)存 儲(chǔ)單元(A， B， C， D)。
每行包括一個(gè)字線(WL0, WL1)用來(lái)選擇或不選擇該行。所有的單元 共享共用襯底電壓(SUB)。每列包括一個(gè)與這一列中所有晶體管的源端連 接的源線(SL0， SL1)，以及一個(gè)與該列中所有晶體管的漏端連接的位線 (BL0， BL1)。和其他類型的非易失性存儲(chǔ)器一樣，S0N0S晶體管通過(guò)行偏 壓在行上進(jìn)行寫操作。
寫操作由行上的體擦除操作組成，接著在該行內(nèi)的個(gè)別單元進(jìn)行編程 和抑制操作。要被寫入"l"(編程)狀態(tài)的存儲(chǔ)器晶體管暴露在滿編程電 壓(如10v)下。要被寫入"0"(擦除)狀態(tài)的存儲(chǔ)器晶體管被抑制編程， 因?yàn)橄惹暗捏w擦除操作已經(jīng)將其狀態(tài)設(shè)置為"0"狀態(tài)。抑制功能給保持 "0"或者擦除狀態(tài)的行內(nèi)存儲(chǔ)器晶體管提供抑制電壓，這壓制了流經(jīng)晶 體管的總電壓。圖IB圖示了行0的體擦除操作。如圖IB所示，在晶體管A和B的柵 以及他們各自的源端和襯底端之間選擇加電壓-10 v。在行1，然而，選 定字線(WL1)的電壓使得晶體管C和D上的柵-源和柵-襯底電壓都為0， 這樣晶體管C和D的狀態(tài)不會(huì)變化。特別是晶體管D在編程狀態(tài)(圖示中 陰影是表示儲(chǔ)存電子的電荷存儲(chǔ)區(qū)域)，保持編程，晶體管C，在擦除狀 態(tài)，保持擦除。
圖1C圖示了行0中傳統(tǒng)寫操作的第二步，其中晶體管A正在被編程 (寫入"l")，晶體管B正在被抑制編程(寫入"0")。在這一步，字線 電壓和共襯底電壓在兩行中都反過(guò)來(lái)了，在列0的位線電壓(BL0)也被 反過(guò)來(lái)，但是中間電壓(+2 volts)加載在列l(wèi)的位線(BL1)上。當(dāng)字線 (WL0)電壓+6V加載在晶體管B,晶體管被打開，加載在位線(BL1)的+2V 轉(zhuǎn)移到溝道。該電壓降低了晶體管B上的柵-漏和溝道電壓(到+4v)，減 小了編程區(qū)，因此S0N0S晶體管B的閾值偏移(VTE)就小。隧穿就此發(fā)生， 作為"抑制干擾"或軟編程，導(dǎo)致抑制寫入過(guò)程中閾值電壓的輕微上升(約 200mv)。
在行l(wèi)中，晶體管C的電壓都相同，所以晶體管C沒(méi)有受行O的寫操 作影響。盡管如此，晶體管D被影響了 (假定被存儲(chǔ)器陣列中的俘獲電子 編程)。作為BL1上抑制電壓的結(jié)果，晶體管C上的柵-漏電壓為-6v。此 電壓狀況可以消除編程好的S0N0S晶體管的長(zhǎng)時(shí)間干擾，導(dǎo)致空穴從漏， 源和溝道隧穿至存儲(chǔ)器陣列。發(fā)生的隧穿被稱作"位線干擾"或軟擦除， 并且每當(dāng)對(duì)列1的某一行進(jìn)行寫操作而列1的其它行被抑制時(shí)，隧穿導(dǎo)致 編程單元閾值電壓的輕微降低。然而在多次位線干擾循環(huán)時(shí)，閾值偏移會(huì)導(dǎo)致單元讀取失敗。
一個(gè)擦除單元連續(xù)抑制干擾的最大值被限制為一 (1)因?yàn)閱卧偸?br> 在寫操作第一部分時(shí)被擦除。相比之下， 一個(gè)給定行和列數(shù)的編程單元的 連續(xù)位線干擾的最大值是抑制電壓加載在給定列數(shù)的位線上時(shí)其他各行
寫操作的總數(shù)。例如，如果陣列有64行，每行被寫(循環(huán))100, 000次， 位線干擾的最大值就可以視為編程單元64減1乘以100， 000，即等于 6， 300， 000位線干擾。這意味著，統(tǒng)計(jì)學(xué)上，這個(gè)編程閾值電壓的偏移就 是傳統(tǒng)S0N0S存儲(chǔ)器的限制因素。非易失性存儲(chǔ)器的可靠性通過(guò)其耐久 (寫的次數(shù))和數(shù)據(jù)保持性來(lái)衡量。圖1D是未被干擾的S0N0S單元和編 程S0N0S單元在上述的1， 000, 000位線干擾后的數(shù)據(jù)保持比較圖表。
在圖1D，未被干擾的S0N0S單元展示了在生命周期初期(BOL)其編 程和擦除閾值電壓的巨大的初始差距。隨著時(shí)間過(guò)去，電荷泄漏導(dǎo)致編程 閾值電壓降低及擦除閾值電壓升高。讀取單元的感應(yīng)窗口 (定義為最小閾 值電壓作為"1"而最大閾值電壓作為"0")出現(xiàn)以使單元到生命周期 終止時(shí)間(E0L)最大化(以至于平均起來(lái)，編程閾值電壓和擦除閾值電壓 同時(shí)衰退至其各自的感應(yīng)窗口限度。在被干擾的單元中，然而，編程閾值 電壓的BOL值由于循環(huán)過(guò)程中軟擦除的累積效應(yīng)而減小，而衰退率提高
因?yàn)槊總€(gè)位線干擾可能對(duì)隧穿層造成一些損害，導(dǎo)致電荷泄漏率升高。


下面結(jié)合附圖和實(shí)施例對(duì)本發(fā)明作進(jìn)一步詳細(xì)的說(shuō)明 本發(fā)明通過(guò)舉例來(lái)說(shuō)明但是并不局限于附圖，如下 圖1A圖示了 S0N0S晶體管編程和擦除的閾值電壓；圖IB圖示了傳統(tǒng)S0N0S存儲(chǔ)器陣列的體擦除操作；
圖1C圖示了傳統(tǒng)S0N0S存儲(chǔ)器陣列的寫操作；
圖ID圖示了傳統(tǒng)S0N0S存儲(chǔ)器陣列的位線干擾效應(yīng)；
圖2圖示了一個(gè)實(shí)例中非易失性電荷俘獲存儲(chǔ)器件的結(jié)構(gòu)；
圖3圖示了一個(gè)實(shí)例中的2T存儲(chǔ)單元；
圖4A圖示了一個(gè)實(shí)例中非易失性電荷俘獲存儲(chǔ)器件陣列的一部分； 圖4B圖示了一個(gè)實(shí)例中非易失性電荷俘獲存儲(chǔ)器陣列的擦除操作； 圖4C圖示了一個(gè)實(shí)例中非易失性電荷俘獲存儲(chǔ)器陣列的寫操作； 圖5A圖示了一個(gè)實(shí)例中位線干擾的減小； 圖5B圖示了一個(gè)實(shí)例中軟擦除的減?。?br> 圖5C圖示了一個(gè)實(shí)例中一個(gè)非易失性電荷俘獲半導(dǎo)體器件的編程閾 值電壓變化；
圖6A圖示了一個(gè)實(shí)例中位線干擾和抑制干擾的折中狀態(tài)； 圖6B圖示了一個(gè)實(shí)例中生命周期結(jié)束時(shí)編程閾值電壓和擦除閾值電 壓同等；
圖7圖示了一個(gè)實(shí)例中減小位線干擾方法的流程圖；以及 圖8圖示了實(shí)行本發(fā)明實(shí)例的處理系統(tǒng)結(jié)構(gòu)圖。
具體實(shí)施例方式
在此描述了減少位線干擾的非易失性電荷俘獲存儲(chǔ)器。在接下來(lái)的描 述中，將詳細(xì)的解釋大量的特定細(xì)節(jié)，以使充分全面的理解本發(fā)明。顯然 本發(fā)明工藝的有些熟練技術(shù)可能并未詳細(xì)描述這些特定細(xì)節(jié)。在其他情況 下，熟知的材料和方法也沒(méi)有詳細(xì)描述以免對(duì)本發(fā)明產(chǎn)生不必要的晦解。本發(fā)明的實(shí)例在此使用S0N0S存儲(chǔ)器作為非易失性電荷俘獲存儲(chǔ)器 以方便描述。然而，本發(fā)明的實(shí)例并不局限于此，可能包括其他任何非易 失性電荷俘獲器件。
圖2圖示了非易失性電荷俘獲存儲(chǔ)器件100。存儲(chǔ)器100包括形成在 襯底102上的柵堆垛104。存儲(chǔ)器100進(jìn)一步包括襯底102上的柵堆垛104 兩邊的源/漏區(qū)域110,定義了柵堆垛104下面襯底102中的溝道區(qū)域112。 柵堆棧104包括隧穿介質(zhì)層104A，電荷俘獲層104B，頂端介質(zhì)層104C 和柵層104D。柵層104D和襯底102通過(guò)中間介質(zhì)層電隔離。
半導(dǎo)體器件100可以是任何電荷俘獲層存儲(chǔ)器件。根據(jù)本發(fā)明的一個(gè) 實(shí)例，半導(dǎo)體器件100是一個(gè)SONOS型器件，其中電荷俘獲層是一個(gè)有集 中電荷俘獲點(diǎn)的絕緣介質(zhì)層。按照慣例，SONOS的全稱為"半導(dǎo)體-氧化 物-氮化物-氧化物-半導(dǎo)體"，其中第一個(gè)"半導(dǎo)體"是指柵層材料，第一 個(gè)"氧化物"是指頂端介質(zhì)層(即阻擋介質(zhì)層)，"氮化物"是指電荷俘獲 介質(zhì)層，第二個(gè)"氧化物"是指隧道介質(zhì)層，第二個(gè)"半導(dǎo)體"是指溝道 區(qū)。然而， 一個(gè)SONOS型器件，并不局限與在此所述的這些材料，如下所不。
襯底102，在此，溝道區(qū)域112，可能由適用于半導(dǎo)體器件制造的任 何材料組成。在一個(gè)實(shí)例，襯底402是體襯層，包括的單晶材料可以包括， 但不局限于，硅，鍺，硅/鍺或111 _ V族化合物半導(dǎo)體材料。在另一個(gè) 實(shí)例，襯底102包括一個(gè)含頂端外延層的體襯層。在一個(gè)特定實(shí)例，體襯
層包括的單晶組成材料可以包括，但不局限于，硅，鍺，硅/鍺的ni-v
族化合物半導(dǎo)體材料和石英，而頂端外延層可以是單晶層，該單晶層可以包括，但不局限于，硅，鍺，硅/鍺和ni - v族化合物半導(dǎo)體材料。在 另一個(gè)實(shí)例，襯底102包括低端體襯層上的中間隔離層上面的頂端外延 層。頂端外延層可以是單晶層，該單晶層可以包括，但不局限于，硅(如 形成絕緣硅(soi)半導(dǎo)體襯底)，鍺，硅/鍺和ni-v族化合物半導(dǎo)體材 料。隔離層由下列材料組成，但不局限于，二氧化硅，氮化硅和氮氧化硅。 低端體襯層可以是單晶材料組成，可以包括但不局限于，硅，鍺，硅/鍺
的III - V族化合物半導(dǎo)體材料和石英。襯底102，在此，溝道112,可 以包括摻雜雜質(zhì)原子。在一個(gè)特定實(shí)例中，溝道112是P型摻雜，而在可 選擇的實(shí)例中，溝道區(qū)域112是N型摻雜。
襯底102的源/漏區(qū)110可以是與溝道區(qū)域112有相反導(dǎo)電性的任何 區(qū)域。例如，根據(jù)本發(fā)明的一個(gè)實(shí)例，源/漏區(qū)110是N型摻雜而溝道區(qū) 域112是P型摻雜。在一個(gè)實(shí)例中，襯底102，在此，溝道112，由硼摻 雜單晶硅組成，硼濃度范圍為1 x 1015 - 1 x 1019 atoms/cm3。源/漏 區(qū)110由磷或砷摻雜區(qū)，N型摻雜濃度范圍為5 x 1016 - 5 x 1019 atoms/cm3 。在一個(gè)特定實(shí)例，源漏區(qū)域110在襯底102的深度范圍為 80-200nm。根據(jù)本發(fā)明的一個(gè)對(duì)應(yīng)的實(shí)例，源漏區(qū)域110是P型摻雜而溝 道區(qū)域112是N型摻雜區(qū)域。
隧穿介質(zhì)層104A可以是厚度合適的任何材料，可以在提供柵偏壓時(shí) 使電荷載體隧穿到電荷俘獲層。在一個(gè)實(shí)例中，隧穿介質(zhì)層104A通過(guò)由 熱氧化工藝形成，由二氧化硅，氮氧化硅組成。在另一個(gè)實(shí)例中，隧穿介 質(zhì)層104A由高介電常數(shù)材料(高K介質(zhì))通過(guò)化學(xué)氣相沉積或原子層襯 底形成，由介質(zhì)層組成，可以包括但不局限于，氧化鉿，氧化鋯，鉿硅酸鹽，氧氮化鉿，鉿氧化鋯和氧化鑭。在一個(gè)特定實(shí)例，隧穿介質(zhì)層104A 厚度范圍為l-10nm。在一個(gè)特別的例子，隧穿介質(zhì)層104A厚度近似2nm。
電荷俘獲層104B可以由任何材料組成，只要厚度適合存儲(chǔ)電荷以及， 在此，調(diào)制柵堆垛104的閾值電壓。在一個(gè)實(shí)例中，電荷俘獲層104B通 過(guò)化學(xué)氣相沉積工藝形成，由介電材料組成，介電材料可能以包括但不局 限于，計(jì)量氮化硅，富硅氮化硅，氮氧化硅。在一個(gè)實(shí)例中，電荷俘獲層 104B的厚度為5 - 10nm。
頂端介質(zhì)層104C可能由厚度適合的任何材料組成，在加載柵偏壓時(shí) 保持電荷泄漏和隧穿的屏障。在一個(gè)實(shí)例中，頂端介質(zhì)層104C通過(guò)化學(xué) 氣相沉積工藝形成，由二氧化硅或氮氧化硅組成。在另一個(gè)實(shí)例中，頂 端介質(zhì)層404C通過(guò)原子層沉積由高介電常數(shù)介質(zhì)層組成，可以包括但不 局限于，氧化鉿，氧化鋯，鉿硅酸鹽，氧氮化鉿，鉿氧化鋯和氧化鑭。在 一個(gè)特定實(shí)例，頂端介質(zhì)層404C厚度范圍為l-20nm。
柵層404D可以由在操作S0N0S型晶體管時(shí)適合提供偏壓的的任何導(dǎo) 體或半導(dǎo)體材料組成。根據(jù)本發(fā)明的一個(gè)實(shí)例，柵層404D通過(guò)化學(xué)氣相 沉積工藝由摻雜多晶硅形成。在另一個(gè)實(shí)例，柵層404D通過(guò)物理氣相沉 積工藝由金屬材料組成，可以包括但不局限于，金屬氮化物，金屬碳化物， 金屬硅化物，鉿，鋯，鈦，鉭，鋁，釕，鈀，鉑，鈷和鎳。
圖3根據(jù)本發(fā)明的一個(gè)實(shí)例，圖示了存儲(chǔ)單元200。在圖3，存儲(chǔ)單 元200是一個(gè)包括一個(gè)S0N0S型存儲(chǔ)晶體管210和一個(gè)選擇晶體管220 的雙晶體管(2T)存儲(chǔ)單元。選擇晶體管220可能是，例如， 一個(gè)和存儲(chǔ) 器晶體管210共享一個(gè)共襯底結(jié)點(diǎn)205的傳統(tǒng)IGFET。有電荷俘獲層202的存儲(chǔ)器晶體管210包括連接到位線213的漏極203，連接到字線212的 柵201，連接到選擇晶體管220漏極206的源極204。選擇晶體管220還 包括連接到源線214的源極207和連接到選線211的柵208。
圖4根據(jù)本發(fā)明實(shí)例，圖示了存儲(chǔ)器300的示范部分，可能是存儲(chǔ)單 元大陣列的一部分。在圖4A，存儲(chǔ)器300包括4個(gè)存儲(chǔ)單元301， 302， 303和304排列在兩行(行0，行1)和兩列(列0，列1)。每個(gè)單元 301-304在結(jié)構(gòu)上等同于上面所示的單元200。
單元301在行O和列0，包括存儲(chǔ)器晶體管331和選擇晶體管341。 存儲(chǔ)器晶體管331的漏極371連接到位線312 (BLO)，存儲(chǔ)器晶體管331 的柵391連接到字線322 (WLO)，存儲(chǔ)器晶體管331的源極在共結(jié)點(diǎn)361 接選擇晶體管341的漏極。選擇晶體管341的柵極381接讀取線321 (RLO)， 選擇晶體管341的源極351接源線311 (SLO)。
單元302在行O和列1，包括存儲(chǔ)器晶體管332和選擇晶體管342。 存儲(chǔ)器晶體管332的漏極372接位線314 (BL1)，存儲(chǔ)器晶體管332的柵 392接字線322 (WLO)，存儲(chǔ)器晶體管332的源極在共結(jié)點(diǎn)362接選擇晶 體管342的漏極。選擇晶體管342的柵極382接讀取線321 (RLO)，選 擇晶體管342的源極355接源線313 (SL1)。
單元302在行O和列1，包括存儲(chǔ)器晶體管332和選擇晶體管342。 存儲(chǔ)器晶體管332的漏極372接位線314 (BL1)，存儲(chǔ)器晶體管332的柵 392接字線322 (WLO)，存儲(chǔ)器晶體管332的源極在共結(jié)點(diǎn)362接選擇晶 體管342的漏極。選擇晶體管342的柵極382接讀取線321 (RLO)，選 擇晶體管342的源極352接源線313 (SL1)。單元303在行1和列O，包括存儲(chǔ)器晶體管333和選擇晶體管343。 存儲(chǔ)器晶體管333的漏極373接位線312 (BLO)，存儲(chǔ)器晶體管333的柵 393接字線324 (WL1)，存儲(chǔ)器晶體管333的源極在共結(jié)點(diǎn)363接選擇晶 體管343的漏極。選擇晶體管343的柵極383接讀取線323 (RL1)，選 擇晶體管343的源極353接源線311 (SLO)。
單元304在行l(wèi)和列1,包括存儲(chǔ)器晶體管334和選擇晶體管344。 存儲(chǔ)器晶體管334的漏極374接位線314 (BL1),存儲(chǔ)器晶體管334的柵 394接字線324 (WL1)，存儲(chǔ)器晶體管334的源極在共結(jié)點(diǎn)364接選擇晶 體管344的漏極。選擇晶體管344的柵極384接讀取線323 (RL1)，選 擇晶體管344的源極354接源線313 (SL1)。此外，存儲(chǔ)器矩陣300的所 有晶體管都共享共襯底結(jié)點(diǎn)340。
在接下來(lái)的描述中，為了更清晰明了的解釋，假設(shè)存儲(chǔ)器矩陣300 的所有晶體管是N型場(chǎng)效應(yīng)晶體管。但是要知道的是P型場(chǎng)效應(yīng)晶體管也 同樣適用于本專利，只需要將外加電壓的極性改為相反。
圖4圖示了存儲(chǔ)器陣列300中選定的行(行0)上的體擦除操作。在一 個(gè)實(shí)例中，擦除存儲(chǔ)器單元301和存儲(chǔ)器單元302…在圖4B，負(fù)電壓(VPN) 加載在RLO (321)，WL0 (322)上，正電壓(VPP)加載在BLO (312)，BL1 (314) 以及共襯底連接SUB (340)上。在圖4B所示的實(shí)例中，選擇VPN為約_3. 8V， VPP約+6. 2V，這樣VPP和VPN的差異絕對(duì)值約為IOV。在其他實(shí)例，VPP 和VPN的值可能會(huì)變化因此他們之間的差異絕對(duì)值可能大于或小于IOV。
由于加載了電壓，選擇晶體管341和342處于偏壓截至，由此存儲(chǔ)器 晶體管331和332的源極361和362與SLO (311)和SL1 (313)上的浮動(dòng)電壓隔離并且不受其干擾。存儲(chǔ)器晶體管331和332都是負(fù)柵-襯底電 壓和柵-漏電壓，它們充分導(dǎo)致空穴隧穿至其各自的電荷俘獲層，在上述 的偏壓取消之后晶體管轉(zhuǎn)為打開狀態(tài)。
存儲(chǔ)單元303和304，在行上，分別和單元301和303共享位線312 和314，行O的擦除操作時(shí)通過(guò)加載不同的字線電壓而被保護(hù)。特別是， VPP加載在WL1 (324)使得存儲(chǔ)器晶體管333和334的柵-襯底和柵-漏電 壓接近OV，不至于引起隧穿。
圖4C根據(jù)本發(fā)明的一個(gè)實(shí)例，圖示了存儲(chǔ)器矩陣300行0的寫操作。 在圖4C,單元301作為寫入邏輯數(shù)"1"的目標(biāo)單元(如，編程為打開狀 態(tài))，單元302寫入邏輯數(shù)"0"。然而，由于單元302在經(jīng)過(guò)先前的 體擦除操作已經(jīng)擦除為邏輯"0"狀態(tài)，見(jiàn)圖4B，寫入邏輯"0"相當(dāng)于 抑制單元302編程。這兩個(gè)目標(biāo)(編程單元301和抑制單元302)通過(guò)加 載不同的偏壓來(lái)完成。VPN加載在RLO (321)， BLO (312)和襯底結(jié)點(diǎn) 340上，而VPP加載在WLO (322)上。此外，如下面更詳細(xì)的描述，選擇 的抑制電壓VINH加載在BL1 (314)上。
由于加載了電壓，選擇晶體管341處于偏壓截止，其柵-襯底電壓為 Ov (假定選擇晶體管341， 342， 343和344的固有閾值電壓都在+lV范圍 內(nèi))，這樣存儲(chǔ)器晶體管331的源極361可以不受浮動(dòng)電壓BLO (311)的 影響。存儲(chǔ)器晶體管331暴露在約+1(^的柵-襯底和柵-漏電壓下，足夠 導(dǎo)致電子隧穿至存儲(chǔ)器晶體管302的電荷俘獲層，以及在偏壓消失后使存 儲(chǔ)器晶體管331處于OFF狀態(tài)。
在存儲(chǔ)單元302，選擇晶體管和選擇晶體管331處于相同狀態(tài)，偏壓截止并使存儲(chǔ)器晶體管源極362與浮動(dòng)電壓SL1 (313)隔離。然而，存 儲(chǔ)器晶體管332通過(guò)加載接近0v的抑制電壓而被抑制編程，這樣存儲(chǔ)器— 晶體管332的柵-漏電壓，柵-源電壓和柵-溝道電壓鉗位為近似6. 2V。
在行1 ，存儲(chǔ)器303通過(guò)在WL1 (324)加載VPN而被保護(hù)不被單元303 的編程操作影響，這將存儲(chǔ)器晶體管333的柵-漏電壓和柵-襯底電壓鉗位 為近似0 V。選擇晶體管偏壓截止，將存儲(chǔ)器晶體管333的源極363與 浮動(dòng)電壓SL0 (311)隔離。在存儲(chǔ)單元304,選擇晶體管344也偏壓截止 使得存儲(chǔ)器晶體管334與浮動(dòng)電壓SL1 (313)隔離。如實(shí)例所示，存儲(chǔ) 器晶體管334的柵-漏電壓接近-3.8V,這就是上面所述的軟擦除情況。 值得慶幸的是，盡管如此，存儲(chǔ)器晶體管332的軟編程情況(抑制干擾) 和存儲(chǔ)器晶體管的軟擦除情況(位線干擾)與上面所述的傳統(tǒng)存儲(chǔ)器接近 相反。
在一個(gè)實(shí)例中，減少軟擦除的方法包括通過(guò)消耗位線上增加的抑制干 擾電壓來(lái)降低位線干擾電壓，以減小編程存儲(chǔ)單元(如存儲(chǔ)單元304)的 位線干擾電壓，其中在存儲(chǔ)單元壽命中累積的位線干擾接近于位線上單個(gè) 抑制干擾的幅度。
圖5A是存儲(chǔ)單元304的截面圖，圖示了 一個(gè)實(shí)例中由于位線干擾產(chǎn) 生的軟擦除減小。在圖5A,存儲(chǔ)器晶體管334的漏極374的VINH相對(duì)于 WL1上的VWL1是正的。選擇晶體管344 VS的柵極384的VRL1為0 v時(shí)， 源極364的電壓浮動(dòng)到低于VRL1的閾值電壓(接近IV)或接近-IV。在 這種狀況下，晶體管334的源極364和漏極374之間有一電場(chǎng)Ef，相對(duì) 存儲(chǔ)器晶體管334的柵極394有一正的電壓梯度。該電壓梯度導(dǎo)致空穴隧穿至電荷俘獲層，在電荷俘獲曾空穴抵消了電子并產(chǎn)生軟擦除干擾。在
一個(gè)實(shí)例，圖5A所示，VINH可能減小(如從2V到0V) 。 VINH的減小 也減小了 Ef以及柵極394的相關(guān)電壓梯度。因此也減小了空穴隧穿。上 述情況下軟擦除的減小是有限的因?yàn)榇鎯?chǔ)器晶體管334的閾值電壓受控 于存儲(chǔ)器晶體管源極端的俘獲電荷，并且由于漏極374抑制電壓的減小而 降低的電壓梯度在源極364被削弱。
至一個(gè)實(shí)例，其中一種減小軟擦除的方法包括通過(guò)使選擇晶體管344 的為硬關(guān)斷狀態(tài)來(lái)降低存儲(chǔ)器晶體管334懸浮源極364的電壓。圖5B圖 示了顯示內(nèi)部結(jié)點(diǎn)電容器的存儲(chǔ)單元304。在圖5B,電容器Cl是選擇晶 體管344的柵-漏電容，C2是存儲(chǔ)器晶體管334的柵-源電容，C3是存儲(chǔ) 器晶體管334的源-襯底電容。如上所述，如果選擇晶體管344的柵384 為傳統(tǒng)值的0V，則源極364浮動(dòng)到一個(gè)干擾存儲(chǔ)器晶體管334的源端存 儲(chǔ)電荷的值。在一個(gè)實(shí)例，如圖5B所示，選擇晶體管344的柵極384的 電壓VRL1從0V降到負(fù)的(例如VSUB)。負(fù)電壓使選擇晶體管344處于截 止?fàn)顟B(tài)，負(fù)電壓接到源極364，并使源極364負(fù)的更多。由此導(dǎo)致存儲(chǔ)器 晶體管柵極和源極之間的電壓梯度減小，源極一邊的軟擦除也減小了。 VS 的實(shí)際值是VRL1和電容C1， C2和C3的函數(shù)，可以通過(guò)制造工藝變量 來(lái)控制。
圖5C圖示了一個(gè)實(shí)例中一個(gè)存儲(chǔ)器晶體管件的編程閾值電壓便宜作 為源極電壓和持續(xù)循環(huán)次數(shù)的函數(shù)關(guān)系。顯而易見(jiàn)，1.8V的源電壓近似 在下述這些點(diǎn)中，所述點(diǎn)在100萬(wàn)次持續(xù)的循環(huán)之后閾值電壓的偏移超過(guò) 100mv?？梢哉J(rèn)為，Vs的適合的值與依賴如工藝技術(shù)、器件尺寸等的值不同。
圖6A圖示了一個(gè)實(shí)例中經(jīng)過(guò)100萬(wàn)次持續(xù)循環(huán)后位線干擾和在特定 VINH和VRL1下單個(gè)抑制干擾之間作為編程脈沖寬度函數(shù)。如圖6A所示， 對(duì)典型期間(如存儲(chǔ)器晶體管334), 100mv的累計(jì)位線干擾和接近200mv 的抑制干擾可以達(dá)到寬度接近5ms的編程脈沖。在其他實(shí)例，兩個(gè)值(抑 制干擾和位線干擾)可能接近相等。如圖6B所示，這一關(guān)系可以用來(lái)使 一個(gè)給定的非易失性電荷俘獲存儲(chǔ)器的數(shù)據(jù)保持最大化。圖6B圖示圖 600，當(dāng)IOO萬(wàn)次持續(xù)循環(huán)后由于位線干擾產(chǎn)生的電壓閾值漂移和抑制干 擾抵消時(shí)編程和擦除閾值電壓的衰退。在圖6B,線601A是未被干擾存儲(chǔ) 單元的編程閾值電壓衰退率，線602A是未被干擾存儲(chǔ)單元的擦除閾值電 壓衰退，線603A是未被干擾存儲(chǔ)單元的EOL 。線601B是100萬(wàn)次持續(xù) 循環(huán)位線干擾后編程閾值電壓的衰退率，線602B是100萬(wàn)次體擦除和抑 制循環(huán)后擦除閾值電壓衰退率，線603B是被干擾單元的E0L。如圖6B所 示，選擇合適的抑制電壓可以使編程EOL和擦除EOL相等，并使存儲(chǔ)單 元的壽命最長(zhǎng)。
圖7圖示了一個(gè)實(shí)例中減小位線干擾方法的流程圖700。在圖7中， 存儲(chǔ)器矩陣的第一行被選作寫操作，其中第一行包括一個(gè)要編程的目標(biāo)存 儲(chǔ)單元，和一個(gè)要抑制編程的擦除存儲(chǔ)單元(操作701)。在接下來(lái)的操 作中，被選中的行被體擦除(操作702)。在下一步操作中，抑制電壓加 載在要被抑制的單元和存儲(chǔ)器陣列中未被選中的第二行上的編程存儲(chǔ)單 元共享的位線上，其中抑制電壓設(shè)置為根據(jù)被抑制單元的抑制干擾來(lái)增加 閾值電壓偏移以及根據(jù)編程單元的位線干擾來(lái)減低閾值電壓偏移，因此由位線干擾引起的閾值電壓偏移乘以器件生命周期中位線干擾次數(shù)與單個(gè)
抑制干擾閾值電壓偏移相等。如操作703。
圖8根據(jù)本發(fā)明的一個(gè)實(shí)例，圖示了包括SONOS型存儲(chǔ)器800的處理 系統(tǒng)900結(jié)構(gòu)圖。在圖8， SONOS型存儲(chǔ)器800包括SONOS型存儲(chǔ)器陣列 801，它可以是上述S0N0S型存儲(chǔ)器單元組成的行和列。在一個(gè)實(shí)例中，存 儲(chǔ)器陣列801有2m+k列2n-k行存儲(chǔ)單元組成(如存儲(chǔ)單元200)， K是 比特中數(shù)據(jù)字符長(zhǎng)度。存儲(chǔ)器陣列801可能通過(guò)上述的2n-k個(gè)字線(如 字線322和324)和2n-k個(gè)讀線(如讀線321和323) 802A連接到行解 碼器和控制器802。存儲(chǔ)器陣列801可能通過(guò)上述2m+k個(gè)源線(如源線 311和313)和2m+k個(gè)位線(如位線321和323) 803A連接到列解碼器和 控制器802。行和列的解碼器為業(yè)內(nèi)熟知的，因而不在此做詳細(xì)描述。 存儲(chǔ)器陣列801也可能連接到業(yè)內(nèi)熟知的用來(lái)讀取存儲(chǔ)器陣列801的k 位字長(zhǎng)的多個(gè)靈敏放大器804 。存儲(chǔ)器800可能還包括命令和控制電路 805，如業(yè)內(nèi)所知，控制行解碼器和控制器802,列解碼器和控制器803 和靈敏放大器804，以及從靈敏放大器804接收讀取數(shù)據(jù)。
存儲(chǔ)器800可能也以傳統(tǒng)方式通過(guò)地址總線807,數(shù)據(jù)總線808和控 制總線809連接到處理器806。處理器806可以是任何通用的或特別的處 理器，譬如。
在一個(gè)實(shí)例，行處理器802被設(shè)為選擇存儲(chǔ)器陣列801的第一行進(jìn)行 寫操作，選擇存儲(chǔ)器陣列801的第二行不進(jìn)行寫操作。列控制器803被設(shè) 為選擇第一行的第一個(gè)存儲(chǔ)單元(如單元301)來(lái)編程，選擇第一行的第 二個(gè)存儲(chǔ)單元(如單元302)抑制其編程。列控制器803可能被設(shè)置為在存儲(chǔ)器矩陣中未被選中的行上的第二存儲(chǔ)單元和第三編程存儲(chǔ)單元(如單
元304)共享的第一位線上加載抑制電壓，其中抑制電壓被設(shè)定為增加第 二存儲(chǔ)單元上的軟編程電壓和降低第三存儲(chǔ)單元上的軟編程電壓。軟編程 和軟擦除電壓可能是選定的因此編程存儲(chǔ)單元的位線干擾E0L接近等于 抑制單元的抑制干擾E0L。
雖然本發(fā)明在此詳述了幾個(gè)特定實(shí)例作為參考，但是可以證明的是在 不違背本發(fā)明申明中所詳細(xì)解釋的更廣的精神和范圍的前提下，可能會(huì)有 一些修正和變化。相應(yīng)的，詳細(xì)說(shuō)明和圖表更多的作為解說(shuō)材料而非限制。
權(quán)利要求
1.一種方法，其特征在于，包括控制存儲(chǔ)器矩陣的共享位線；以及降低共享位線上的位線干擾以增加共享位線上的抑制干擾其中由于位線干擾引起的閾值偏移降低，由于抑制干擾引起的閾值偏移增加，以及其中由于位線干擾產(chǎn)生的閾值偏移乘以生命周期中位線干擾的次數(shù)幾乎等于抑制干擾產(chǎn)生的閾值偏移乘以生命周期中抑制干擾的次數(shù)。
2. —個(gè)降低存儲(chǔ)器單元陣列中行和列位線干擾的方法，其特征在 于，包括選中存儲(chǔ)器陣列第一行進(jìn)行寫操作，第一行包括被編程的目標(biāo)單元和 抑制編程的存儲(chǔ)單元；選擇第一位線上的抑制電壓，其中第一位線被存儲(chǔ)器陣列中未被選中 的第二行上的抑制單元和編程存儲(chǔ)單元共享，其中抑制電壓設(shè)置為增加抑 制單元的軟編程電壓和降低編程單元的軟擦除電壓。
3. 根據(jù)權(quán)利要求2所述的降低存儲(chǔ)器單元陣列中行和列位線干擾 的方法，其特征在于，進(jìn)一步包括寫操作之前的體擦除存儲(chǔ)器陣列的第一 行。
4. 根據(jù)權(quán)利要求2所述的降低存儲(chǔ)器單元陣列中行和列位線干擾 的方法，其特征在于，其中陣列包含一個(gè)包含抑制和未被選中單元的存儲(chǔ)器單元的第一列， 和包含目標(biāo)單元的存儲(chǔ)單元的第二列，其中第一列包括第一位線和第一源線，第二列包括第二位線和第二源線，其中第一行包括第一字線和第一讀線，第二行包括第二字線和第二 讀線，方法進(jìn)一步包括在第一字線上加載第一編程電壓；在第一讀線，第二讀線，第二寫線和第二位線上加載第二編程電壓， 其中第二編程電壓設(shè)被設(shè)定為對(duì)和第一編程電壓連接的目標(biāo)單元編 程，將目標(biāo)單元與第二專用的源極線隔離，將抑制單元和未被選擇的單元與第一專用的源線隔離。
5. 根據(jù)權(quán)利要求4所述的降低存儲(chǔ)器單元陣列中行和列位線干擾 的方法，其特征在于，，其中每個(gè)存儲(chǔ)單元包括電荷俘獲存儲(chǔ)器晶體管和 場(chǎng)效應(yīng)選擇晶體管，存儲(chǔ)器晶體管漏極接位線，控制柵接字線，源極接選 擇晶體管的漏極，選擇晶體管控制柵接讀線，源極接源線。
6. 根據(jù)權(quán)利要求4所述的降低存儲(chǔ)器單元陣列中行和列位線干擾 的方法，其特征在于，其中第一編程電壓和第二編程電壓的差異接近IOV。
7. 根據(jù)權(quán)利要求6所述的降低存儲(chǔ)器單元陣列中行和列位線干擾 的方法，其特征在于，其中第一編程電壓接近6.2V,第二編程電壓接近 3.8V。
8. 根據(jù)權(quán)利要求4所述的降低存儲(chǔ)器單元陣列中行和列位線干擾 的方法，其特征在于，其中第一編程電壓和抑制電壓的差異接近6V。
9. 根據(jù)權(quán)利要求8所述的降低存儲(chǔ)器單元陣列中行和列位線干擾 的方法，其特征在于，其中第一編程電壓接近6.2V，抑制電壓接近0V。
10. 根據(jù)權(quán)利要求4所述的降低存儲(chǔ)器單元陣列中行和列位線干擾 的方法，其特征在于，其中第二編程電壓和抑制電壓的差異接近-4V。
11. 根據(jù)權(quán)利要求10所述的降低存儲(chǔ)器單元陣列中行和列位線干 擾的方法，其特征在于，其中第二編程電壓接近-3. 8V，抑制電壓接近0V。
12. —個(gè)存儲(chǔ)器器件，其特征在于，包括存儲(chǔ)器陣列包含排列在行和列上的存儲(chǔ)單元；存儲(chǔ)器控制器接存儲(chǔ)器陣列，包括行控制器設(shè)置為選擇存儲(chǔ)器陣列的第一行進(jìn)行寫操作，選擇 存儲(chǔ)器陣列的第二行不進(jìn)行寫操作；列控制器設(shè)置為選擇第一行的第一個(gè)存儲(chǔ)單元進(jìn)行編程，抑制 第一行的第二個(gè)存儲(chǔ)單元編程，列控制器進(jìn)一步設(shè)置為加載抑制電 壓在第二存儲(chǔ)單元和第三編程存儲(chǔ)單元共享的第一位線上。該第三 編程單元位于未被選中的行上，其中抑制電壓設(shè)定為增加第二存儲(chǔ) 單元軟編程電壓和降低第三存儲(chǔ)單元軟擦除電壓。
13. 根據(jù)權(quán)利要求12所述的存儲(chǔ)器器件，其特征在于，其中列控制 器進(jìn)一步設(shè)定為在寫操作前體擦除存儲(chǔ)器陣列第一行。
14. 根據(jù)權(quán)利要求12所述的存儲(chǔ)器器件，其特征在于，其中存儲(chǔ)器矩陣包括一個(gè)包含第二存儲(chǔ)單元和第三存儲(chǔ)單元的第一 列存儲(chǔ)單元，以及包含第一存儲(chǔ)單元的第二列存儲(chǔ)單元，其中第一列包括第一位線和第一源線，第二列包括第二位線和第二源線，其中第一行包括第一字線和第一讀線，第二行包括第二字線和第二讀線，其中行控制器設(shè)置為在第一字線上加載第一編程電壓，在第一讀線， 第二讀線和第二字線上加載第二編程電壓，其中列控制器設(shè)置為在第二位線加載第二編程電壓，其中第二編程電 壓設(shè)置為編程與第一編程電壓編程連接的第一存儲(chǔ)單元，將第一存儲(chǔ)單元 與第二源線隔離，第二存儲(chǔ)單元和第三存儲(chǔ)單元與第一源線隔離。
15. 根據(jù)權(quán)利要求14所述的存儲(chǔ)器器件，其特征在于，其中每個(gè)存 儲(chǔ)單元包括電荷俘獲存儲(chǔ)晶體管和場(chǎng)效應(yīng)選擇晶體管，存儲(chǔ)器晶體管的漏 極接位線，控制柵接字線，源極接選擇晶體管的漏極，選擇晶體管控制柵 接讀線，源極接源線。
16. 根據(jù)權(quán)利要求14所述的存儲(chǔ)器器件，其特征在于，其中第一 編程電壓和第二編程電壓的差異接近IOV。
17. 根據(jù)權(quán)利要求16所述的存儲(chǔ)器器件，其特征在于，其中第一 編程電壓接近6.2V，第二編程電壓接近3.8V。
18. 根據(jù)權(quán)利要求14所述的存儲(chǔ)器器件，其特征在于，其中第二編 程電壓和抑制電壓的差異接近-4V 。
19. 根據(jù)權(quán)利要求18所述的存儲(chǔ)器器件，其特征在于，其中第二編 程電壓接近-3. 8V，抑制電壓接近0V。
20. —種減小包括電荷俘獲存儲(chǔ)晶體管和場(chǎng)效應(yīng)選擇晶體管的兩個(gè) 晶體管存儲(chǔ)單元的軟擦除的方法，其中場(chǎng)效應(yīng)晶體管和存儲(chǔ)器晶體管的懸 浮源極共享漏極結(jié)點(diǎn)，其特征在于，該方法包含在選擇晶體管施加一定量的柵極電壓使選擇晶體管關(guān)閉，其中電壓接到存儲(chǔ)器晶體管的懸浮源極結(jié)點(diǎn)來(lái)減小存儲(chǔ)器晶體管的柵-源電壓梯度； 以及在存儲(chǔ)器晶體管施加一定量的漏極電壓,降低存儲(chǔ)器晶體管漏極和存 儲(chǔ)器懸浮源極結(jié)點(diǎn)之間的電場(chǎng)，其中降低了存儲(chǔ)器晶體管柵極和存儲(chǔ)器 晶體管溝道之間的電壓梯度。
21. —種存儲(chǔ)器器件，其特征在于，包括控制存儲(chǔ)器陣列中共享位線的方法；以及降低共享位線上位線干擾來(lái)?yè)Q得共享位線上抑制干擾的增加，其中位線干擾產(chǎn)生的閾值偏移降低，抑制干擾產(chǎn)生的閾值偏移增加，以及其中存儲(chǔ)器生命周期中由于位線干擾發(fā)生的總閾值偏移幾乎等于存 儲(chǔ)器生命周期中由于抑制干擾發(fā)生的總閾值偏移。
全文摘要
平衡非易失性存儲(chǔ)器位線干擾的抑制干擾的方法和器件。其中由于抑制干擾產(chǎn)生的閾值偏移增加，由于位線干擾產(chǎn)生的閾值偏移降低，非易失性存儲(chǔ)器由于抑制干擾產(chǎn)生在整個(gè)生命周期中產(chǎn)生的總的閾值偏移幾乎等于非易失性存儲(chǔ)器由于位線干擾產(chǎn)生在整個(gè)生命周期中產(chǎn)生的總的閾值偏移。
文檔編號(hào)H01L29/76GK101563781SQ200780037849
公開日2009年10月21日 申請(qǐng)日期2007年9月28日 優(yōu)先權(quán)日2007年9月25日
發(fā)明者弗雷德里克·B·詹納 申請(qǐng)人:賽普拉斯半導(dǎo)體公司