專利名稱：半導體器件的測試圖樣及其制造方法
技術領域：
本發(fā)明的實施例主要涉及一種半導體器件的測試圖樣。
背景技術：
為了進行互聯(lián)寄生電容(interconnect parasitic capacitance)分 析，任何包括場氧化物(field oxide)的金屬間電介質(IMD)的厚 度對于測定電阻電容(RC )延遲模型中的電容變化來說都是很重要 的參凄t。 例^口， 在介電基結構(dielectric based structure)(由多晶 石圭互耳關和襯底來限定)中測定多晶石圭-至-襯底(poly-to-substrate ) 的寄生電容以形成介電特征，諸如淺溝道隔離(STI)。通常，可以 通過在場隔離物(field separator )上形成多晶石圭才危狀圖樣(poly comb pattern)、測量該圖樣的總電容并按照多晶硅梳的線的數(shù)量劃分總電 容來測定多晶硅-至-襯底結構的電容。由多晶硅梳狀圖樣測得的電 容被用于獲得場隔離物的厚度，然后將這樣測得的隔離物的厚度用 于建立最壞'l"青況下的互耳關才莫型變4匕(interconnect model variation )。 該程序還可以;f皮用來作為工藝監(jiān)控才支術，例如，用來評測晶片或芯 片(die)中整體平坦化的均勻性，其中在該晶片或芯片上已經(jīng)實施 了化學機械拋光(CMP)工藝。
圖1A是測試圖樣的平面圖，其中該測試圖樣被用于通過測量 多晶石圭線(或玲反)-至-一十底(poly line ( or plate ) -to-substmte )結 構的電容來確定多電極(polyelectrode )和襯底之間場隔離物的厚 度，而圖IB是該測試圖樣的橫截面圖。
5在圖1A和1B中，參考標號20表示用來形成電容器的多電極 線(polyelectrode line),參考標號10表示用來連4妄各個多電極線 20的電源線(power line),參考標號30表示場隔離物，而參考標 號40表示4十底。
通常，當通過4吏用具有圖1A或圖1B示出的結構的測試圖樣 來測量電容時，由于測量工具(例如，LCR測量儀器)的測試分辨 率限制，需要具有相對大區(qū)域的多晶硅電容器(poly capacitor )。例 如，可能需要幾十至幾百的多電4及線，其中每個多電才及線都具有幾 十《啟米至幾百樣i米的長度。此外，在多晶硅電容器下面布置一種例 如和多晶一f圭電容器一樣大的大場隔離物。
多電極線的寬度和間距是基于相應的半導體制造工藝技術的 設計規(guī)則。例如，半導體制造工藝技術可以使用具有最小寬度和最 小間距的DUT (待測器件，Device Under Test )，以及具有最小間距 和寬度增大的幾個DUT。
如上所討i侖，由于電容測量4義器的分辨率的限制，應該增加多 電極線的數(shù)量以使其具有足夠大的電容值從而被可靠地測量。然 而，多電極線的總數(shù)的增加需要相應地增加尺寸，最終擴大了多電 才及線下面的場隔離物區(qū)i或。
另夕卜，如果通過用于制造STI的氧化物CMP 4支術來形成場隔 離物， 隨著場隔離物的區(qū)i或變i也更寬，凹陷i見象(dishing phenomenon)(見圖IB中的60 )變i也更力口明顯。^口圖IB戶斤示，由 于凹陷現(xiàn)象60，各個多電極線與襯底之間的距離彼此不同。換句話 說，由于凹陷現(xiàn)象，位于中心的多電極線和位于最外側的多電極線 形成與襯底相隔不同高度的電容器。這樣導致形成不均勻的多晶石圭 -至-村底電容器。

發(fā)明內容
總體來說，本發(fā)明的示例性實施例涉及一種用于測量多晶硅-至-襯底電容的測試圖樣，該測試圖樣克服了引起不均勻場隔離物的
因素，i者如由CMP工藝導致的凹陷J見象。
其他的示例性實施例涉及一種制造改進的測試圖樣的方法，該 制造方法用來更力口一青確；也測定互耳關參凄丈(interconnect parameter )。
根據(jù)本發(fā)明的一個實施例，提供了一種制造用于半導體器件的 測試圖樣的方法，該方法包括以下步驟在半導體襯底上形成槽掩 月莫圖才羊(moat mask pattern ),其中該槽4務才莫圖才羊具有#1圖才羊4匕成沖危 ^!犬(comb-shape )的多個才曹線(moat line )。該方法進一步包4舌刻蝕 由槽掩膜圖樣暴露的部分半導體襯底以形成溝槽，并用絕緣材料間 隙填充該溝槽以形成場隔離物。然后平坦化在其上形成有場隔離物 的半導體襯底，以及在經(jīng)過平坦化的半導體襯底上形成多晶石圭沖危狀 圖樣。形成多晶硅梳狀圖樣以便槽線布置在多晶硅梳狀圖樣的線之 間。
根據(jù)本發(fā)明另 一個實施例，提供了 一種用于半導體器件的測試 圖樣，該測試圖樣包括半導體襯底和多晶硅沖危狀圖樣，其中該多晶 硅梳狀圖樣包括多個多電極線(polyelectrode line )以及連接多電極 線的電源線，該多電才及線4皮圖樣化成沖危狀以用來與半導體襯底形成 電容器。測試圖樣還包括在半導體襯底和多電極線之間形成的場隔 離物，以及在多電極線之間;故圖樣化成梳狀的多個槽線。
根據(jù)本發(fā)明的另 一個實施例，提供了 一種制造用于半導體器件 的測試圖樣的方法，該方法包括以下步驟在金屬膜上形成槽掩膜 圖樣，該槽掩膜圖樣包括被圖樣化成梳狀的多個槽線；刻蝕由槽掩 膜圖樣暴露的部分金屬膜以形成溝槽；用絕緣材料間隙填充該溝槽
7以形成場隔離物；平坦化在其上形成有場隔離物的金屬膜；以及在 經(jīng)過平坦化的金屬膜上形成多晶硅梳狀圖樣?？梢孕纬啥嗑Ч枋釥?圖樣以便槽線布置在多晶硅梳狀圖樣的線之間。
根據(jù)本發(fā)明的另 一個實施例，提供了 一種用于半導體器件的測 試圖樣，該測試圖樣包括金屬膜；多晶硅梳狀圖樣，該多晶硅梳 圖樣包括多個多電極線以及用于連接多電極線的電源線，其中該多 電極線被圖樣化成梳狀以用來與金屬膜形成電容器；在金屬膜和多 電極線之間形成的場隔離物；以及在多電極線之間被圖樣化成梳狀 的多個槽線。
根據(jù)在這里描述的示例性實施例，提供了測試圖樣，該測試圖 樣消除了引起不均勻場隔離物的因素，諸如在多晶硅線-至-襯底的 電容器、多晶硅板-至-襯底的電容器或者多晶硅-至-金屬的電容器中 由CMP工藝導致的凹陷^L象。因此，可以測定4青確的多晶石圭-至-沖于底的電容并4夸該電容用于互聯(lián)表4正 (interconnect characterization )。
以這樣的方式確定的電容可以表示為場隔離物的厚度，其可以 用來在給定的偏差內評測場隔離物中的整體均勻性。
提供這些概要的目的在于以簡單的形式介紹一種概念的選擇， 這些概念將在以下的具體實施方式
中作進一步描述。這些概要不是 為了確定所要求的主題內容的關鍵特征或本質特性，也不是為了用 作確定所要求的主題內容的范圍的輔助。
附加特4i將在下文中闡述，并且一部分特征將乂人描述中清楚地 知道，或者可以通過本發(fā)明的實施獲知。本發(fā)明的特征可以通過在 所附的權利要求中特別指出的裝置及其組合的方式來實現(xiàn)和獲得。者可以通過在下文中闡述的本發(fā)明的實施來獲知。


通過示例性實施例的下述描述并結合附圖，本發(fā)明的示例實施
例的特征將變得顯而易見，其中
圖1A示出了傳統(tǒng)半導體器件測試圖樣的平面圖，而圖IB示 出了該測試圖樣的橫截面圖2A示出了根據(jù)本發(fā)明示例性實施例的半導體器件測試圖樣 的平面圖，而圖2B示出了該測試圖4f的坤黃截面圖3示出了用于解釋根據(jù)本發(fā)明實施例的測試圖樣的制造方法 的流程圖4A至圖4C表示用于根據(jù)本發(fā)明實施例通過使用測試圖樣 來測量電容的多個DUT;
圖5示出了根據(jù)本發(fā)明實施例的測試圖樣的電容器水平結構；
以及
圖6描^^了示出圖4A至圖4C中所示的DUT的電容特性的曲 線圖。
具體實施例方式
在以下的實施例的詳細描述中，參考附圖以圖示的方式示出本 發(fā)明的特定具體實施方式
。在附圖中，相同標號基本上描述幾個圖 中的相似部件。這些具體實施方式
描述的足夠詳細以使本領域技術人員能夠實施本發(fā)明。可以利用其他的具體實施方式
，并在不脫離 本發(fā)明的范圍內可以作結構的、邏輯的和電的改變。而且，可以理 解的是，本發(fā)明的各種具體實施方式
，盡管不同，但不是一定互相 獨立的。例如，在一個具體實施方式
中描述的顯著特4正、結構或特 性也可能包含在其他的具體實施方式
中。因此，以下的具體描述不 應該被局限的理解，而本發(fā)明的范圍僅通過所附的權利要求以及這 些權利要求所享有的等同替換的全部范圍來限定。
圖2A示出了根據(jù)本發(fā)明示例性實施例的測試圖樣的平面圖。 該測試圖樣可以用來通過測量多晶硅線(或板)-至-襯底結構的電 容來測定多電極與襯底之間的場隔離物的厚度，而圖2B示出了該 測試圖樣的4黃截面圖。
參照圖2A和圖2B，測試圖樣的示例性實施例可以包括多晶硅 梳狀圖樣110以及襯底140,該多晶硅梳狀圖樣110具有多個多電 才及線111和用于連4妄多電才及線111的電源線113,其中該多個多電 極線111被圖樣化成梳狀以用來形成電容器。測試圖樣還可以包括 在襯底140和多電才及線111之間的場隔離物130，以及在多電才及線 111之間被圖樣化成梳狀的多個槽線120。
如通過傳統(tǒng)測試圖樣的橫截面圖(見圖1B)與根據(jù)本發(fā)明示 例性實施例形成的測試圖樣的橫截面圖(見圖2B)之間的對比所 顯示的，只在現(xiàn)有4支術中只見測到場隔離物的凹陷現(xiàn)象，而在才艮據(jù)本 發(fā)明實施例形成的場隔離物130中并沒有^L察到場隔離物的凹陷現(xiàn) 象。這是因為圖2B的測試圖樣具有在多電極線111之間布置的槽 線120。因此，場隔離物130不是與多晶硅梳狀圖樣110的寬度尺 寸成比例的很寬地形成。而是，場隔離物130的區(qū)域相當程度地被 槽線120限制。因此，不會發(fā)生由CMP工藝引起的凹陷現(xiàn)象。
10當沒有場隔離物130的凹陷現(xiàn)象發(fā)生時，場隔離物130的厚度 相對于多晶硅梳狀圖樣110內的每個多電極線111都是均勻的，且 形成了均勻的電容。因此，由于可以測出精確的多晶硅-至-襯底電 容，所以可以獲得精確的場隔離物的厚度。
圖3示出了用于說明根據(jù)本發(fā)明示例性實施例的測試圖樣的制 造方法的流程圖。
參照圖3，在步驟S201中，首先在半導體襯底140上形成具有 開口區(qū)(open region)的槽掩膜圖樣，其中該槽掩膜圖樣用來形成 場隔離物130。由于通過槽掩膜圖樣來形成槽線120,所以槽掩模 圖樣可以具有與圖2A中標號120的形狀相同的形狀。也就是，可 以在多電極線111將要形成的區(qū)域之間布置具有梳狀圖樣的多個槽 線。此外，通過在半導體襯底140上方層壓氧化膜和氮化膜以形成 石更質掩蔽絕^彖月莫(hard mask insulation film )，以及然后通過光刻法 或者類似方法來圖樣化該絕緣膜以獲得硬質掩膜圖樣，這樣可以形 成槽掩膜圖樣。
接下來，在步驟S203中，由槽掩膜圖樣暴露的部分半導體襯 底140可以纟皮干法刻蝕至預定的厚度以形成溝槽。
在4姿下來的步艱《S205中，例如通過常壓4匕學氣相沉積 (atmospheric pressure chemical vapor deposition ) ( APCVD )來在具
有溝槽的半導體襯底140的正面(front face )上沉積溝槽填充材料 (該材津牛是一種絕纟彖材料)，以<更間隙填充溝槽以形成場隔離物
130。
隨后，在步驟S207中，可以實施諸如CMP工藝的平坦化工藝 以去除存在于溝槽區(qū)外部的場隔離物130的多余部分，乂人而平坦化 半導體4于底140。最后，在步驟S209中，可以形成用于多電極的多晶硅層，然 后通過光刻法或者類似方法來圖樣化該多晶石圭層以形成目標多晶 硅梳狀圖樣(target poly comb pattern ) 110。
為了測量場隔離物的厚度，在具有不同的多電^J戔寬的DUT 中可以進行多次多晶硅-至-襯底的電容測量。例如，可以首先制造 DUT,該DUT具有均勻寬度和均勻間距的多電極線，然后制備多 個DUT，該多個DUT具有逐漸增加的多電極線寬。例如，在每個 DUT中，多電才及線的寬度可以4要固定的量增加，而多電才及線之間的 間距可以是恒定的。從示出了這樣的DUT的圖4A至圖4C中可以 看出，多電極線之間的間距S保持相同，但是每個DUT中的多電 極線的寬度Wl 、 W2和W3逐漸增力口 。
圖5示出了通過多電才及線形成的電容包括本征電容(intrinsic capacitance) ( Cj) 303和邊緣電容(fringe capacitance ) (Cf) 301, 其中通過多電極線的寬度來測定本征電容(Ci) 303，而通過多電極 線之間的間距來測定邊緣電容(Cf) 301。
因為圖4A至圖4C中的每個多晶硅梳狀圖樣都具有相同的間 距而只是改變了它們的線寬，所以對于每個多晶硅梳狀圖樣來說， Cf301的4直啫卩才目同。
因為對于具有不同寬度但具有相同間距的電容器來說Cf 301 相同，所以可以基于Ci (源于圖6中的圖表)和下面的方程式(1 ) 來獲得多晶硅-至-襯底結構中的場隔離物的厚度，其中方程式(1) 使氧化物厚度(T。x)與Cj相關聯(lián)。
T。x = ￡。x/Ci 方程式(1 )
其中，s。x是電介質的介電常數(shù)。圖6示出了一個圖表，其中Y-截距(Y-intercept)表示Cf，擬 合直線(fitting line )的斜度(slope )相應于Cio通過擬合Ct ( C間
下)(Ci加er—down
)來獲得Cf和Ci兩者，其中Ct (C,、t)表示測量的 多晶硅-至-襯底電容器的每個單位長度的電容，并且Ct ( C )相 應于一個Cj 303與兩個Cf301的總和。擬合直線適合于在至少三個 DUT中進行的電容測量，其中每個DUT的多電極線的寬度都不同。
盡管已經(jīng)描述了關于多晶硅線-至-襯底的電容器結構中的測試 圖樣的本發(fā)明實施例，但是因為對于多晶硅-至-金屬電容器結構來 說場隔離物中的凹陷現(xiàn)象的影響相同，所以以上描述也可以應用至 多晶硅-至-金屬的電容器結構。換句話說，通過在多電極線的梳狀 圖樣之間形成多個槽線的梳狀圖樣，可以阻止場隔離物的凹陷現(xiàn)象 的發(fā)生，其中多電極線形成了多晶硅-至-金屬的電容器。
此外，上述的測試圖樣可以應用至用于互聯(lián)表征的多晶硅板-至-襯底的電容器。例如，可以將板分成如上述實施例中的梳狀圖樣。 也就是說，當用來形成多晶硅板-至-襯底電容器的多晶硅板一皮分成 具有4危狀圖樣的多電才及線時，通過在分開的多電才及線之間形成具有 梳狀圖樣的多個槽線來避免場隔離物的凹陷現(xiàn)象是可能的。
雖然就示例性的實施例而言已經(jīng)描述和示出了本發(fā)明，但是應 該理解，本領域4支術人員在不脫離下述權利要求中所限定的本發(fā)明 的范圍的情況下可以作出各種改變和^修改。
1權利要求
1. 一種制造用于半導體器件的測試圖樣的方法，所述方法包括以下步驟在半導體襯底上形成槽掩膜圖樣，所述槽掩膜圖樣包括被圖樣化成梳狀的多個槽線；刻蝕由所述槽掩膜圖樣暴露的部分所述半導體襯底以形成溝槽；用絕緣材料來間隙填充所述溝槽以形成場隔離物；平坦化所述半導體襯底，其中所述半導體襯底具有形成在其上的所述場隔離物；以及在所述平坦化的半導體襯底上形成多晶硅梳狀圖樣，其中，所述槽線布置在所述多晶硅梳狀圖樣的線之間。
2. 根據(jù)權利要求1所述的方法，其中，所述槽掩膜圖樣是通過在 所述半導體襯底之上形成并圖樣化硬質掩蔽絕緣膜而獲得的 硬質掩膜型圖樣。
3. —種用于半導體器件的測試圖樣，包括半導體襯底；多晶硅梳狀圖樣，所述多晶硅梳狀圖樣包括多個多電極 線以及用于連接所述多'電極線的電源線，所述多個多電極線被 圖樣化成梳狀以用來與所述半導體襯底形成電容器；場隔離物，形成在所述半導體襯底與所述多電極線之間；以及多個槽線，在所述多電才及線之間凈皮圖樣化成才危狀。
4. 根據(jù)權利要求3所述的測試圖樣，制造所述多電極線以使所述多電極線具有相同的間距但具有不同的寬度。
5. —種制造用于半導體器件的測試圖樣的方法，所述方法包括以 下步驟在金屬膜上形成槽掩膜圖樣，所述槽掩膜圖樣包括被圖 樣化成梳狀的多個槽線；刻蝕由所述槽掩膜圖樣暴露的部分所述暴露的金屬膜以 形成溝槽；形成場隔離物；平坦化所述金屬膜，其中所述金屬膜具有形成在其上的 所述場隔離物；以及在所述平坦化的金屬膜上形成多晶硅梳狀圖樣，其中，所述槽線布置在所述多晶硅梳狀圖樣的線之間。
6. 根據(jù)權利要求5所述的方法，其中，所述槽掩膜圖樣是通過在 所述金屬膜之上形成并圖樣化硬質掩蔽絕緣膜而獲得的硬質 掩膜型圖樣。
7. —種用于半導體器件的測試圖樣，包括金屬膜；多晶硅梳狀圖樣，所述多晶硅梳狀圖樣包括多個多電極 線以及用于連接所述多電極線的電源線，所述多個多電極線被 圖樣化成梳狀以用來與所述金屬膜形成電容器；場隔離物，形成在所述金屬膜與所述多電^l線之間；以及多個槽線，在所述多電極線之間被圖樣化成才危狀。
8. 根據(jù)權利要求7所述的測試圖樣，以所述多電極線具有相同間距但是具有不同寬度的方式來制造所述多電極線。
全文摘要
一種制造用于半導體器件的測試圖樣的方法包括以下步驟在半導體襯底上形成槽掩膜圖樣，該槽掩膜圖樣包括被圖樣化成梳狀的多個槽線；以及刻蝕由槽掩膜圖樣暴露的部分半導體襯底以形成溝槽。該方法進一步包括用絕緣材料來間隙填充溝槽以形成場隔離物；平坦化在其上形成有場隔離物的半導體襯底；以及在經(jīng)過平坦化的半導體襯底上形成多晶硅梳狀圖樣。形成多晶硅梳狀圖樣以便槽線布置在多晶硅梳狀圖樣的線之間。
文檔編號H01L21/00GK101471239SQ20081017847
公開日2009年7月1日 申請日期2008年12月1日 優(yōu)先權日2007年12月26日
發(fā)明者樸燦滸 申請人:東部高科股份有限公司