專利名稱：溝槽電容結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種溝槽電容結(jié)構(gòu)的制作方法，特別是涉及一種具有淺溝隔 離及邏輯工藝兼容的制作溝槽電容的方法，且能增加有效電容面積。
背景技術(shù)：
隨著各種電子產(chǎn)品朝小型化發(fā)展的趨勢，DRAM元件的設(shè)計也必須符合 高集成度、高密度的要求，而溝槽電容DRAM元件結(jié)構(gòu)即為業(yè)界所廣泛采 用的高密度DRAM架構(gòu)之一，其在半導(dǎo)體基材中蝕刻出深溝槽并于其內(nèi)制 成溝槽電容，因而可有效縮小存儲單元的尺寸，妥善利用芯片空間。
請參閱圖1至圖4，圖1至圖4為現(xiàn)有制作溝槽電容淺溝隔離的剖面示 意圖。如圖l所示，半導(dǎo)體芯片10分為邏輯區(qū)域(logic area)16以及存儲陣 列區(qū)域(memory array area)14。圖1中半導(dǎo)體芯片10的存儲陣列區(qū)域14內(nèi)已 制作有多個深溝槽電容結(jié)構(gòu)18。 一般，深溝槽電容結(jié)構(gòu)18的制作先在硅基 底12中通過硬屏蔽(hard mask)20蝕刻出深溝槽開口 (圖未示)，然后于開口內(nèi) 形成電容上電極(圖未示)、電容介電層22、以及電容下電極(stomgenode)24。
接著，如圖2所示，于屏蔽層20上沉積一底部抗反射層(BARC)26,然 后于底部抗反射層26上涂布一光致抗蝕劑層，隨后并將光致抗蝕劑層以現(xiàn) 有黃光工藝加以光刻成像，并加以烘烤后形成定義有存儲陣列區(qū)域(memory array area)14的淺溝隔離圖案開口 30以及定義有邏輯區(qū)域16淺溝隔離圖案 開口 32的光致抗蝕劑屏蔽28。
如圖3所示，然后進行一等離子體干蝕刻工藝，利用光致抗蝕劑屏蔽28 作為蝕刻屏蔽，經(jīng)由淺溝隔離圖案開口 30向下蝕刻底部抗反射層26、硬屏 蔽20、硅基底12、 一部份的電容下電極24以及一部份的電容介電層22，形 成絕緣淺溝34。同時，經(jīng)由淺溝隔離圖案開口 30向下蝕刻底部抗反射層26、硬屏蔽20以及硅基底12，以于邏輯區(qū)域12內(nèi)形成絕緣淺溝36，隨后去除 光致抗蝕劑屏蔽28以及底部抗反射層26。
最后，如圖4所示，于絕緣淺溝34以及絕緣淺溝36內(nèi)填入溝槽絕緣材 料38,并加以平坦化，即完成現(xiàn)有溝槽電容淺溝隔離的制作。
然而，上述現(xiàn)有溝槽電容淺溝隔離的制作方法仍存有許多缺點，由于深 溝槽電容結(jié)構(gòu)18較為復(fù)雜，因此在進行STI蝕刻時，蝕刻等離子體的成分 亦較為復(fù)雜而不易控制。這是因為形成絕緣淺溝34，需經(jīng)由淺溝隔離圖案開 口 30向下蝕刻底部抗反射層26、硬屏蔽20、硅基底12、 一部份的電容下電 極24以及一部份的電容介電層22，再者導(dǎo)致較差的臨界尺寸(critical dimension, CD)均勻度以及在疏/密(iso/dense)圖案間的CD偏差。因此，現(xiàn) 有溝槽電容淺溝隔離的制作方法在進行STI蝕刻時與邏輯工藝的兼容性較 低。

發(fā)明內(nèi)容
因此本發(fā)明的主要目的在于提供一種溝槽電容與其制作方法，可提高 STI蝕刻時與邏輯工藝的兼容性以及增加有效電容面積，并解決上述現(xiàn)有技 藝的問題。
根據(jù)本發(fā)明的權(quán)利要求，揭露一種制作溝槽電容的方法。上述方法包括 下列步驟
提供一基底，且該基底的表面定義有一存儲陣列區(qū)域以及一邏輯區(qū)域； 進行一淺溝隔離工藝，于該存儲陣列區(qū)域以及該邏輯區(qū)域中的該基底上
形成至少一淺溝隔離；
于該基底以及該淺溝隔離的表面形成一圖案化的屏蔽層，且該屏蔽層暴
露出該存儲陣列區(qū)域內(nèi)的部分該淺溝隔離以及該淺溝隔離周邊的該基底；以
及
蝕刻該存儲陣列區(qū)域內(nèi)未被該屏蔽層覆蓋的該基底以及部分該淺溝隔 離，以于該基底內(nèi)形成多個深溝槽。
根據(jù)本發(fā)明的權(quán)利要求，還揭露一種制作溝槽電容的方法。上述方法包 括下列步驟
提供一基底，且該基底的表面定義有一存儲陣列區(qū)域以及一邏輯區(qū)域； 依序沉積一氧化層以及一 氮硅層于該基底上；進行一 淺溝隔離工藝，于該存儲陣列區(qū)域以及該邏輯區(qū)域中的該氧化
層、該氮硅層以及部分該基底中形成至少一淺溝隔離；
于該氮硅層以及該淺溝隔離的表面形成一 圖案化的屏蔽層，且該圖案化
的屏蔽層暴露出該存儲陣列區(qū)域內(nèi)的該氮硅層與該淺溝隔離的周邊；以及
蝕刻該存儲陣列區(qū)域內(nèi)未被該屏蔽層覆蓋的該氮硅層以及該淺溝隔離 的周邊，以于該基底內(nèi)形成多個深溝槽，且各該深溝槽與該淺溝隔離接觸部 分具有一垂直狀的內(nèi)壁，而其未與該淺溝隔離接觸部分則具有一 圓弧狀的內(nèi)壁。
根據(jù)本發(fā)明的權(quán)利要求，還揭露一種溝槽電容，其包括 一基底；
一淺溝隔離，位于該基底中；
多個深溝槽，位于該淺溝隔離的周圍，且各該深溝槽與該淺溝隔離接觸 部分具有一垂直狀的內(nèi)壁，而其未與該淺溝隔離接觸部分則具有一圓弧狀的 內(nèi)壁，其中該圖弧狀的內(nèi)壁可增加有效電容面積；以及
多個電容結(jié)構(gòu)，分別位于各該深溝槽之內(nèi)。
由于本發(fā)明的制作溝槽電容的方法，為先制作淺溝隔離，再制作溝槽電 容，因此不但排除了現(xiàn)有技術(shù)進行淺溝隔離蝕刻時，因溝槽電容結(jié)構(gòu)復(fù)雜而 導(dǎo)致蝕刻后的臨界尺寸均勻度以及在疏/密圖案間的臨界尺寸偏差，同時亦可 進一步提升溝槽電容結(jié)構(gòu)與邏輯工藝兼容以及有效電容面積，以增加產(chǎn)率與 品質(zhì)來降低制作成本。
為了進一步了解本發(fā)明的特征及技術(shù)內(nèi)容，請參閱以下有關(guān)本發(fā)明的詳 細說明與附圖。然而附圖4又供參考與輔助說明用，并非用來對本發(fā)明加以限 制。


圖1至圖4為現(xiàn)有制作溝槽電容淺溝隔離的剖面示意圖。 圖5至圖8為本發(fā)明優(yōu)選實施例制作溝槽電容的方法示意圖。 圖9為本發(fā)明與現(xiàn)有技術(shù)的有效電容面積示意圖。 簡單符號說明
10半導(dǎo)體芯片 12基底
14存儲陣列區(qū)域 16邏輯區(qū)域18深溝槽電容結(jié)構(gòu)20硬屏蔽
22電容介電層24電容下電^L
26底部抗反射層28光致抗蝕劑屏蔽
30開口32開口
34絕緣淺溝36絕緣淺溝
38絕緣材料50半導(dǎo)體芯片
52基底54邏輯區(qū)域
56存儲陣列區(qū)域58氧化層
60氮硅層62淺溝隔離
64淺溝隔離66絕緣材料
68硬屏蔽層69底部反射層
70光致抗蝕劑層72開口
74溝槽電容結(jié)構(gòu)76電容下電^L
77電容介電層78電容上電極
有效電容面積b有歲丈電容面禾口具體實施例方式
為了更進一步了解本發(fā)明的特征及技術(shù)內(nèi)容，請參閱以下有關(guān)本發(fā)明的 詳細說明與附圖。然而附圖僅供參考與輔助說明用，并非用來對本發(fā)明加以限制。
請參考圖5至圖8，圖5至圖8為本發(fā)明制作溝槽電容的方法示意圖。 如圖5所示，本發(fā)明提供一半導(dǎo)體芯片50，定義一邏輯區(qū)域54以及一存儲 陣列區(qū)域56，并分別于存儲陣列區(qū)域56內(nèi)制作多個淺溝隔離62以及邏輯區(qū) 域54內(nèi)制作多個淺溝隔離64。其中，淺溝隔離62、 64的制作為先在基底 52,例如硅基底、氧化層58及氮硅層60中通過屏蔽層(圖未示)蝕刻出多個 淺溝隔離62、 64,然后于淺溝隔離62、 64內(nèi)填入絕緣材料66，例如氧化硅， 并加以平坦化所形成。
接著，如圖6所示，于氮硅層60以及淺溝隔離62、 64上形成一圖案化 的屏蔽層，例如一光致抗蝕劑層70。此外，本發(fā)明于光致抗蝕劑層70以及 氮硅層60之間還形成有一硬屏蔽層68，并選擇性使用一底部抗反射層69 及/或其它材料層，以形成一復(fù)合性的屏蔽材料層，且包含硬屏蔽層68及底部抗反射層69在內(nèi)的復(fù)合性的屏蔽材料層均已圖案化，以于氮硅層60以及 淺溝隔離62表面定義出多個深溝槽位置。其中，硬屏蔽層68的材料可以為 介電材料、二氧化硅、氮化硅、氮氧化硅、磷硅玻璃、硼磷硅玻璃、硅氧化 物或碳化物。另外值得說明的是，用以定義深溝槽的屏蔽并限于上述作法， 而可依效果作適當(dāng)變更。
隨后，如圖7所示，進行一蝕刻工藝，將未被光致抗蝕劑層70覆蓋住 的存儲陣列區(qū)域56內(nèi)的淺溝隔離62以及氮硅層60、氧化層58以及基底52 蝕除，以形成深溝槽開口72。其中，殘留未被蝕刻的淺溝隔離62介于二相 鄰的深溝槽開口 72之間，且未被蝕刻的淺溝隔離62的側(cè)邊緊鄰二相鄰深溝 槽開口 72的垂直側(cè)邊。值得說明的是，由于深溝槽開口 72于淺溝隔離62 形成后才加以制作，因此在進行蝕刻工藝時由于淺溝隔離62、基底52與氮 硅層60的蝕刻選擇比有所差異，因此各深溝槽開口 72與淺溝隔離62接觸 部分具有垂直狀的內(nèi)壁，而其未與淺溝隔離接觸部分則具有圓弧狀的內(nèi)壁， 藉此圖弧狀的內(nèi)壁可增加有效電容面積。隨后，去除光致抗蝕劑層70、底部 抗反射層69與硬屏蔽層68。
最后，如圖8所示，于深溝槽開口 72內(nèi)制作溝槽電容結(jié)構(gòu)74。首先， 利用砷硅玻璃(ASG)擴散技術(shù)、離子注入或斜角離子注入等摻雜工藝，于深 溝槽開口 72內(nèi)的內(nèi)壁及底部的基底52形成擴散區(qū)域，作為電容下電極76， 接著于深溝槽開口 72內(nèi)的內(nèi)壁及底部形成電容介電層77,最后在于深溝槽 開口 72內(nèi)填入一導(dǎo)電材料(圖未示)，例如多晶硅，并利用一化學(xué)機械研磨工 藝，利用氮硅層60作為研磨停止層并將導(dǎo)電材料平坦化至氮硅層60表面以 形成電容上電極78。其中，于本實施例中，深溝槽電容結(jié)構(gòu)74的電容介電 層76為氧化/氮化/氧化介電層，但其它常作為電容介電層的單一材料或復(fù)合 材料亦可選用。
另外，請參考圖9，其為本發(fā)明與現(xiàn)有技術(shù)的有效電容面積示意圖。如 圖9所示，由于本發(fā)明先于基底52的存儲陣列區(qū)域56以及邏輯區(qū)域54制 作淺溝隔離62、 64后，再于存儲陣列區(qū)域內(nèi)56制作溝槽電容結(jié)構(gòu)74,因此 淺溝隔離62并不會覆蓋住溝槽電容結(jié)構(gòu)74，提升了本發(fā)明的有效電容面積 a;反之，現(xiàn)有技術(shù)中的有效電容面積b，因為先制作溝槽電容結(jié)構(gòu)18后， 再制作淺溝隔離34，反而造成淺溝隔離34覆蓋部分區(qū)域的溝槽電容結(jié)構(gòu)18, 并減少有效電容面積b。綜合上述，本發(fā)明制作溝槽電容的方法，為先于基底的存儲陣列區(qū)域以 及邏輯區(qū)域作淺溝隔離后，再進行溝槽電容結(jié)構(gòu)的制作，相較于現(xiàn)有技術(shù)有
以下的優(yōu)點
(1) 本發(fā)明制作溝槽電容的方法，由于先制作了淺溝隔離后，再進 行存儲陣列區(qū)域的后續(xù)工藝，因此邏輯區(qū)域的淺溝隔離，不會受存儲陣列區(qū) 域后續(xù)工藝影響，以保持邏輯區(qū)域中的淺溝隔離有優(yōu)選的輪廓。
(2) 本發(fā)明制作溝槽電容的方法，可以避免先前技術(shù)中所述，在同 時間進行存儲陣列區(qū)域以及邏輯區(qū)域的淺溝隔離工藝時，因不同材料層有不 同的蝕刻比，例如高分子層/氧化層/氮硅層，因此針對不同材料層需要不同 蝕刻率，反而導(dǎo)致較差的臨界尺寸均勻度以及在疏/密圖案間的臨界尺寸偏 差，進一步影響電性，降低溝槽電容結(jié)構(gòu)與邏輯工藝的兼容性，因此本發(fā)明 解決現(xiàn)有問題，并且增加產(chǎn)率與品質(zhì)來降低制作成本。
(3) 本發(fā)明制作溝槽電容的方法，因為先進行淺溝隔離工藝，再制 作溝槽電容結(jié)構(gòu)，所以淺溝隔離并不會覆蓋住部分的溝槽電容結(jié)構(gòu)，因此提 升了約5% ~ 15%的有效電容面積。
以上所述僅為本發(fā)明的優(yōu)選實施例，凡依本發(fā)明權(quán)利要求所做的均等變 化與修飾，皆應(yīng)屬本發(fā)明的涵蓋范圍。
權(quán)利要求
1. 一種制作溝槽電容的方法，該方法包括提供一基底，且該基底的表面定義有一存儲陣列區(qū)域以及一邏輯區(qū)域；進行一淺溝隔離工藝，于該存儲陣列區(qū)域以及該邏輯區(qū)域中的該基底上形成至少一淺溝隔離；于該基底以及該淺溝隔離的表面形成一圖案化的屏蔽層，且該屏蔽層暴露出該存儲陣列區(qū)域內(nèi)的部分該淺溝隔離以及該淺溝隔離周邊的該基底；以及蝕刻該存儲陣列區(qū)域內(nèi)未被該屏蔽層覆蓋的該基底以及部分該淺溝隔離，以于該基底內(nèi)形成多個深溝槽。
2. 如權(quán)利要求1所述的制作溝槽電容的方法，還包括于形成該淺溝隔 離之前，先于該基底的表面形成氧化層以及氮硅層。
3. 如權(quán)利要求1所述的制作溝槽電容的方法，其中該屏蔽層包括一光 致抗蝕劑層。
4. 如權(quán)利要求1所述的制作溝槽電容的方法，其中該屏蔽層包括一硬 屏蔽層、 一底部抗反射層設(shè)于該硬屏蔽層上以及一光致抗蝕劑層設(shè)于該底部 抗反射層上。
5. 如權(quán)利要求4所述的制作溝槽電容的方法，其中該硬屏蔽層選自下 列材料中的至少一種介電材料、二氧化硅、氮化硅、氮氧化硅、磷硅玻璃、 硼磷硅玻璃、硅氧化物或碳化物。
6. 如權(quán)利要求1所述的制作溝槽電容的方法，還包括于形成該等深溝 槽后，于各該深溝槽內(nèi)形成一電容下電極、 一電容介電層與一電容上電極的 步驟。
7. 如權(quán)利要求6所述的制作溝槽電容的方法，其中該電容介電層包括 一氧化/氮化/氧化介電層。
8. —種制作溝槽電容的方法，該方法包括提供一基底，且該基底的表面定義有一存儲陣列區(qū)域以及一邏輯區(qū)域； 依序沉積一氧化層以及一 氮石圭層于該基底上；進行一淺溝隔離工藝，于該存儲陣列區(qū)域以及該邏輯區(qū)域中的該氧化 層、該氮硅層以及部分該基底中形成至少一淺溝隔離；于該氮硅層以及該淺溝隔離的表面形成 一 圖案化的屏蔽層，且該圖案化的屏蔽層暴露出該存儲陣列區(qū)域內(nèi)的部分該氮硅層與部分該淺溝隔離；以及 蝕刻該存儲陣列區(qū)域內(nèi)未被該屏蔽層覆蓋的該氮硅層以及該淺溝隔離， 以于該基底內(nèi)形成多個深溝槽，且各該深溝槽與該淺溝隔離接觸部分具有一 垂直狀的內(nèi)壁。
9. 如權(quán)利要求8所述的制作溝槽電容的方法，其中該屏蔽層包括一光 致抗蝕劑層。
10. 如權(quán)利要求8所述的制作溝槽電容的方法，其中該屏蔽層包括一硬 屏蔽層、 一底部抗反射層設(shè)于該硬屏蔽層上以及一光致抗蝕劑層設(shè)于該底部 抗反射層上。
11. 如權(quán)利要求IO所述的制作溝槽電容的方法，其中該硬屏蔽層選自 下列材料中的至少一種介電材料、二氧化硅、氮化硅、氮氧化硅、磷硅玻 璃、硼磷硅玻璃、硅氧化物或碳化物。
12. 如權(quán)利要求8所述的制作溝槽電容的方法，還包括于形成該等深溝 槽后，于各該深溝槽內(nèi)形成一電容下電極、 一電容介電層與一電容上電極的 步驟。
13. 如權(quán)利要求12所述的制作溝槽電容的方法，其中該深溝槽電容結(jié) 構(gòu)的電容介電層為氧化/氮化/氧化介電層。
全文摘要
本發(fā)明提供一種溝槽電容結(jié)構(gòu)的制作方法。上述方法包括提供一基底，其表面定義有一存儲陣列區(qū)域以及一邏輯區(qū)域，進行一淺溝隔離工藝，于存儲陣列區(qū)域以及邏輯區(qū)域中的基底上形成至少一淺溝隔離，并于基底以及淺溝隔離的表面形成一圖案化的屏蔽層，曝露出存儲陣列區(qū)域內(nèi)的部分淺溝隔離以及淺溝隔離周邊的該基底，接著蝕刻存儲陣列區(qū)域內(nèi)未被屏蔽層覆蓋的基底，以于基底內(nèi)形成多個深溝槽。
文檔編號H01L21/70GK101521176SQ20091000583
公開日2009年9月2日 申請日期2005年9月20日 優(yōu)先權(quán)日2005年9月20日
發(fā)明者蘇怡男 申請人:聯(lián)華電子股份有限公司