專利名稱：存儲器及其制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及微電子技術(shù)領(lǐng)域，尤其涉及一種冠狀勢壘復(fù)合隧穿層的俘 獲型浮柵非易失存儲器及其制作方法。
背景技術(shù)：
浮柵結(jié)構(gòu)存儲器是目前被大量使用和普遍認可的主流類型存儲器，是 一種十分重要的半導(dǎo)體元器件，被廣泛應(yīng)用于電子和計算機行業(yè)。傳統(tǒng)的 浮柵結(jié)構(gòu)存儲器由于其自身結(jié)構(gòu)與材料的選擇導(dǎo)致了要求快速寫入/擦除 操作和長時間高穩(wěn)定性存儲相沖突的局限性，而且，隨著技術(shù)節(jié)點的縮小， 這一矛盾并沒有得到明顯改善，從而限制了浮柵存儲器的發(fā)展。
隨著特征尺寸進入到納米級，如何適應(yīng)工藝的發(fā)展并在減小存儲單元 尺寸的同時提高存儲數(shù)據(jù)寫入、讀取、擦除和保持性能，已成為目前浮柵 存儲器發(fā)展面臨的關(guān)鍵問題，這就要求從材料或結(jié)構(gòu)上對傳統(tǒng)浮柵存儲器
進一步改進。類似于SONOS (Poly-Si/Si02/Si3N4/Si02/Si)結(jié)構(gòu)的非易失 存儲器利用浮柵的空隙進行俘獲電荷。
進一步改善現(xiàn)有傳統(tǒng)浮柵結(jié)構(gòu)存儲器所固有的編程效率和數(shù)據(jù)保持 率之間的矛盾，并同時提高存儲器性能，對浮柵結(jié)構(gòu)存儲器的隧穿介質(zhì)層 的結(jié)構(gòu)設(shè)計和材料選擇，已成為眾多以改進存儲器綜合性能和提高半導(dǎo)體 存儲器件集成度為目的的研究的方向和重點。近年來，高介電常數(shù)(k) 材料由于可以綜合性提高存儲器性能和穩(wěn)定性，因而已經(jīng)引起業(yè)界大量關(guān) 注。
高k材料介質(zhì)可提供數(shù)倍于Si02介質(zhì)的物理厚度，即，與具有相同
7EOT (Equivalent Oxide Thickness,等效氧化層厚度)的Si02介質(zhì)相比， 高k介質(zhì)的物理厚度要大得多，這有利于延長數(shù)據(jù)保存的時間，增強存儲 器的數(shù)據(jù)保持特性；同時這也為解決傳統(tǒng)的浮柵結(jié)構(gòu)非易失存儲器所固有 的柵介質(zhì)層厚度的限制問題提供了 一個可行的研究方向，并為減小存儲器 尺寸和提高存儲器集成密度帶來了希望，有助于解決存儲器的尺寸和集成 密度相對于目前半導(dǎo)體工藝技術(shù)節(jié)點縮小而滯后的問題。
基于高k材料在浮柵結(jié)構(gòu)非易失性存儲器中作為隧穿層介質(zhì)的應(yīng)用， 在對浮柵結(jié)構(gòu)非易失性存儲器中隧穿介質(zhì)層結(jié)構(gòu)的研究方面，使用單一的
高k材料層替代傳統(tǒng)Si02材料隧穿介質(zhì)層的方法正逐步擴展，目前，很多
研究試圖使用具有對稱勢壘結(jié)構(gòu)的冠狀勢壘復(fù)合隧穿層結(jié)構(gòu)，以期在傳統(tǒng) 單一Si02材料隧穿介質(zhì)層結(jié)構(gòu)和單一的高k材料隧穿介質(zhì)層結(jié)構(gòu)之間實現(xiàn) 折衷，以求對隧穿層的勢壘結(jié)構(gòu)和高度、物理厚度和等效厚度進行進一步 優(yōu)化，綜合提高浮柵結(jié)構(gòu)非易失性存儲器的寫入/擦除速度、編程操作工作 時間等存儲性能和數(shù)據(jù)保持特性。
不過，現(xiàn)有技術(shù)中的問題在于，難以通過單一的高k材料來實現(xiàn)隧穿 介質(zhì)層結(jié)構(gòu)，因而不能滿足非易失性存儲器的性能要求。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明提供一種俘獲型浮柵非易失存儲器，其中能夠采用 高k/低k/高k的冠狀勢壘結(jié)構(gòu)來實現(xiàn)隧穿介質(zhì)層，這種冠狀勢壘隧穿層結(jié) 構(gòu)不僅能提高非易失性存儲器的寫入/擦除速度和還能滿足非易失性存儲 器數(shù)據(jù)保持特性的要求。具體而言，這種結(jié)構(gòu)能夠減小浮柵結(jié)構(gòu)非易失存 儲器的編程/擦除(P/E)電壓，降低浮柵結(jié)構(gòu)非易失存儲器的操作時間和 操作功耗，提高浮柵結(jié)構(gòu)非易失存儲器的編程/擦除(P/E)速度、數(shù)據(jù)保 持特性(retention )、編程/擦除(P/E)耐受性等存儲性能，同時折衷考慮 浮柵結(jié)構(gòu)非易失存儲器中編程/擦除效率和數(shù)據(jù)保持特性，以適應(yīng)半導(dǎo)體存儲器件尺寸縮小的需要，提高了器件的集成度。本發(fā)明的另一個目的在于 提供一種制作冠狀勢壘復(fù)合隧穿層的俘獲型浮柵非易失存儲器的方法，基
于傳統(tǒng)的CMOS工藝，以簡化制作工藝，降低制作成本，提高制作效率， 提高兼容性。
根據(jù)本發(fā)明的一個方面，提供一種冠狀勢壘復(fù)合隧穿層的俘獲型浮柵 非易失存儲器，該存儲器包括 硅襯底(1);
在所述硅襯底上重摻雜的源導(dǎo)電區(qū)(8)和漏導(dǎo)電區(qū)(9);
在所述源、漏導(dǎo)電區(qū)之間的載流子溝道上覆蓋的復(fù)合隧穿層，其中， 所述復(fù)合隧穿層包括第一高介電常數(shù)材料介質(zhì)層(2)，第二SK)2材料 介質(zhì)層(3),和第三高介電常數(shù)材料介質(zhì)層(4);
在所述復(fù)合隧穿層上覆蓋的俘獲型浮柵層(5);
在所述俘獲型浮柵層上覆蓋的控制柵介質(zhì)層(6);和
在所述控制柵介質(zhì)層上覆蓋的柵材料層(7)。
根據(jù)一個實施例，所述復(fù)合隧穿層通過所述第一高介電常數(shù)材料介質(zhì) 層(2)、第二Si02材料介質(zhì)層(3)和第三高介電常數(shù)材料介質(zhì)層(4) 按一定厚度比例組成；優(yōu)選地，所述厚度比例為4:1:4。
根據(jù)一個實施例，所述第一高介電常數(shù)材料介質(zhì)層(2)和/或所述第 三高介電常數(shù)材料介質(zhì)層(4)由以下材料中的至少一種制成Hf02、 A1203、 Zr02、 Ta205、 La203、 HfAlO、 HfTaON、和它們的組合；
和/或，所述俘獲型浮柵層(5 )通過以下材料中的至少一種制成Si3N4、 SiON、 Ru02、 Ni02、 HfSiOx、 HfSiON、 HfA10x、 A120》A1N;
和/或，所述控制柵介質(zhì)層(6)由高介電常數(shù)材料或Si02材料制作而 成，其中，所述高介電常數(shù)材料包括HfQ2、 A1203、 Zr02、 Ta205、 La203、 HfAlO、 HfTaON中的至少一種；
和/或，所述柵材料層(7)是多晶硅柵；或者所述的柵材料層(7)是
9金屬柵，所述金屬柵包括TaN、 M)2或金屬硅化物。
才艮據(jù)一個實施例，所述第一高介電常數(shù)材料介質(zhì)層(2)和/或所述第 三高介電常數(shù)材料介質(zhì)層(4)的厚度為lnm至20nm;
和/或，所述第二Si02材料介質(zhì)層(3)的厚度為1nm至5nm;
和/或，所述復(fù)合隧穿層的總厚度為3nm至30nm;
和/或，所述俘獲型浮柵層(5)的厚度為1nm至5nm;
和/或，所述控制4冊介質(zhì)層(6)的厚度為10nm至50nm;
根據(jù)本發(fā)明的另 一發(fā)明，提供一種冠狀勢壘復(fù)合隧穿層的俘獲型浮柵 非易失存儲器的制作方法，該方法包括
A、 在硅襯底上生長包含高介電常數(shù)材料介質(zhì)層的復(fù)合隧穿層；
B、 在所述復(fù)合隧穿層上生長俘獲型浮柵層；
C、 在所述俘獲型浮柵層上沉積高介電常數(shù)材料或Si02材料的控制柵 介質(zhì)層；
D、 在所述控制柵介質(zhì)層上沉積多晶硅材料或金屬材料的柵材料層；
E、 在所述柵材料層上的抗蝕劑上光刻以形成;f冊線條圖形；
F、 以所述柵線條圖形為掩模來蝕刻所述柵材料層、控制柵介質(zhì)層、 俘獲型浮柵層、復(fù)合隧穿層，從而形成柵堆結(jié)構(gòu)；
G、 在所述柵線條兩側(cè)硅村底中光刻和離子注入以形成源導(dǎo)電區(qū)和漏 導(dǎo)電區(qū)；
H、 生長絕緣介質(zhì)，光刻，腐蝕，蒸發(fā)金屬，剝離，退火，形成源電 極、漏電極和柵電極，并封裝。
根據(jù)一個實施例，所述復(fù)合隧穿層由第一高介電常數(shù)材料介質(zhì)層、第 二Si02材料介質(zhì)層和第三高介電常數(shù)材料介質(zhì)層按一定厚度比例組成； 步驟A包括
Al、在硅襯底上生長第一高介電常數(shù)材料介質(zhì)層；
A2、在所述第一高介電常數(shù)材料介質(zhì)層上生長第二 Si02材料介質(zhì)層；A3、在所述第二 Si02材料介質(zhì)層上生長第三高介電常數(shù)材料介質(zhì)層；
步驟B為在所述第三高介電常數(shù)材料介質(zhì)層上生長俘獲型浮柵層。
根據(jù)一個實施例，步驟A中采用化學(xué)氣相沉積CVD、原子層沉積 ALD、電子束蒸發(fā)或者磁控濺射；
和/或，步驟B中采用化學(xué)氣相沉積LPCVD 、 PECVD或ALD ，通過 對制程的控制來形成俘獲結(jié)構(gòu)；
和/或，步驟C中采用化學(xué)氣相沉積CVD、原子層沉積ALD、電子束 蒸發(fā)或者磁控'減射；
和/或，步驟D中采用化學(xué)氣相沉積CVD、原子層沉積ALD、電子束 蒸發(fā)或者磁控濺射
和/或，步驟E中所述光刻為光學(xué)光刻或電子束光刻。
根據(jù)一個實施例，步驟A中所述第一高介電常數(shù)材料介質(zhì)層和/或第 三高介電常數(shù)材料介質(zhì)層的厚度為lnm至20nm;
和/或，步驟A中所述第二 Si02材料介質(zhì)層的厚度為lnm至5nm;
和/或，步驟A中所述復(fù)合隧穿層的總厚度為3nm至30nm;
和/或，步驟B中所述俘獲型浮柵層的厚度為10nm至50nm;
和/或，步驟C中所述控制柵介質(zhì)層的厚度為10nm至50nm;
和/或，步驟D中所述柵材料層的厚度至少為100nm;
和/或，步驟E中所述柵線條圖形的寬度為20nm至2000nm。
根據(jù)一個實施例，步驟F包括以柵表面上覆蓋的AZ5214負性光學(xué) 抗蝕劑或者SAL601負性電子抗蝕劑柵線條圖形作為掩才莫，采用高密度電 感耦合等離子ICP蝕刻方法或者反應(yīng)離子蝕刻RIE方法依次蝕刻所述柵材 料層、控制柵介質(zhì)層、俘獲型浮柵層、和復(fù)合隧穿層；去膠以形成柵堆結(jié) 構(gòu)，其中優(yōu)選地采用濕法去膠，更優(yōu)選地采用濃H2S04+H202煮膠去膠。
根據(jù)一個實施例，步驟G包括在表面涂敷一層厚度為1.5nm的 AZ9912正性光學(xué)抗蝕劑，采用熱^反在100。C下前烘100秒，在光刻^U上采
ii用光刻掩模版掩蔽在柵線條兩側(cè)的源、漏區(qū)域進行曝光，然后用AZ9912專用顯影液在室溫下顯影50秒，最后用去離子水在室溫下定影30秒，完成在AZ9912正性光學(xué)抗蝕劑中形成源、漏區(qū)域圖形；再向所形成的源、漏區(qū)域的硅村底中注入P"+離子，注入能量為50keV，注入劑量為lxl018cm—2，再在濃H2S04+H202中煮膠去膠；然后在1100。C溫度下在N2氣氛中快速退火10秒，從而在柵線條兩側(cè)硅襯底中形成源導(dǎo)電區(qū)和漏導(dǎo)電區(qū)。
根據(jù)一個實施例，步驟H包括
Hl、在表面沉積絕緣介質(zhì)，所述絕緣介質(zhì)優(yōu)選地包括Si02、磷硅玻璃PSG或硼磷硅玻璃BPSG;在該絕緣介質(zhì)層上涂敷厚度為1.5拜的AZ9912正性光學(xué)抗蝕劑，采用熱板在100。C下前烘100秒，在光刻機上采用光刻掩模版掩蔽進行曝光；用AZ9912正性光學(xué)抗蝕劑的專用顯影液在室溫下顯影50秒；用去離子水在室溫下定影30秒，在源、漏、柵上方形成接觸孔圖形；
H2、利用AZ9912正性光學(xué)抗蝕劑圖形作為掩模，采用氫氟酸緩沖液HF+NH4F+H20在常溫下腐蝕絕緣介質(zhì)層；
H3、在露出的源、漏、柵材料表面及未去除的AZ9912正性光學(xué)抗蝕劑上蒸發(fā)以厚度小于AZ9912正性光學(xué)抗蝕劑厚度的Al-l%Si薄膜作為金屬電極材料，優(yōu)選地，所述Al-l。/。Si薄膜的厚度為lpm;
H4、釆用丙酮超聲剝離AZ9912正性光學(xué)抗蝕劑及其上方蒸發(fā)的金屬電極材料；
H5、對剝離后剩余的金屬電極材料進行退火以形成源、漏、柵電極；優(yōu)選地，所述退火包括在400。C溫度下在N2氣氛中退火處理5分鐘；然后在400。C溫度下在N2/H2混合氣體中退火20分鐘；最后在400。C溫度下在N2氣氛中退火5分鐘。
由上可知，根據(jù)本發(fā)明提供的技術(shù)方案，提供一種冠狀勢壘復(fù)合隧穿層的俘獲型浮柵非易失存儲器，其能夠減小浮柵結(jié)構(gòu)非易失存儲器的編程
/擦除(P/E)電壓，降低浮柵結(jié)構(gòu)非易失存儲器的操作時間和操作功耗，提高浮柵結(jié)構(gòu)非易失存儲器的編程/擦除(P/E)速度、數(shù)據(jù)保持特性(retention )、編程/擦除(P/E)耐受性等存儲性能，同時折衷考慮浮柵結(jié)構(gòu)非易失存儲器中編程/擦除效率和數(shù)據(jù)保持特性，以適應(yīng)半導(dǎo)體存儲器件尺寸縮小的需要，提高了器件的集成度。而且，根據(jù)本發(fā)明提供的技術(shù)方案，還提供一種制作冠狀勢壘復(fù)合隧穿層的俘獲型浮柵非易失存儲器的方法，該方法基于傳統(tǒng)的CMOS工藝，能夠簡化制作工藝，降低制作成本，提高制作效率，提高兼容性。
綜上所述，通過本發(fā)明提供的技術(shù)方案，能夠?qū)崿F(xiàn)以下有益效果
(1) 本發(fā)明提供的冠狀勢壘復(fù)合隧穿層的俘獲型浮柵非易失存儲器，在體硅襯底上制作，不需要昂貴的襯底材料，因而既節(jié)約成本，同時又有利于散熱。
(2) 本發(fā)明提供的冠狀勢壘復(fù)合隧穿層的俘獲型浮柵非易失存儲器，其結(jié)構(gòu)和制作工藝十分簡單，其中，在硅襯底上依次生長高k材料的隧穿介質(zhì)薄膜、Si02材料的隧穿介質(zhì)薄膜、高k材料的隧穿介質(zhì)薄膜、俘獲型浮柵層、高k材料或Si02材料的控制柵介質(zhì)薄膜、多晶硅或金屬柵材料薄膜后，利用光刻、蝕刻、源漏離子注入、退火等工藝即可制備出本發(fā)明所述的冠狀勢壘復(fù)合隧穿層的俘獲型浮柵非易失存儲器。
(3) 由于采用了冠狀勢壘復(fù)合隧穿層結(jié)構(gòu)和高k介質(zhì)材料，因而可使器件的集成密度和穩(wěn)定性得到提高，同時，存儲器的存儲性能，特別是存儲窗口、編程/〗察除(P/E)速度、編程/擦除(P/E)工作電壓、操作時間、操作功耗、數(shù)據(jù)保持特性、編程/擦除(P/E)耐受性等性能指標(biāo)，能夠獲得綜合提高。
(4) 各種俘獲型浮柵材料、介質(zhì)層材料、柵材料均可采用磁控'減射、電子束蒸發(fā)或化學(xué)氣相沉積(CVD)這些傳統(tǒng)方法制備，因此所需材料的制備工藝和制作存儲器的完整工藝過程均與傳統(tǒng)CMOS工藝完全兼容。
(5)采用本發(fā)明提供的冠狀勢壘復(fù)合隧穿層的俘獲型浮柵非易失存儲器的技術(shù)方案，制作工藝簡單，制作效率高和工藝穩(wěn)定性高，制作成本低，有利于本發(fā)明的應(yīng)用。


圖1為本發(fā)明提供的冠狀勢壘復(fù)合隧穿層的俘獲型浮柵非易失存儲器的結(jié)構(gòu)示意圖。
圖2為本發(fā)明提供的冠狀勢壘復(fù)合隧穿層的俘獲型浮柵非易失存儲器的制作方法的工藝流程圖。
圖3-1至3-20是本發(fā)明提供的冠狀勢壘復(fù)合隧穿層的俘獲型浮柵非易失存儲器的制作工藝示意圖。
具體實施例方式
為使本發(fā)明的目的、技術(shù)方案和優(yōu)點更加清楚明白，以下結(jié)合具體實施例，并參照附圖，對本發(fā)明進一步詳細說明。
圖1為本發(fā)明提供的冠狀勢壘復(fù)合隧穿層的俘獲型浮柵非易失存儲器的結(jié)構(gòu)示意圖。
如圖1所示，該冠狀勢壘復(fù)合隧穿層的俘獲型浮柵非易失存儲器包括硅村底1,硅襯底1上重摻雜的源導(dǎo)電區(qū)8和漏導(dǎo)電區(qū)9,在源、漏導(dǎo)電區(qū)之間的載流子溝道上覆蓋的由高k材料介質(zhì)2 / SK)2材料介質(zhì)3 /高k材料介質(zhì)4形成的復(fù)合隧穿層，在復(fù)合隧穿層上覆蓋的俘獲型浮柵層5,在俘獲型浮柵層上覆蓋的高k材料或SK)2材料控制柵介質(zhì)層6，和在控制柵介質(zhì)層上覆蓋的柵材料層7。其中，硅村底1、復(fù)合隧穿層(高k材料介質(zhì)2 / Si02材料介質(zhì)3 /高k材料介質(zhì)4)、俘獲型浮柵層5、控制柵介質(zhì)層6、柵材料層7構(gòu)成柵堆結(jié)構(gòu)，而源導(dǎo)電區(qū)8和漏導(dǎo)電區(qū)9位于柵堆結(jié)構(gòu)兩側(cè)的硅襯底1中。
14其中，硅襯底l為p型，用于支撐整個冠狀勢壘復(fù)合隧穿層的俘獲型浮柵非易失存儲器。
所述復(fù)合隧穿層(高k材料介質(zhì)2 / Si02材料介質(zhì)3 /高k材料介質(zhì)4 )通過第一層高k材料的隧穿介質(zhì)2、第二層Si02材料的隧穿介質(zhì)3和第三層高k材料的隧穿介質(zhì)4按一定厚度比例組合而成，例如，所述厚度比例可為4 : 1 : 4。所述復(fù)合隧穿層(高k材料介質(zhì)/ Si02材料介質(zhì)/高k材料介質(zhì))的總厚度為3nm至30nm。
在所述復(fù)合隧穿層中，第一層高k材料的隧穿介質(zhì)2由高k材料制成，其厚度為lnm至20nm,所述高k材料包括Hf02、 A1203、 Zr02、 Ta205、La203、 HfAlO和HfTaON中的任意一種或幾種的組合；第二層Si02材料的隧穿介質(zhì)3由Si02材料制成，其厚度為lnm至5nm;第三層高k材料的隧穿介質(zhì)4由高k材料制成，其厚度為lnm至20nm,所述高k材料包括Hf02、 A1203、 Zr02、 Ta2Os、 La203、 HfAlO和HfTaON中的任意一種或幾種的組合。
俘獲型浮柵層5用作電荷存儲介質(zhì)，其材料可選用Si3N4、SiON、Ru02、Ni02、 HfSiOx、 HfSiON、 HfA10x、 A1203或A1N中的至少一種。
控制柵介質(zhì)層6可由高k材料制成，所述高k材料可包括HfD2、Al203、Zr02、 Ta205、 La203、 HfAlO、 HfTaON中的至少一種；或可由Si02材料制成?？刂茤沤橘|(zhì)層6的厚度為10nm至50nm。
柵材料層7可采用多晶硅柵或金屬柵，其中金屬柵材料可包括TaN、Ir02或金屬硅化物。柵材料層7的厚度至少為lOOnm。
基于圖1中所示的根據(jù)本發(fā)明的冠狀勢壘復(fù)合隧穿層的俘獲型浮柵非易失存儲器的結(jié)構(gòu)，圖2示出了根據(jù)本發(fā)明的技術(shù)方案制作這種存儲器的工藝流程，而圖3-1至3-20是根據(jù)本發(fā)明提供的技術(shù)方案制作這種存儲器的工藝示意圖。以下將結(jié)合圖2和圖3-1至3-20對制作這種存儲器的工藝進行說明，具體如下歩驟201:在硅襯底上生長一層高k材料的隧穿介質(zhì)。如圖3-l所示，在硅襯底301上生長一層高k材料的隧穿介質(zhì)302。其中，硅襯底301可為p型硅襯底；實現(xiàn)本步驟的方法可為磁控濺射、電子束蒸發(fā)、化學(xué)氣相沉積CVD或原子層沉積ALD;所述高k材料的隧穿介質(zhì)的厚度可為lnm至20nm。
步驟202:在高k材料的隧穿介質(zhì)上生長一層Si02材料的隧穿介質(zhì)。如圖3-2所示，在高k材料的隧穿介質(zhì)302上生長一層Si02材料隧穿介質(zhì)303。其中，實現(xiàn)本步驟的方法可為原子層沉積ALD、化學(xué)氣相沉積CVD、電子束蒸發(fā)或磁控濺射；所述Si02材料的隧穿介質(zhì)的厚度可為lnm至5nm。
歩驟203:在Si02材料的隧穿介質(zhì)上再生長一層高k材料的隧穿介質(zhì)。如圖3-3所示，在Si02材料的隧穿介質(zhì)303上再生長一層高k材料的隧穿介質(zhì)304。其中，實現(xiàn)本步驟的方法可為》茲控濺射、電子束蒸發(fā)、化學(xué)氣相沉積CVD或原子層沉積ALD;所述高k材料的隧穿介質(zhì)的厚度可為lnm至20nm。這樣，通過步驟201 -203在硅襯底301上依次生長高k材料的隧穿介質(zhì)302、 Si02材料的隧穿介質(zhì)303和高k材料的隧穿介質(zhì)304，以形成復(fù)合隧穿層，用于隔離硅村底和用作電荷存儲層的浮柵層，同時綜合提高存儲器的寫入/搭V除速度、寫入/擦除電壓、保持時間、穩(wěn)定性、集成密度等存儲性能指標(biāo)。其中，生長的第一層高k材料的隧穿介質(zhì)2、第二層Si02材料的隧穿介質(zhì)3和第三層高k材料的隧穿介質(zhì)4按一定厚度比例構(gòu)成所述復(fù)合隧穿層，所述復(fù)合隧穿層(高k材料介質(zhì)2 / Si02材料介質(zhì)3/高k材料介質(zhì)4 )的總厚度可為3nm至30nm。
歩驟204:在高k材料的隧穿介質(zhì)上生長俘獲型浮柵層。如圖3-4中所示，在高k材料的隧穿介質(zhì)304上生長一層俘獲型浮柵305。其中，本步驟通過對制程的控制來形成俘獲結(jié)構(gòu)，從而形成浮柵層以用作電荷存儲介質(zhì)；實現(xiàn)本步驟的方法可為LPCVD、 PECVD或ALD等。歩驟205:在俘獲型浮柵層上沉積高k材料或Si02材料的控制柵介質(zhì)層。如圖3-5中所示，在俘獲型浮柵305上沉積一層控制柵介質(zhì)層306。其中，實現(xiàn)本步驟的方法可為化學(xué)氣相沉積CVD、原子層沉積ALD、電子束蒸發(fā)或磁控濺射；所述沉積的高k材料或Si02材料控制柵介質(zhì)層的厚度可為10nm至50nm。
歩驟206:在控制柵介質(zhì)層上沉積多晶硅材料或金屬材料的柵材料層。如圖3-6中所示，在控制柵介質(zhì)層306上沉積一層?xùn)挪牧蠈?07。其中，實現(xiàn)本步驟的方法可為化學(xué)氣相沉積CVD、原子層沉積ALD、電子束蒸發(fā)或磁控濺射；所述柵材料層可為多晶硅或金屬薄膜；所述柵材料層的厚度至少為100nm。
步驟207:光刻，在柵材料層上的抗蝕劑中形成柵線條圖形。本步驟還可以進一步包括在柵材料表面涂敷一層抗蝕劑并前烘；對所涂敷的抗蝕劑進行曝光、顯影和定影以形成柵線條圖形。其中
如圖3-7所示，在柵材料307表面涂敷一層抗蝕劑308并前烘，抗蝕劑308可為AZ5214負性光學(xué)抗蝕劑或SAL601負性電子抗蝕劑，所述AZ5214負性光學(xué)抗蝕劑的厚度可為1.5拜，對應(yīng)的前烘條件為采用熱板在IOO'C下烘烤100秒；所述SAL601負性電子抗蝕劑的厚度可為500nm，對應(yīng)的前烘條件為采用熱板在105。C溫度下烘烤2分鐘。
如圖3-8所示，對所涂敷的抗蝕劑308進行曝光、顯影和定影以形成柵線條圖形309。
然后，進行所述光刻。光刻后形成的柵結(jié)構(gòu)的線條寬度即柵長可為20nm至2000nm。
所述光刻可以是光學(xué)光刻或電子束光刻，而抗蝕劑308相應(yīng)地可為AZ5214負性光學(xué)抗蝕劑或SAL601負性電子抗蝕劑
如果采用光學(xué)光刻，則涂敷AZ5214負性光學(xué)抗蝕劑308，光刻工藝步驟包括在柵材料層表面涂敷一層厚度1.5|am的AZ5214負性光學(xué)抗蝕劑308,對AZ5214負性光學(xué)抗蝕劑308采用熱板在IO(TC下前烘100秒， 如前所述；然后，對AZ5214負性光學(xué)抗蝕劑308利用光掩模版用光刻機 按所設(shè)計的柵線條圖形曝光30秒，然后用熱板在115。C下烘烤70秒，再 泛曝(即不用光掩4莫版而直接棵曝)60秒，最后用AZ5214專用顯影液 (1Microposit351: 5H20或1AZ400K: 4H20)在室溫下顯影50秒，只在 待形成的柵堆上方留下AZ5214光學(xué)抗蝕劑，最后采用去離子水在室溫下 定影30秒，完成在AZ5214光學(xué)抗蝕劑中形成柵線條圖形309。采用光學(xué) 光刻形成的AZ5214光學(xué)抗蝕劑柵線條圖形309的寬度為500nm至 2000nm。
如果采用電子束光刻，則涂敷SAL601負性電子抗蝕劑308,且光刻 工藝步驟包括在柵材料表面涂敷一層厚度為500nm的SAL601負性電子 抗蝕劑308，對SAL601負性電子抗蝕劑308采用熱;〖反在105。C下前烘2 分鐘，如前所述；然后，對SAL601負性電子抗蝕劑308釆用電子束直寫 光刻系統(tǒng)按所設(shè)計的柵線條圖形進行曝光，然后對曝光后的SAL601負性 電子抗蝕劑用熱板在105。C下后烘2分鐘，接著采用MF CD-26顯影液在 室溫下顯影1至10分鐘，最后采用去離子水在室溫下定影30秒，完成在 SAL601電子抗蝕劑中形成柵線條圖形309。采用電子束光刻形成的 SAL601電子抗蝕劑柵線條圖形309的寬度為20nm至500nm。
歩驟208:以抗蝕劑上的柵線條圖形為掩模來蝕刻柵材料層、控制柵 介質(zhì)層、俘獲型浮柵層、復(fù)合隧穿層(高k材料介質(zhì)/ Si02材料介質(zhì)/高k 材料介質(zhì))，以形成柵堆結(jié)構(gòu)。本步驟還可以進一步包括利用抗蝕劑圖 形為掩模來蝕刻柵材料層、控制柵介質(zhì)層、俘獲型浮柵層、復(fù)合隧穿層(高 k材料介質(zhì)/ Si02材料介質(zhì)/高k材料介質(zhì))，去膠形成柵堆結(jié)構(gòu)。其中
如圖3-9中所示，利用抗蝕劑圖形309為掩^f莫來蝕刻柵材料層307、 控制柵介質(zhì)層306、俘獲型浮柵層305、復(fù)合隧穿層(高k材料介質(zhì)304/ Si02 材料介質(zhì)303/高k材料介質(zhì)302)，從而得到蝕刻后的柵材料層315、控制柵介質(zhì)層314、俘獲型浮槺層313、第三層高k材料的隧穿介質(zhì)312、第二 層SK)2材料的隧穿介質(zhì)311和第一層高k材料的隧穿介質(zhì)310。所述利用 抗蝕劑圖形309為掩模來蝕刻上述各層而形成柵堆結(jié)構(gòu)的工藝過程包括 將柵表面上覆蓋的AZ5214光學(xué)抗蝕劑或SAL601電子抗蝕劑柵線條圖形 309作為掩模，采用高密度電感耦合等離子ICP蝕刻方法或反應(yīng)離子蝕刻 RIE方法依次蝕刻多晶硅或金屬柵材料層、高k材料或Si02材料控制柵介 質(zhì)層、俘獲型浮柵層和復(fù)合隧穿層(高k材料介質(zhì)/ Si02材料介質(zhì)/高k 材料介質(zhì))。
如圖3-10所示為去膠形成柵堆結(jié)構(gòu)的工藝流程，即，去除抗蝕劑309 形成柵堆結(jié)構(gòu)。所述去膠的方法包括濕法去膠，采用濃H2S04+H202煮 膠去膠。
步驟209:光刻，離子注入，在柵線條兩側(cè)珪襯底中形成源導(dǎo)電區(qū)和 漏導(dǎo)電區(qū)。本步驟還可以進一步包括在表面涂敷一層AZ9912正性光學(xué) 抗蝕劑并前烘；對所涂敷的AZ9912正性光學(xué)抗蝕劑進行光學(xué)曝光、顯影 和定影形成源、漏區(qū)域圖形；對源、漏區(qū)域的硅襯底離子注入形成源、漏 導(dǎo)電區(qū)；去月交，并快速退火。其中
如圖3-11中所示，涂敷一層AZ9912正性光學(xué)抗蝕劑316并前烘。所 涂敷AZ9912正性光學(xué)抗蝕劑316的厚度為1.5^im;所述前烘的條件為 采用熱;tl在10(TC下前烘100秒。
如圖3-12中所示，對所涂敷的AZ9912正性光學(xué)抗蝕劑316進行光學(xué) 曝光、顯影和定影形成源、漏區(qū)域圖形，從而形成曝光后的AZ9912正性 光學(xué)抗蝕劑317以及曝光形成的源、漏區(qū)域圖形318、 319。所述對所涂敷 的AZ9912正性光學(xué)抗蝕劑進行光學(xué)曝光、顯影和定影的方法為在光刻 機上釆用光刻掩模版掩蔽按所設(shè)計的在柵線條兩側(cè)的源、漏區(qū)域圖形進行 曝光，然后用AZ9912的專用顯影液在室溫下顯影50秒，最后用去離子水 在室溫下定影30秒，從而完成在AZ9912正性光學(xué)抗蝕劑中形成源、漏區(qū)域圖形。
如圖3-13所示，通過離子注入在所形成的源、漏區(qū)域的硅村底中形成 源、漏導(dǎo)電區(qū)320、 321。所述離子注入具體為向所形成的源、漏區(qū)域的 硅襯底中注入P"+離子，注入能量為50keV，注入劑量為lxl0"cm一2。
如圖3-14所示為去膠、并快速退火的工藝流程，其中去除抗蝕劑317 并快速退火。所述去膠的方法為濕法去膠，即采用濃H2S04+H202煮膠； 所述快速退火的目的是激活雜質(zhì)、減少缺陷，從而在柵線條兩側(cè)硅襯底中 形成源、漏導(dǎo)電區(qū)；所述快速退火的具體條件為在N2氣氛中在IIO(TC 溫度下快速退火10秒。這樣，則柵線條兩側(cè)硅襯底中形成源導(dǎo)電區(qū)和漏 導(dǎo)電區(qū)。
步驟210:生長絕緣介質(zhì)、光刻、腐蝕、蒸發(fā)金屬、剝離、退火，形 成源電極、漏電極和片冊電極，并封裝。本步驟還可以具體包括
(1 )沉積一層絕緣介質(zhì)。如圖3-15所示，沉積一層絕緣介質(zhì)層322。 所述絕緣介質(zhì)材料包括Si02、磷硅玻璃PSG、硼磷硅玻璃BPSG等，所述 沉積方法為化學(xué)氣相沉積CVD、電子束蒸發(fā)或磁控濺射。
(2 )在絕緣介質(zhì)層上涂敷一層AZ9912正性光學(xué)抗蝕劑并前烘。如圖 3-16所示，涂敷AZ9912正性光學(xué)抗蝕劑323并前烘。所述AZ9912正性 光學(xué)抗蝕劑的厚度為1.5nin，對所涂敷的AZ9912正性光學(xué)抗蝕劑進行前 烘的條件為采用熱板在10(TC下前烘100秒。
(3 )對所涂敷的AZ9912正性光學(xué)抗蝕劑進行光學(xué)曝光、顯影和定影， 在源、漏、柵區(qū)域上方形成接觸孔圖形。如圖3-17所示，分別為在柵、源、 漏上方形成接觸孔圖形324、 325、 326。具體而言，在光刻才幾上采用光刻 掩模版掩蔽進行曝光，然后用AZ9912的專用顯影液在室溫下顯影50秒， 最后用去離子水在室溫下定影30秒，完成在源、漏、柵上方形成接觸孔 圖形。
(4 )利用AZ9912正性光學(xué)抗蝕劑圖形作為掩模在常溫下腐蝕絕緣介質(zhì)薄膜露出源、漏、柵材料。如圖3-18所示，形成被腐蝕后的絕緣介質(zhì)層 薄膜327,并形成腐蝕絕緣介質(zhì)層薄膜后露出的柵、源、漏材料328、 329、 330。所述腐蝕方法為利用AZ9912正性光學(xué)抗蝕劑圖形作為掩^t，釆用 氫氟酸緩沖液(HF+NH4F+H20)在常溫下腐蝕絕緣層薄膜。
(5)在露出的源、漏、柵材料表面及未去除的AZ9912正性光學(xué)抗蝕 劑上蒸發(fā)一層Al-l。/。Si薄膜作為金屬電極材料。如圖3-19所示，在露出的 源、漏、柵材料表面及未去除的AZ9912正性光學(xué)抗蝕劑上蒸發(fā)一層 Al-l。/。Si薄膜331作為金屬電極材料。所述Al-l。/。Si薄膜的厚度為lnm, 該厚度應(yīng)小于AZ9912正性光學(xué)抗蝕劑的厚度。
(6 )剝離AZ9912正性光學(xué)抗蝕劑及其上方蒸發(fā)的金屬電極材料。如 圖3-20所示，剝離后形成柵、源、漏電極332、 333、 334。所述剝離方法 為釆用丙酮超聲剝離AZ9912正性光學(xué)抗蝕劑及其上方蒸發(fā)的金屬電極 材料。
(7)對剝離后剩余的金屬電極材料進行退火處理以形成源、漏、柵 電極。所述退火處理具體可為在400。C下在N2氣氛中退火處理5分鐘； 然后在400。C下在N2/H2混合氣體中退火20分鐘；最后在400。C下在N2 氣氛中退火5分鐘。
由上可知，根據(jù)本發(fā)明提供的技術(shù)方案，提供一種冠狀勢壘復(fù)合隧穿 層的俘獲型浮柵非易失存儲器，其能夠減小浮柵結(jié)構(gòu)非易失存儲器的編程 /擦除(P/E)電壓，降低浮柵結(jié)構(gòu)非易失存儲器的操作時間和操作功耗， 提高浮柵結(jié)構(gòu)非易失存儲器的編程/擦除(P/E)速度、數(shù)據(jù)保持特性 (retention),編程/擦除(P/E )耐受性等存儲性能，同時折衷考慮浮柵結(jié) 構(gòu)非易失存儲器中編程/擦除效率和數(shù)據(jù)保持特性，以適應(yīng)半導(dǎo)體存儲器件 尺寸縮小的需要，提高了器件的集成度。而且，根據(jù)本發(fā)明提供的技術(shù)方 案，還提供一種制作冠狀勢壘復(fù)合隧穿層的俘獲型浮柵非易失存儲器的方 法，該方法基于傳統(tǒng)的CMOS工藝，能夠簡化制作工藝，降低制作成本，
21提高制作效率，提高兼容性。
綜上所述，通過本發(fā)明提供的技術(shù)方案，能夠?qū)崿F(xiàn)以下有益效果 (1 )本發(fā)明提供的冠狀勢壘復(fù)合隧穿層的俘獲型浮柵非易失存儲器， 在體硅襯底上制作，不需要昂貴的襯底材料，因而既節(jié)約成本，同時又有 利于散熱。
(2 )本發(fā)明提供的冠狀勢壘復(fù)合隧穿層的俘獲型浮柵非易失存儲器，
其結(jié)構(gòu)和制作工藝十分筒單，其中，在硅襯底上依次生長高k材料的隧穿
介質(zhì)薄膜、Si02材料的隧穿介質(zhì)薄膜、高k材料的隧穿介質(zhì)薄膜、俘獲型 浮柵層、高k材料或Si02材料的控制柵介質(zhì)薄膜、多晶硅或金屬柵材料薄
膜后，利用光刻、蝕刻、源漏離子注入、退火等工藝即可制備出本發(fā)明所 述的冠狀勢壘復(fù)合隧穿層的俘獲型浮柵非易失存儲器。
(3) 由于采用了冠狀勢壘復(fù)合隧穿層結(jié)構(gòu)和高k介質(zhì)材料，因而可
使器件的集成密度和穩(wěn)定性得到提高，同時，存儲器的存儲性能，特別是
存儲窗口、編程/擦除(P/E)速度、編程/擦除(P/E)工作電壓、操作時 間、操作功耗、數(shù)據(jù)保持特性、編程/擦除(P/E)耐受性等性能指標(biāo)，能 夠獲得綜合提高。
(4) 各種俘獲型浮柵材料、介質(zhì)層材料、柵材料均可采用磁控濺射、 電子束蒸發(fā)或化學(xué)氣相沉積(CVD)這些傳統(tǒng)方法制備，因此所需材料的 制備工藝和制作存儲器的完整工藝過程均與傳統(tǒng)CMOS工藝完全兼容。
(5) 采用本發(fā)明提供的冠狀勢壘復(fù)合隧穿層的俘獲型浮柵非易失存 儲器的技術(shù)方案，制作工藝簡單，制作效率高和工藝穩(wěn)定性高，制作成本 低，有利于本發(fā)明的應(yīng)用。
以上所述的具體實施例，對本發(fā)明的目的、技術(shù)方案和有益效果進行 了進一步詳細說明，所應(yīng)理解的是，以上所述僅為本發(fā)明的具體實施例而 已，并不用于限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修 改、等同替換、改進等，均應(yīng)包含在本發(fā)明的保護范圍之內(nèi)。
權(quán)利要求
1、一種冠狀勢壘復(fù)合隧穿層的俘獲型浮柵非易失存儲器，其特征在于，該存儲器包括硅襯底(1)；在所述硅襯底上重摻雜的源導(dǎo)電區(qū)(8)和漏導(dǎo)電區(qū)(9)；在所述源、漏導(dǎo)電區(qū)之間的載流子溝道上覆蓋的復(fù)合隧穿層，其中，所述復(fù)合隧穿層包括第一高介電常數(shù)材料介質(zhì)層(2)，第二SiO2材料介質(zhì)層(3)，和第三高介電常數(shù)材料介質(zhì)層(4)；在所述復(fù)合隧穿層上覆蓋的俘獲型浮柵層(5)；在所述俘獲型浮柵層上覆蓋的控制柵介質(zhì)層(6)；和在所述控制柵介質(zhì)層上覆蓋的柵材料層(7)。
2、 根據(jù)權(quán)利要求1所述的存儲器，其特征在于，所述復(fù)合隧穿層通過所述第一高介電常數(shù)材料介質(zhì)層(2)、第二Si02材料 介質(zhì)層(3)和第三高介電常數(shù)材料介質(zhì)層(4)按一定厚度比例組成；優(yōu)選地， 所述厚度比例為4:1:4。
3、 根據(jù)前述任一權(quán)利要求所述的存儲器，其特征在于， 所述第一高介電常數(shù)材料介質(zhì)層(2 )和/或所述第三高介電常數(shù)材料介質(zhì)層(4)由以下材料中的至少一種制成Hf02、 A1203、 Zr02、 Ta205、 La203、 HfAlO、 HfTaON、和它們的組合；和/或，所述俘獲型浮柵層(5)通過以下材料中的至少一種制成Si3N4、 SiON、 Ru02、 Ni02、 HfSiOx、 HfSiON、 HfA10x、 Al2O^AlN;和/或，所述控制柵介質(zhì)層(6)由高介電常數(shù)材料或Si02材料制作而成， 其中，所述高介電常數(shù)材料包括Hf02、 A1203、 Zr02、 Ta2Os、 La203、 HfAlO、 HfTaON中的至少一種；和/或，所述柵材料層(7)是多晶硅柵；或者所述的柵材料層(7)是金屬柵，所述金屬柵包括TaN、 Ir02或金屬硅化物。
4、 根據(jù)前述任一權(quán)利要求所述的存儲器，其特征在于， 所述第一高介電常數(shù)材料介質(zhì)層(2)和/或所述第三高介電常數(shù)材料介質(zhì)層(4 )的厚度為lnm至20nm;和/或，所述第二Si02材料介質(zhì)層(3)的厚度為1nm至5nm; 和/或，所述復(fù)合隧穿層的總厚度為3nm至30nm; 和/或，所述俘獲型浮柵層(5)的厚度為1nm至5nm; 和/或，所述控制柵介質(zhì)層(6)的厚度為10nm至50nm;
5、 一種冠狀勢壘復(fù)合隧穿層的俘獲型浮柵非易失存儲器的制作方法，其特 ;^正在于，該方法包4舌A、 在硅襯底上生長包含高介電常數(shù)材料介質(zhì)層的復(fù)合隧穿層；B、 在所述復(fù)合隧穿層上生長俘獲型浮柵層；C、 在所述俘獲型浮柵層上沉積高介電常數(shù)材料或Si02材料的控制柵介質(zhì)層；D、 在所述控制柵介質(zhì)層上沉積多晶硅材料或金屬材料的柵材料層；E、 在所述柵材料層上的抗蝕劑上光刻以形成柵線條圖形；F、 以所述柵線條圖形為掩模來蝕刻所述柵材料層、控制柵介質(zhì)層、俘獲型 浮柵層、復(fù)合隧穿層，從而形成柵堆結(jié)構(gòu)；G 、在所述柵線條兩側(cè)硅村底中光刻和離子注入以形成源導(dǎo)電區(qū)和漏導(dǎo)電區(qū)；H、生長絕緣介質(zhì)，光刻，腐蝕，蒸發(fā)金屬，剝離，退火，形成源電極、漏 電極和柵電極，并封裝。
6、 根據(jù)權(quán)利要求5所述的制作方法，其特征在于，所述復(fù)合隧穿層由第一高介電常數(shù)材料介質(zhì)層、第二 Si02材料介質(zhì)層和第 三高介電常數(shù)材料介質(zhì)層按一定厚度比例組成； 步驟A包括Al、在硅襯底上生長第一高介電常數(shù)材料介質(zhì)層； A2、在所述第一高介電常數(shù)材料介質(zhì)層上生長第二 Si02材料介質(zhì)層； A3、在所述第二 Si02材料介質(zhì)層上生長第三高介電常數(shù)材料介質(zhì)層； 步驟B為在所述第三高介電常數(shù)材料介質(zhì)層上生長俘獲型浮柵層。
7、 根據(jù)權(quán)利要求5-6中任一項所述的制作方法，其特征在于，步驟A中采用化學(xué)氣相沉積CVD、原子層沉積ALD、電子束蒸發(fā)或者磁控 濺射；和/或，步驟B中采用化學(xué)氣相沉積LPCVD、 PECVD或ALD,通過對制程 的控制來形成俘獲結(jié)構(gòu)；和/或，步驟C中采用化學(xué)氣相沉積CVD、原子層沉積ALD、電子束蒸發(fā) 或者磁控賊射；和/或，步驟D中采用化學(xué)氣相沉積CVD、原子層沉積ALD、電子束蒸發(fā) 或者磁控賊射和/或，步驟E中所述光刻為光學(xué)光刻或電子束光刻。
8、 根據(jù)權(quán)利要求5-7中任一項所述的制作方法，其特征在于，步驟A中所述第一高介電常數(shù)材料介質(zhì)層和/或第三高介電常數(shù)材料介質(zhì)層 的厚度為lnm至20nm;和/或，步驟A中所述第二 Si02材料介質(zhì)層的厚度為lnm至5nm; 和/或，步驟A中所述復(fù)合隧穿層的總厚度為3nm至30nm; 和/或，步驟B中所述俘獲型浮柵層的厚度為10nm至50nm; 和/或，步驟C中所述控制柵介質(zhì)層的厚度為10nm至50nm; 和/或，步驟D中所述柵材料層的厚度至少為100nm; 和/或，步驟E中所述柵線條圖形的寬度為20nm至2000nm。
9、 根據(jù)權(quán)利要求5-8中任一項所述的制作方法，其特征在于，步驟F包括以柵表面上覆蓋的AZ5214負性光學(xué)抗蝕劑或者SAL601負性 電子抗蝕劑柵線條圖形作為掩才莫，采用高密度電感耦合等離子ICP蝕刻方法或者反應(yīng)離子蝕刻RIE方法依次蝕刻所述柵材料層、控制柵介質(zhì)層、俘獲型浮柵 層、和復(fù)合隧穿層；去膠以形成柵堆結(jié)構(gòu)，其中優(yōu)選地采用濕法去膠，更優(yōu)選地采用濃H2S04+H202煮月交去月交。
10、 根據(jù)權(quán)利要求5-9中任一項所述的制作方法，其特征在于，步驟G包括在表面涂#文一層厚度為1.5nm的AZ9912正性光學(xué)抗蝕劑， 采用熱板在100。C下前烘100秒，在光刻機上釆用光刻掩模版掩蔽在柵線條兩側(cè) 的源、漏區(qū)域進行曝光，然后用AZ9912專用顯影液在室溫下顯影50秒，最后 用去離子水在室溫下定影30秒，完成在AZ9912正性光學(xué)抗蝕劑中形成源、漏 區(qū)域圖形；再向所形成的源、漏區(qū)域的硅襯底中注入P"+離子，注入能量為 50keV,注入劑量為lxl018cm_2，再在濃H2S04+H202中煮膠去膠；然后在1100。C 溫度下在N2氣氛中快速退火10秒，從而在柵線條兩側(cè)硅襯底中形成源導(dǎo)電區(qū) 和漏導(dǎo)電區(qū)。
11、 根據(jù)權(quán)利要求5-10中任一項所述的制作方法，其特征在于， 步驟H包括Hl、在表面沉積絕纟彖介質(zhì)，所述絕緣介質(zhì)優(yōu)選地包括Si02、磷硅玻璃PSG 或硼磷硅玻璃BPSG;在該絕緣介質(zhì)層上涂敷厚度為1.5pim的AZ9912正性光學(xué) 抗蝕劑，采用熱板在IO(TC下前烘IOO秒，在光刻機上采用光刻掩模版掩蔽進行 曝光；用AZ9912正性光學(xué)抗蝕劑的專用顯影液在室溫下顯影50秒；用去離子 水在室溫下定影30秒，在源、漏、柵上方形成接觸孔圖形；H2、利用AZ9912正性光學(xué)抗蝕劑圖形作為掩模，采用氫氟酸緩沖液 HF+NH4F+H20在常溫下腐蝕絕緣介質(zhì)層；H3、在露出的源、漏、4冊材料表面及未去除的AZ9912正性光學(xué)抗蝕劑上 蒸發(fā)以厚度小于AZ9912正性光學(xué)抗蝕劑厚度的Al-l%Si薄膜作為金屬電極材 料，優(yōu)選地，所述Al-l。/。Si薄膜的厚度為lnm;H4、采用丙酮超聲剝離AZ9912正性光學(xué)抗蝕劑及其上方蒸發(fā)的金屬電極 材料；H5、對剝離后剩余的金屬電極材料進行退火以形成源、漏、柵電極；優(yōu)選 地，所述退火包括在400。C溫度下在N2氣氛中退火處理5分鐘；然后在400°C 溫度下在N2/H2混合氣體中退火20分鐘；最后在400。C溫度下在N2氣氛中退火 5分鐘。
全文摘要
本發(fā)明涉及微電子技術(shù)領(lǐng)域，公開了一種冠狀勢壘復(fù)合隧穿層的俘獲型浮柵非易失存儲器，包括硅襯底，在硅襯底上重摻雜的源導(dǎo)電區(qū)和漏導(dǎo)電區(qū)，在源、漏導(dǎo)電區(qū)之間的載流子溝道上覆蓋的由高k材料介質(zhì)/SiO₂材料介質(zhì)/高k材料介質(zhì)組成的復(fù)合隧穿層，在復(fù)合隧穿層上覆蓋的俘獲型浮柵層、在俘獲型浮柵層上覆蓋的高k材料或SiO₂材料控制柵介質(zhì)層，和在控制柵介質(zhì)層上覆蓋的柵材料層。同時公開了一種冠狀勢壘復(fù)合隧穿層的俘獲型浮柵非易失存儲器的制作方法。利用本發(fā)明，綜合改善了浮柵非易失存儲器的存儲性能，并且制作工藝簡單，降低了制作成本。
文檔編號H01L27/105GK101494224SQ20091007824
公開日2009年7月29日 申請日期2009年2月23日 優(yōu)先權(quán)日2009年2月23日
發(fā)明者明 劉, 琴 王, 媛 胡, 郭婷婷 申請人:中國科學(xué)院微電子研究所