專利名稱：集成電路的接合焊盤結構的制作方法
技術領域：
本發(fā)明總體涉及半導體裝置，尤其涉及一種能夠在有效(active)的電路上 進行接合并減少寄生電容(parasitic capacitance)的集成電路的接合焊盤結構。
背景技術：
半導體產業(yè)近年來經歷了技術的快速進步，使得電路密度與復雜度得以 顯著提高，同時顯著地減少電力消耗與封包(package)大小。伴隨這些技術進 步而來的是對半導體裝置的快速操作、成本降低以及更高的可靠性的需求增 長。在越來越小而具有越來越大電路密度的區(qū)域上形成結構的能力，以及在 晶圓(wafer)上放置更多半導體芯片的能力，對于滿足上述技術發(fā)展所帶來的 需求十分重要。
為了減小芯片(chip)的大小，期望可直接在有效的電路上形成接合焊盤。 如現(xiàn)有技術中所知，通常接合焊盤按行(row)排布于芯片的四邊上。因為在引 線接合或是金絲球形接合(goldball)等接合過程中，不可避免的需要借助于外 力，而這種外力會造成對電路結構破壞的高風險性，所以傳統(tǒng)的設計規(guī)則將 被接合焊盤覆蓋的區(qū)域排除而不可用于放置實際電路型式。為了在有效的電 路上實施接合，業(yè)界采用多種增強型接合焊盤結構，主要將其用于抵抗在接 合過程中施加于接合焊盤之上的機械壓力。然而，這些增強型接合焊盤結果 會增加集成電路當中的寄生電容而對芯片的性能產生不利影響。

發(fā)明內容
為了解決上述焊盤接合過程的機械壓力易對電路造成破壞，以及現(xiàn)有增 強型接合焊盤會在集成電路當中增加寄生電容的問題，本發(fā)明提供集成電路 的接合焊盤結構。
根據(jù)本發(fā)明之一實施例，提供一種集成電路的接合焊盤結構，包含導 電焊盤，置于第一電介質層上；第一導電區(qū)塊，形成于該第一電介質層之下的第二電介質層當中，并且該第 一導電區(qū)塊通過第 一通孔插塞電性連接于該 導電焊盤，其中該第一通孔插塞形成于該第一電介質層中；以及電性懸浮的 第一導電板，位于該導電焊盤下方。
根據(jù)本發(fā)明另一實施例，提供一種集成電路的接合焊盤結構，包含導 電焊盤，置于第一電介質層上；第一導電框，形成于該第一電介質層之下的 第二電介質層當中，并且該第一導電框通過第一通孔插塞電性連接于該導電 焊盤，其中該第一通孔插塞形成于該第一電介質層中；以及電性懸浮的第一 導電片，位于該導電焊盤下方并且^^皮該第一導電框所包圍。
藉此，本發(fā)明的集成電路接合焊盤結構在接合過程中，部分施加于導電 焊盤上的機械壓力可被吸收并抵消，而保護有效電路不受到隱患的損壞，并 且與現(xiàn)有技術相比本發(fā)明可顯著減少寄生電容，保證芯片的性能。


圖1是根據(jù)本發(fā)明第一實施例，可在有效電路上進行接合并減少寄生電 容的較佳集成電路樞軸部分的簡略橫截面示意圖。
圖2是圖1的較低層部分的接合焊盤結構透視示意圖。
圖3為根據(jù)本發(fā)明第二實施例的另 一個較佳集成電路的簡略橫截面示意圖。
圖4至圖7根據(jù)本發(fā)明顯示的是由導電框包圍的導電片的各種變異型式 俯視示意圖。
圖8為根據(jù)本發(fā)明第三實施例的集成電路的簡略橫截面示意圖。 圖9為根據(jù)本發(fā)明第四實施例的集成電路的簡略橫截面示意圖。 圖10為圖9中接合焊盤結構的導電方塊以及電性懸浮的導電板的俯視示意圖。
具體實施例方式
為了讓本發(fā)明的上述和其它目的、特征、和優(yōu)點能更明顯易懂，下文特 舉多個4交佳實施例，并配合附圖，作詳細說明如下
按照附圖解釋本發(fā)明的實施例。在本發(fā)明說明書與附圖中，符號"Mn" 指代集成電路芯片中制造的金屬層的最頂層，而"Mn-l"指代僅比金屬層最頂層低一層的金屬層，以此類推，其中n的范圍可在5到8之間，但并不僅限于此。 金屬層的材質可包含但不限于鎳(nickel)、鈷(cobalt)、銅(copper)、鋁(aluminum) 或其組合。符號"V"指代在兩相鄰半導體金屬層之間的通孔插塞(via plug)。 例如，Vn指代將Mn-1與Mn連接的通孔插塞。
在本說明書中，.諸如"覆蓋于基底上"，"在層之上"或是"在膜上"的表述 是筒單說明相對于底層(base layer)表面的位置關系，而忽略中間層 (intermediate layer)的存在。因此，這些表述不僅僅表示層的直接接觸，也可 表示一個或多個疊片(laminated)層不接觸的狀態(tài)。此處對于術語"低介電常數(shù) (low dielectric constant)"或"低k"的使用意指介電常數(shù)(k值)低于傳統(tǒng)氧化硅 (silicon oxide)的介電常數(shù)。低k介電常數(shù)可小于4。
請同時參考圖1與圖2。圖1是根據(jù)本發(fā)明第一實施例，可在有效電路上 進行接合并減少寄生電容的較佳集成電路1樞軸部分的筒略橫截面示意圖。圖 2是圖1的較低層部分的接合焊盤結構透視示意圖。
如圖1與圖2所示，根據(jù)本發(fā)明的實施例，集成電路1包含4^焊盤區(qū)10。 在接合焊盤區(qū)10內提供接合焊盤結構100。有效電路200可在接合焊盤結構100 之下直接形成。舉例而言，有效電路200可包含輸入/輸出(I/O)電路或靜電放 電(Electrostatic Discharge, ESD)保護電路，其中的每一個可進一步由多個半 導體組件202構成，如金屬氧化物半導體場效應晶體管 (Metal-Oxide-Semiconductor Field-Effect Transistors, MOSFETs)的半導體組件 202設置于半導體基底(substrate)101主表面之上。金屬層間電介質層 (Inter-metal dielectric, IMD) 120 128設置于半導體基底101之上。金屬層間 電介質層120 128可由低介電常數(shù)(低k)材質或超低k(k〈2.5)材質形成，且不 限于此。金屬層間電介質層120 128可進一步包含如氧化硅、氮化硅(silicon nitride)、碳化硅、氮氧化硅或其組合的介電材質。
根據(jù)本發(fā)明，金屬層Ml Mn以及各自的通孔插塞可利用傳統(tǒng)的銅鑲嵌 (damascene)制程或雙鑲嵌制程，該技術為本領域中所熟知，故不進一步討"i侖。 在金屬層間電介質層122中制成金屬層的第一層即Ml。觸點插塞(contact plug)220通常為鴒插塞，形成于金屬層間電介質層120之中以將M1與半導體組 件202相連接。在金屬層間電介質層126中制成最頂層金屬層Mn以及與其一體 化的(integral)通孔插塞Vn。在金屬層間電介質層124中制成比Mn低一層的金屬層Mn-l。
接合焊盤結構100包含導電焊盤102，導電焊盤102形成于金屬層間電介 質層128,而金屬層間電介質層128直接位于金屬層間電介質層126之上。導電 焊盤102的材質可包含但不限于鎢、鋁、銅或其組合。如氮化硅或可照像確定 的(photo-defmable)聚酰亞胺(polyimide)的鈍化層(passivation layer) 130可直才妻 設置于金屬層間電介質層128之上并且覆蓋導電焊盤102的外圍(periphery)。在 鈍化層130中，提供開口 132以使導電焊盤102的部分棵露以助實施后續(xù)的#^ 過程。導電焊盤102可才艮據(jù)傳統(tǒng)方法確定。例如，可首先在金屬層間電^h質層 128執(zhí)行干燥蝕刻(dry etching)制程以蝕刻出通孔開口 ?？蓪嵤﹤鹘y(tǒng)的鋁噴鍍 (sputtering)制程以將鋁噴鍍到通孔開口內部以及金屬層間電介質層128之上。 可實施傳統(tǒng)的平版印刷術(lithography)與金屬干燥蝕刻技術以形成 一體化的 導電焊盤102與通孔插塞103。通孔插塞103可以是多種形狀的，例如方形或是 條形。通孔插塞103的材質可包含但不限于鎢、鉛、銅或其組合。
沖妻合焊盤結構100可進一步包含導電框104，導電框104形成于金屬層最 頂層Mn中。導電框104可環(huán)繞于電性懸浮的導電片114(conductivepiece),其 中電性懸浮的導電片114也形成于金屬層最頂層Mn中。導電框104與電性懸浮 的導電片114的材質可包含但不限于鎳、鈷、銅、鋁或其組合。通過導電通孔 插塞1(B，導電框104與覆蓋的導電焊盤102電性連接。導電片114與導電框104 相分離。導電框104可具有與覆蓋的導電焊盤102的外圍輪廓相應的形狀與尺 寸。簡潔起見，在圖2中略去導電焊盤102與通孔插塞103。
如圖2所示的較佳視圖，接合焊盤結構100可進一步包含形成于金屬層 Mn-l的導電框106。相似的，導電框106可環(huán)繞在同樣形成于金屬層Mn-l的電 性懸浮的導電片116周圍。導電框106與電性懸浮的導電片116的材質可包^j旦 不限于鎳、鈷、銅、鋁或其組合。通過通孔插塞105，導電框106電性連接于 覆蓋的導電框104。通孔插塞105可以為各種形狀，例如方形或條形。導電片 116與導電框106相分離。導電框106可具有與覆蓋的導電框104的外圍4侖廓相 應的形狀與尺寸。電性懸浮的導電片114與導電片116可有助于減少集成電^各1 的寄生電容。
在接合過程中，部分施加于導電焊盤102上的機械壓力可被導電框104、 導電框106以及導電片114、導電片116吸收并^l氐消，藉此保護位于下方的有效電路200不受到隱患的損壞。根據(jù)仿真結果，與先前技術中的結構相比(寄生 電容〉200fF),本發(fā)明的集成電路1可顯著減少寄生電容(寄生電容-42fF)。
圖3為根據(jù)本發(fā)明第二實施例的另一個較佳集成電路la的簡略橫截面示 意圖。如圖3中所示，圖1中的4^焊盤結構100與圖3中的^^焊盤結構100a 的不同之處在于，電性懸浮的導電片114與導電片116通過虛擬的(dummy)通 孔插塞115連接在一起，其中，可利用鑲嵌方法，將虛擬的通孔插塞115與導 電片114一體化地形成。簡潔起見，其它與圖l相似之處不再贅述。
圖4至圖7才艮據(jù)本發(fā)明顯示的是由導電框104或導電框106包圍的導電片 的各種變異型式俯視示意圖。圖4中，多個電性懸浮的條形導電片414彼此并 列排布，并且凈皮導電框104或導電框106所包圍。在圖5中，多個電性懸浮的方 形導電片514^皮導電框104或導電框106所包圍。如圖6所示，四個并列條形導 電片組614凈皮導電框104或導電框106所包圍。 一個并列條形導電片組614與其 相鄰的并列條形導電片組614垂直(perpendicular)排布。如圖7所示，接合悍盤 結構包含導電框704與兩個電性懸浮的導電片714，其中導電框704具有開放式 的側邊，而電性懸浮的導電片714位于連接肋(rib)704a的兩側。
圖8為才艮據(jù)本發(fā)明第三實施例的集成電路lb的簡略橫截面示意圖。如圖8 所示，集成電路lb包含接合焊盤區(qū)10。在接合焊盤區(qū)10當中提供接合焊盤結 構100b。有效電路200可直接形成于接合焊盤結構100b之下。有效電路200可 包含1/0電路或者靜電放電保護電路，其中的每一個可進一步由多個半導體組 件202構成，半導體組件202制造于半導體基底101主表面之上。金屬層間電介 質層120~128置于半導體基底101之上。金屬層間電介質層120~128可由低介 電常數(shù)(低k)材質或超低k(k〈2.5)材質形成，且不限于此?？衫脗鹘y(tǒng)的銅鑲 嵌制程或雙鑲嵌制程，在金屬層間電介質層122-126中分別制成金屬層 Ml Mn以及各自的通孔插塞，例如在金屬層間電介質層126中制成最頂層金 屬層Mn以及與其一體化的通孔插塞Vn。觸點插塞220通常為鎢插塞，形成于 金屬層間電介質層120之中以將Ml與半導體組件202相連接。
#^焊盤結構100b包含導電焊盤102,導電焊盤102形成于金屬層間電介 質層128上，而金屬層間電介質層128直4務(立于金屬層間電介質層126之上。如 氮化硅或聚酰亞胺的鈍化層130可直接置于金屬層間電介質層128之上并JL^ 蓋導電焊盤102的外圍。在鈍化層130中，提供開口 132以使導電焊盤l(n的部分棵露以助實施后續(xù)的接合過程。導電焊盤102可根據(jù)傳統(tǒng)方法確定。例如，
可首先在金屬層間電介質層128執(zhí)行千燥蝕刻制程以蝕刻出通孔開口 。可實施 傳統(tǒng)的鋁噴鍍制程以將鋁噴鍍到通孔開口內部以及金屬層間電介質層128之 上。可實施傳統(tǒng)的平版印刷術與金屬干燥蝕刻技術以形成一體化的導電焊盤 102與通孔插塞103。通孔插塞103可以是多種形狀的，例如方形或是條形。 接合焊盤結構100b可進一步包含導電方塊104a以及電性懸浮的導電板 (plate)114a，兩者皆形成于金屬層最頂層Mn中。導電方塊104a以及電性懸浮 的導電板114a皆可直接位于導電焊盤102之下，其中電性懸浮的導電板114a 可具有比導電方塊104a更大的表面區(qū)域。導電板114a與導電方塊104a相分離。 通過導電通孔插塞103，導電方塊104a與覆蓋的導電焊盤102電性連接。形成 于金屬層Mn-l中導電方塊106a直接位于導電方塊104a之下。通過導電通孔插 塞105a，導電方塊106a與覆蓋的導電方塊104a電性連4妻。通孔插塞105a可具 有多種形狀，例如方形或條形。電性懸浮的導電板114a有助于減少集成電路 lb中的寄生電容。
圖9為根據(jù)本發(fā)明第四實施例的集成電路lc的簡略橫截面示意圖。相似 的，集成電路lc包含接合焊盤區(qū)10。在接合焊盤區(qū)10當中提供接合焊盤結構 100c。有效電路200可直接形成于接合焊盤結構100c之下。有效電i 各200可包 含1/0電路或者靜電放電保護電路，其中的每一個可進一步由多個半導體組件 202構成，半導體組件202制造于半導體基底101主表面之上。金屬層間電介質 層120 128置于半導體基底101之上。金屬層間電介質層120 128可由低介電 常數(shù)(低k)材質或超低k(k〈2.5)材質形成，且不限于此。可利用傳統(tǒng)的銅鑲嵌 制程或雙鑲嵌制程，在金屬層間電介質層122-126中分別制成金屬層Ml Mn 以及各自的通孔插塞，例如在金屬層間電介質層126中制成最頂層金屬層Mn 以及與其一體化的通孔插塞Vn。觸點插塞220通常為鴒插塞，形成于金屬層 間電介質層120之中以將Ml與半導體組件202相連接。
接合焊盤結構100c包含導電焊盤102，導電焊盤102形成于金屬層間電介 質層128,而金屬層間電介質層128直接位于金屬層間電介質層126之上。如氮 化硅或聚酰亞胺的鈍化層130可直接置于金屬層間電介質層128之上并且覆蓋 導電焊盤102的外圍。在鈍化層130中，提供開口 132以使導電焊盤102的部分 棵露以助實施后續(xù)的接合過程。導電焊盤102可根據(jù)傳統(tǒng)方法確定。例如，可首先在金屬層間電介質層128執(zhí)行干燥蝕刻制程以蝕刻出通孔開口?？蓪嵤﹤鹘y(tǒng)的鋁噴鍍制程以將鋁噴鍍到通孔開口內部以及金屬層間電介質層128之上。可實施傳統(tǒng)的平版印刷術與金屬干燥蝕刻技術以形成一體化的導電焊盤102與通孔插塞103。通孔插塞103可以是多種形狀的，例如方形或是條形。
接合焊盤結構100c可進一步包含導電方塊104a以及電性懸浮的導電板114a，兩者皆形成于金屬層最頂層Mn中。導電方塊104a以及電性懸浮的導電板114a皆可直接位于導電焊盤102之下，其中電性懸浮的導電板114a可具有比導電方塊104a更大的表面區(qū)域。導電板114a與導電方塊104a相分離。通過導電通孔插塞103,導電方塊104a與覆蓋的導電焊盤102電性連接。形成于金屬層Mn-l中導電方塊106a直接位于導電方塊104a之下。通過導電通孔插塞105a，導電方塊106a與覆蓋的導電方塊104a電性連接。通孔插塞105a可具有多種形狀，例如方形或條形。接合焊盤結構100c進一步包含同樣形成于金屬層Mn-l的電性懸浮的導電板116a。電性懸浮的導電板116a可直接位于電性懸浮的導電板114a之下，并且電性懸浮的導電板116a可通過虛擬的通孔插塞115a與電性懸浮的導電板114a相連接。電性懸浮的導電板114a與116a有助于減少集成電路lc中的寄生電容。
圖10為圖9中4^焊盤結構100c的導電方塊104a以及電性懸浮的導電板114a的俯視示意圖。如圖IO所示，導電方塊104a與導電板114a電性相分離。
起見，此處僅顯示導電方塊104a與電性懸浮的導電板114a。如前所述，接合焊盤結構100c進一步包含直接位于電性懸浮的導電板114a之下的另一電性懸浮的導電板(未在圖IO中明確指出)，并且通過虛擬通孔插塞與電性懸浮的導電板114a電性連接(未在圖IO中明確指出)。
此外，本領域的普通技術人員應可了解可能會存在一個或者多個懸浮導電片或導電板，例如，兩個或四個導電片或導電板。懸浮的導電片或導電板可制造于集成電路互聯(lián)結構的任意一層中，并不僅限于金屬層Mn-l或是Mn。
雖然本發(fā)明已以具體實施例揭露如上，然其并非用以限定本發(fā)明，任何本領域的普通技術人員，在不脫離本發(fā)明的精神和范圍內，當可作些許的更動與潤飾，因此本發(fā)明的保護范圍當視權利要求書所界定的為準。
權利要求
1.一種集成電路的接合焊盤結構，其特征在于，包含導電焊盤，設置于第一電介質層上；第一導電區(qū)塊，形成于所述第一電介質層之下的第二電介質層中，并且所述第一導電區(qū)塊通過第一通孔插塞電性連接于所述導電焊盤，其中所述第一通孔插塞形成于所述第一電介質層中；以及電性懸浮的第一導電板，位于所述導電焊盤下方。
2. 根據(jù)權利要求1所述的集成電路的接合焊盤結構，其特征在于，所述 第一導電區(qū)塊與所述電性懸浮的第一導電板均設置于所述集成電路的最頂層 金屬層中。
3. 根據(jù)權利要求1所述的集成電路的接合焊盤結構，其特征在于，所述 第 一導電區(qū)塊與所述電性懸浮的第 一導電板均直接位于所述導電焊盤的下方。
4. 根據(jù)權利要求1所述的集成電路的接合焊盤結構，其特征在于，所述 電性懸浮的第一導電板具有比所述第一導電區(qū)塊更大的表面區(qū)域。
5. 根據(jù)權利要求1所述的集成電路的接合焊盤結構，其特征在于，進一 步包含第二導電區(qū)塊，形成于所述第二電介質層之下的第三電介質層中，其 中所述第二導電區(qū)塊通過第二通孔插塞電性連接所述第一導電區(qū)塊，而所述 第二通孔插塞形成于所述第二電介質層當中。
6. 根據(jù)權利要求5所述的集成電路的接合焊盤結構，其特征在于，所述 第二通孔插塞與所述第 一導電區(qū)塊是一體化形成的。
7. 根據(jù)權利要求1所述的集成電路的接合焊盤結構，其特征在于，所述 第 一通孔插塞與所述導電焊盤是一體化形成的。
8. 根據(jù)權利要求1所述的集成電路的接合焊盤結構，其特征在于，進一 步包含電性懸浮的第二導電板，直接位于所述電性懸浮的第一導電板下方。
9. 根據(jù)權利要求8所述的集成電路的接合焊盤結構，其特征在于，所述 電性懸浮的第二導電板通過虛擬的通孔插塞與所述電性懸浮的第一導電板連 接。
10. 根據(jù)權利要求1所述的集成電路的接合焊盤結構，其特征在于，有效 電路直接位于所述接合焊盤結構下方。
11. 一種集成電路的接合焊盤結構，其特征在于，包含 導電焊盤，設置于第一電介質層上；第一導電框，形成于所述第一電介質層之下的第二電介質層中，并且所 述第 一導電框通過第 一通孔插塞電性連接所述導電焊盤，其中所述第 一通孔 插塞形成于所述第一電介質層中；以及電性懸浮的第一導電片，位于所述導電焊盤下方并且凈皮所述第一導電框 所包圍。
12. 根據(jù)權利要求11所述的集成電路的接合焊盤結構，其特征在于，所 述第一導電框與所述電性懸浮的第一導電片均設置于所述集成電路的最頂層 金屬層中。
13. 根據(jù)權利要求11所述的集成電路的接合焊盤結構，其特征在于，所 述第一導電框與所述電性懸浮的第一導電片均直接位于所述導電焊盤的下 方。
14. 根據(jù)權利要求11所述的集成電路的接合焊盤結構，其特征在于，所 述第一導電框具有相應于所述導電焊盤外圍輪廓的形狀與尺寸。
15. 根據(jù)權利要求11所述的集成電路的接合焊盤結構，其特征在于，進一步包含第二導電框，形成于所述第二電介質層之下的第三電介質層中，其 中所述第二導電框通過第二通孔插塞電性連接于所述第一導電框，而所述第二通孔插塞形成于所述第二電介質層中。
16. 根據(jù)權利要求15所述的集成電路的接合焊盤結構，其特征在于，所 述第二通孔插塞與所述第 一導電框是一體化形成的。
17. 根據(jù)權利要求11所述的集成電路的接合焊盤結構，其特征在于，所 述第 一通孔插塞與所述導電焊盤是一體化形成的。
18. 根據(jù)權利要求11所述的集成電路的接合焊盤結構，其特征在于，進 一步包含電性懸浮的第二導電片，直接位于所述電性懸浮的第一導電片下方。
19. 根據(jù)權利要求18所述的集成電路的接合焊盤結構，其特征在于，所 述電性懸浮的第二導電片通過虛擬的通孔插塞與所述電性懸浮的第 一導電片 連接。
20. 根據(jù)權利要求18所述的集成電路的接合焊盤結構，其特征在于，所 述電性懸浮的第二導電片被所述第二導電框所包圍。
全文摘要
本發(fā)明提供一種集成電路的接合焊盤結構。其中集成電路的接合焊盤結構，包含導電焊盤，置于第一電介質層上；第一導電區(qū)塊，形成于該第一電介質層之下的第二電介質層當中，并且該第一導電區(qū)塊通過一第一通孔插塞電性連接于該導電焊盤，其中該第一通孔插塞形成于該第一電介質層中；以及電性懸浮的第一導電板，位于該導電焊盤下方。藉此，本發(fā)明的集成電路接合焊盤結構在接合過程中，部分施加于導電焊盤上的機械壓力可被吸收并抵消，而保護有效電路不受到隱患的損壞，并且與現(xiàn)有技術相比本發(fā)明可顯著減少寄生電容，保證芯片的性能。
文檔編號H01L23/485GK101626002SQ200910129520
公開日2010年1月13日 申請日期2009年3月20日 優(yōu)先權日2008年7月7日
發(fā)明者莊健暉, 張?zhí)聿? 道 鄭, 黃柏獅 申請人:聯(lián)發(fā)科技股份有限公司