專(zhuān)利名稱(chēng)：半導(dǎo)體元件及其制法的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體元件，且特別涉及一種柵極結(jié)構(gòu)及其制法。
背景技術(shù)：
半導(dǎo)體集成電路(integrated circuit, IC)已經(jīng)歷快速的發(fā)展。隨著IC材料 與設(shè)計(jì)上的發(fā)展，使得IC每一個(gè)世代擁有比前一個(gè)世代小且復(fù)雜的電路。 然而，這些發(fā)展也提高了IC工藝的復(fù)雜度，為了實(shí)現(xiàn)這些先進(jìn)IC，在IC的 工藝上也需要對(duì)等的發(fā)展。
IC發(fā)展的過(guò)程中，當(dāng)IC幾何尺寸(亦即工藝所能得到的最小元件(或線(xiàn))) 逐漸縮小的同時(shí)，功能元件的密度(亦即每單位芯片面積中的內(nèi)連線(xiàn)元件)隨 之逐漸增加。尺寸縮小的好處在于增加生產(chǎn)效率(production efficiency)與降低 相關(guān)工藝成本。然而，尺寸的縮小也產(chǎn)生相對(duì)較高的耗電量(power dissipation),此問(wèn)題可通過(guò)使用低耗電元件而解決，例如互補(bǔ)金屬氧化物半 導(dǎo)體(CMOS)元件。CMOS元件一般包括柵極氧化層與多晶硅柵極電極。當(dāng) 元件尺寸逐漸縮小時(shí)，為了增進(jìn)元件的效能，需要將柵極氧化層與多晶硅柵 極金屬分別置換成高介電常數(shù)(high-k)柵極介電層與金屬柵極電極。然而，當(dāng) 整合高介電常數(shù)介電層/金屬柵極電極于CMOS工藝時(shí)會(huì)產(chǎn)生一些問(wèn)題，例 如，柵極圖案化或蝕刻時(shí)，高介電常數(shù)(high-k)柵極介電層與金屬柵極電極的 邊緣可能會(huì)受到傷害。再者，當(dāng)進(jìn)行后續(xù)熱處理工藝時(shí)，高介電常數(shù)(high-k) 柵極介電層與金屬柵極電極可能會(huì)受到污染。因此，使得元件的效能降低， 例如載子遷移率(carrier mobility)、臨界電壓(threshold voltage)與可靠度 (reliability)。

發(fā)明內(nèi)容
本發(fā)明提供一種半導(dǎo)體元件，包括 一半導(dǎo)體基材；以及一晶體管，形 成于該半導(dǎo)體基材之中，其中該晶體管包括 一高介電常數(shù)介電層，形成于該半導(dǎo)體基材之上，其中該高介電常數(shù)介電層具有一第一長(zhǎng)度，且該第一長(zhǎng)
度是從該高介電常數(shù)介電層的一側(cè)壁測(cè)量到另一側(cè)壁； 一金屬柵極，形成于 該高介電柵極介電層之上，其中該金屬柵極具有一第二長(zhǎng)度，且該第二長(zhǎng)度 是從該金屬柵極的一側(cè)壁測(cè)量到另一側(cè)壁，而該第二長(zhǎng)度小于該第一長(zhǎng)度。
本發(fā)明另外提供一種半導(dǎo)體元件的制法，包括以下步驟提供一半導(dǎo)體 基材；形成一高介電常數(shù)介電層于該半導(dǎo)體基材之上；形成一金屬柵極于該 高介電常數(shù)介電層之上；移除部分該金屬柵極，以形成一柵極結(jié)構(gòu)的第一部 分，其中該第一部分具有一第一長(zhǎng)度，該第一長(zhǎng)度是從部分被移除的金屬柵 極的一側(cè)壁至另一側(cè)壁；以及移除部分該高介電常數(shù)介電層，以形成該柵極 結(jié)構(gòu)的第二部分，其中該第二部分具有一第二長(zhǎng)度，該第二部分是從部分被 移除的金屬柵極的一側(cè)壁至另一側(cè)壁，且該第二長(zhǎng)度大于該第一長(zhǎng)度。
本發(fā)明亦提供一種半導(dǎo)體元件，包括 一半導(dǎo)體基材；以及一元件，形 成于該半導(dǎo)體基材之上，其中該元件包括 一高介電常數(shù)介電層，形成于該 半導(dǎo)體基材之上； 一金屬柵極層，形成于該高介電常數(shù)介電層之上，其中該 金屬柵極具有一第一側(cè)壁與一第二側(cè)壁；以及一密封層，形成于該第一側(cè)壁 與該第二側(cè)壁之上；其中該高介電常數(shù)介電層包括一第一部分延伸一第一長(zhǎng) 度超過(guò)該金屬柵極的第一側(cè)壁，以及一第二部分延伸一第二長(zhǎng)度超過(guò)該金屬 柵極的第二側(cè)壁。
本發(fā)明公開(kāi)的方法提供一種簡(jiǎn)單且有效的非垂直式柵極結(jié)構(gòu)，當(dāng)進(jìn)行半 導(dǎo)體工藝時(shí)，此結(jié)構(gòu)通過(guò)降低高介電常數(shù)層與金屬柵極層的受到傷害(例如損 失或是污染)的風(fēng)險(xiǎn)，以提升元件的效能與可靠度。此處所公開(kāi)的方法與元件 能容易的整合于目前的CMP工藝流程，因此能應(yīng)用于未來(lái)和各種發(fā)展的技 術(shù)中。通過(guò)控制不同的蝕刻輪廓，高介電常數(shù)層可具有各種形狀。進(jìn)行半導(dǎo) 體工藝時(shí)，可通過(guò)各種密封結(jié)構(gòu)密封非垂直式柵極結(jié)構(gòu)，用以保護(hù)高介電常 數(shù)層與金屬柵極層。
為讓本發(fā)明的上述和其他目的、特征、和優(yōu)點(diǎn)能更明顯易懂，下文特舉 出較佳實(shí)施例，并配合附圖，作詳細(xì)說(shuō)明如下。


圖l為一流程圖，用以說(shuō)明本發(fā)明制備半導(dǎo)體元件的方法，此元件具有非平坦的垂直式側(cè)壁的柵極結(jié)構(gòu)。
圖2A 2F為一系列剖面圖，用以說(shuō)明依照本發(fā)明圖1所示方法的各個(gè)工 藝階段。
圖3為一半導(dǎo)體元件的剖面圖，其顯示與圖2A 2F不同的密封結(jié)構(gòu)。 圖4為一半導(dǎo)體元件的剖面圖，其顯示具有傾斜的輪廓的高介電常數(shù)層。 并且，上述附圖中的附圖標(biāo)記說(shuō)明如下 100 ~方法
110 提供具有柵極介電層、金屬層與多晶硅層的基材
120 ~從多晶硅層與金屬柵極層形成柵極結(jié)構(gòu)的第一部分，此第一部分 具有一第一長(zhǎng)度
130 ~形成第一密封層于多晶硅層與金屬柵極層的側(cè)壁
140 ~柵極介電層利用第一密封層作為掩模以形成柵極結(jié)構(gòu)的第二部 分，其中第二部分具有一第二長(zhǎng)度，且第二長(zhǎng)度大于第一長(zhǎng)度
150 ~形成一第二密封層于柵極結(jié)構(gòu)第二部分的柵極介電層的側(cè)壁上
200 ~半導(dǎo)體元件
202 ~基材
204、 204a~柵極介電層 206、 206a ~金屬柵極層 208、 208a ~多晶硅層
209 ~柵極結(jié)構(gòu)
210 ~第一長(zhǎng)度 220 ~密封層 220a~密封層
231、 232 ~延伸部分 240 密封層 250、 270 厚度 280-延伸長(zhǎng)度 290 "通道區(qū)域 300 ~半導(dǎo)體元件 310 ~密封層
6400 ~半導(dǎo)體元件 410 ~傾斜的輪廓 431、 432 ~延伸部分 450 ~密封層
具體實(shí)施例方式
以下特舉出本發(fā)明的實(shí)施例，并配合附圖作詳細(xì)說(shuō)明。以下實(shí)施例的元 件和設(shè)計(jì)是為了簡(jiǎn)化本發(fā)明，并非用以限定本發(fā)明。舉例而言，說(shuō)明書(shū)中提 及形成第一特征位于第二特征之上，其包括第一特征與第二特征是直接接觸 的實(shí)施例，另外也包括于第一特征與第二特征之間另外有其他特征的實(shí)施 例，因此，第一特征與第二特征并非直接接觸。此外，為了簡(jiǎn)化與清晰的目 的，各種特征可能用不同的尺寸簡(jiǎn)化地繪出。
依照本發(fā)明所公開(kāi)的各種實(shí)施例，圖1顯示半導(dǎo)體元件的制作方法100
的流程圖，其中半導(dǎo)體元件的柵極結(jié)構(gòu)具有一非平坦的垂直側(cè)壁。依照?qǐng)D1
所示的方法100，圖2A至圖2F顯示半導(dǎo)體元件200于各個(gè)工藝階段的剖面 圖。須注意的是，部分的半導(dǎo)體元件200可以使用一般CMOS工藝的技術(shù)流 程，因此，在此簡(jiǎn)化某些工藝步驟。再者，為了對(duì)本發(fā)明概念有更佳的了解， 因此簡(jiǎn)化圖2A至圖2C的圖示。例如，對(duì)單一元件而言，雖然圖中僅顯示一 柵極堆疊，但應(yīng)能理解的是，半導(dǎo)體元件200可包括其他各種元件，例如晶 體管、電阻、電容、電熔絲等等用以形成一集成電路(IC)。
半導(dǎo)體元件的制作方法IOO起始于方塊110，其提供具有一柵極介電層、 金屬層與多晶硅層的基材。請(qǐng)參見(jiàn)圖2A，半導(dǎo)體元件200可包括一半導(dǎo)體 基材202，例如一硅基材。此基材202可另外包括硅化鍺、砷化鎵、或其他 適合的半導(dǎo)體材料?；?02還可包括其他特征，例如各種摻雜區(qū)域，如p 型阱或n型阱，阻障層，和/或外延層。再者，基材202可以是半導(dǎo)體位于絕 緣體之上，例如絕緣層上覆硅(silicon on insulator, SOI)。于另外的實(shí)施例中， 半導(dǎo)體基材202可包括一摻雜外延層， 一梯度(gradient)半導(dǎo)體層，和/或還可 包括一半導(dǎo)體層位于另一不同類(lèi)型的半導(dǎo)體層之上，例如硅層位于硅化鍺層 之上。于其他實(shí)施例中， 一化合物半導(dǎo)體基材可包括多層硅結(jié)構(gòu)，或者是含 有多層化合物半導(dǎo)體結(jié)構(gòu)的硅基材。半導(dǎo)體元件200還可包括一絕緣結(jié)構(gòu)(圖中未顯示)，例如淺溝槽隔離結(jié) 構(gòu)(shallow trench isolation, STI)，形成于基材202之中，用以隔離基材202的 有源區(qū)域。隔離結(jié)構(gòu)可由氧化硅，氮化硅，氮氧化硅，摻雜氟的硅酸鹽(FSG)， 和域本領(lǐng)域熟知的低介電常數(shù)(low k)材料所組成。
半導(dǎo)體元件200可包括一柵極介電層204，其柵極介電層204包括界面 層/高介電常數(shù)層形成于基材202之上。界面層可包括厚度為約5-10埃的氧 化硅層。高介電常數(shù)層可通過(guò)原子層沉積法(atomic layer deposition, ALD)、 化學(xué)氣相沉積法(chemical vapor deposition, CVD)或其他適合的方法形成于界 面層之上。高介電常數(shù)層的厚度可為約10埃 40埃。高介電常數(shù)層可包括氧 化鉿(HfQ2)。另外，高介電常數(shù)層可視需要包括其他高介電常數(shù)材料，例如 氧硅化鉿(HfSiO)、氮氧硅化鉿(HfSiON)、氧鉭化鉿(HfTaO)、氧鈦化鉿 (HfTiO)、氧鋯化鉿(HfZrO)或上述的組合。為了分別正確執(zhí)行NMOS晶體管 元件或PMOS晶體管元件的功能，半導(dǎo)體元件200還可包括一或多層蓋層， 其用以調(diào)整柵極電極的功函數(shù)(workfimction)。例如，蓋層可包括氧化鑭、氧 硅化鑭(LaSiO)、氧化鎂、氧化鋁或其他適合的介電材料。蓋層可形成于高介 電常數(shù)層之上或之下。
半導(dǎo)體元件200還包括金屬柵極層206形成于柵極介電層204之上。金 屬柵極層206的厚度可為約10埃~500埃?？赏ㄟ^(guò)各種沉積方法形成金屬層 214，例如CVD、物理氣相沉積(PVD或?yàn)R鍍)、電鍍或其他適合的方法。金 屬層206可包括TiN、 TaN、 ZrSi2、 MoSi2、 TaSi2、 NiSi2、 WN、上述的組合 或其他適合的金屬材料。半導(dǎo)體元件200可包括多晶硅層208，其通過(guò)沉積 法或其他適合的工藝方法形成金屬柵極層206之上。
方法100接著進(jìn)行方塊120,其從多晶硅層與金屬柵極層形成一柵極結(jié) 構(gòu)的第一部分，此第一部分具有一第一長(zhǎng)度。請(qǐng)參見(jiàn)圖2B，半導(dǎo)體元件200 可包括一硬掩模(hard mask)(圖中未顯示)形成于多晶硅層208之上。此硬掩 模層可利用沉積工藝或其他適合的工藝形成。硬掩?？砂ǖ?、氮氧化 硅、碳化硅或其他適合的材料。 一圖案化光致抗蝕劑層(圖中未顯示)可利用 光刻工藝(photolithography)形成，其用以圖案化柵極。光刻工藝可包括旋轉(zhuǎn) 涂布(spin coating)、軟烘烤(soft-baking)、曝光(exposure)、后烘烤(post-baking)、 顯影(developing)、潤(rùn)洗(rising)、干燥(drying)或其他適合的工藝。另外，圖案
8化方法可包括進(jìn)行浸潤(rùn)式光刻(immersion lithography)、電子束光刻(electron beamlithography)或其他適合的方法?？墒褂梦g刻工藝圖案化硬掩模，且硬掩 模可用于圖案化多晶硅層208與金屬柵極層206，以形成柵極結(jié)構(gòu)209。蝕 刻工藝可具有高選擇性以使蝕刻工藝可停止于柵極介電層204?？衫脛兂?法(stripping)或其他適合的方法移除圖案化光致抗蝕劑層與硬掩模層。因此， 柵極結(jié)構(gòu)209可具有一多晶硅層208a與一金屬柵極層206a，當(dāng)沿著通道長(zhǎng) 度測(cè)量時(shí)，此兩者具有長(zhǎng)度210。長(zhǎng)度210的大小可視工藝技術(shù)而變(例如90 證、65 nm、 45 nm或更小)。
方法100接著進(jìn)行方塊130，其形成第一密封層于多晶硅層與金屬柵極 層的側(cè)壁。請(qǐng)參見(jiàn)圖2C， 一密封層220通過(guò)CVD或其他適合的沉積方法形 成于柵極結(jié)構(gòu)209與柵極介電層204之上。此密封層220可包括一介電材料， 例如氮化硅(SiNJ、氧化硅(SiO》、氮氧化硅(SiON)、碳化硅(SiC)或其他適合 的材料。于一些實(shí)施例中，密封層220可包括硅或硅化鍺(SiGe)。另外，密 封層220可視需要包括氧氣吸收材料(oxygen getting material),例如包含Ti、 Ta、 Zr、 Hf、 W、 Mo、和/或上述組合的介電材料。密封層220可包括單一 層或多層結(jié)構(gòu)。例如，密封層220可包括一氧氣吸收材料層與一層富含硅的 介電層和/或含氮的介電層。請(qǐng)參見(jiàn)圖2D，對(duì)密封層220進(jìn)行一蝕刻工藝， 如干式蝕刻工藝(例如非等向性蝕刻)，以使密封層的一部分220a留在金屬柵 極層206a的側(cè)壁，以及位于一部分或全部的多晶硅層208a的側(cè)壁。密封層 220a的厚度可視后續(xù)討論的柵極介電層所需延伸的程度而變。此處須注意的 是，當(dāng)蝕刻金屬柵極層206a下方的高介電常數(shù)材料時(shí)，密封層220a可用以 保護(hù)金屬柵極層206a免受傷害或損失，且進(jìn)行后續(xù)工藝時(shí)，密封層220a也 可避免金屬柵極層206a氧化。
方法IOO接著進(jìn)行方塊140，利用第一密封層作為掩模蝕刻?hào)艠O介電層 以形成柵極結(jié)構(gòu)的第二部分，其中第二部分具有一第二長(zhǎng)度，且第二長(zhǎng)度大 于第一長(zhǎng)度。請(qǐng)參見(jiàn)圖2E，利用密封層220a作為保護(hù)掩模，對(duì)柵極介電層 204進(jìn)行蝕刻工藝(例如濕式蝕刻)。濕式蝕刻具有高選擇性，因此蝕刻工藝 可停止于半導(dǎo)體基材202。另外，也可視需要進(jìn)行干式蝕刻工藝，用以移除 未被保護(hù)的柵極介電層204。進(jìn)行蝕刻工藝后，柵極結(jié)構(gòu)209可包括柵極介 電層204a具有一延伸部分231與232，其分別從金屬柵極層206a的側(cè)壁延伸至密封層220a的外緣?？赏ㄟ^(guò)最佳化形成密封層220a的蝕刻工藝以精準(zhǔn) 地控制延伸部分231、 232。
方法100接著進(jìn)行方塊150，其形成一第二密封層于柵極結(jié)構(gòu)第二部分 的柵極介電層的側(cè)壁上。請(qǐng)參見(jiàn)圖2F，密封層240可通過(guò)類(lèi)似形成于密封層 220a的沉積與蝕刻工藝，形成于柵極介電層204a、密封層220a、與部分多 晶硅層208a的側(cè)壁。密封層240可通過(guò)CVD或其他適合的沉積方法形成。 可對(duì)密封層進(jìn)行蝕刻工藝，例如干式蝕刻工藝(蝕刻停止于基材)，以至于只 有一部分的密封層殘留于柵極介電層204a的側(cè)壁與密封層220a之上。此密 封層240可避免高介電常數(shù)層的曝露。密封層240可包括介電材料，例如氮 化硅(SiNx)、氧化硅(SiOO、氮氧化硅(SiON)、碳化硅(SiC)或其他適合的材料。 于一些實(shí)施例中，密封層240可包括硅或硅化鍺(SiGe)。于一些實(shí)施例中， 密封層240可使用與密封層220a相同的材料。于又一些實(shí)施例中，密封層 240可使用與密封層220a不同的材料。于其他實(shí)施例中，密封層240可包括 低介電常數(shù)材料。于又其他實(shí)施例中，密封層220a、 240可包括單一層或多 層結(jié)構(gòu)。
柵極結(jié)構(gòu)209第一部分的多晶硅層208a與金屬柵極層206a的厚度250 為約50埃~5000埃，較佳為約100埃~1000埃。柵極結(jié)構(gòu)209第一部分的金 屬柵極層206a的厚度為約0-500埃，較佳為約10埃~100埃。柵極結(jié)構(gòu)209 第二部分的柵極介電層204a(包括界面層/高介電常數(shù)層)的厚度270為約10 埃 500埃，較佳為約10埃 50埃。柵極介電層204的延伸部分231、 232具 有延伸長(zhǎng)度280為約10埃 500埃，較佳為約20埃~100埃。
此處須注意的是，當(dāng)進(jìn)行蝕刻?hào)艠O介電層204時(shí)，可能因?yàn)槲g刻工藝的 化學(xué)物質(zhì)或激烈反應(yīng)，而對(duì)高介電常數(shù)的一部分造成傷害。然而，被傷害的 部分可能遠(yuǎn)離晶體管的通道區(qū)域209。換言之，柵極介電層204a的延伸部分 231、 232可發(fā)揮緩沖的功能，以避免于通道區(qū)域290中的高介電常數(shù)層204a 受到傷害。因此，于通道區(qū)域290中的高介電常數(shù)層204a具有較佳的品質(zhì)(比 延伸部分231、 232)，因此能提供較佳的載子遷移率與可靠度。再者，延伸 部分231、 232也可發(fā)揮緩沖的功能，用以減少氧氣污染進(jìn)入通道中，因此 晶體管的臨界電壓較容易控制。相反的，大體上具有相同的尺寸的金屬柵極 與高介電常數(shù)層的垂直式柵極結(jié)構(gòu)無(wú)法提供此種緩沖，因此，當(dāng)進(jìn)行蝕刻和/或其他工藝時(shí)，高介電常數(shù)層與金屬柵極的邊緣可能受到傷害。而且，高介 電常數(shù)層可能因?yàn)檠鯕獯┻^(guò)密封層而造成污染。因此， 一旦高介電常數(shù)層受 到污染，高介電常數(shù)層的品質(zhì)、載子遷移率、臨界電壓與可靠度皆會(huì)被嚴(yán)重 的降低。
之后，本領(lǐng)域普通技術(shù)人員應(yīng)能理解的是，半導(dǎo)體元件200可進(jìn)行CMOS 工藝的流程，用以形成各種特征與結(jié)構(gòu)，例如輕摻雜源極區(qū)域(lightly doped drain regions, LDD)、側(cè)壁間隔物、源極/漏極區(qū)、硅化物區(qū)、接觸蝕刻停止 層(contact etch stop layer, CESL)、層間介電層(inter-level dielectric, ILD)、接 觸插塞/介層插塞(contacts/vias)、金屬層、保護(hù)層等等。
圖3顯示一半導(dǎo)體元件300的剖面圖，其具有和圖2A至圖2F不同的密 封結(jié)構(gòu)。除了密封結(jié)構(gòu)不同之外，半導(dǎo)體元件300類(lèi)似于圖2A至圖2F的半 導(dǎo)體元件200。為了簡(jiǎn)化和清楚起見(jiàn)，圖2A至圖2F與圖3類(lèi)似的特征使用 相同的附圖標(biāo)記表示。此處須注意的是，可利用各種密封結(jié)構(gòu)保護(hù)非垂直式 的柵極結(jié)構(gòu)209。于本實(shí)施例中，半導(dǎo)體元件300可包括一密封層220a，其 覆蓋金屬層206a，且用來(lái)形成柵極介電層204a的延伸部分。半導(dǎo)體元件300 還包括一密封層310，其大體上覆蓋整個(gè)柵極介電層204a、密封層220a與 多晶硅層208a的側(cè)壁。之后，半導(dǎo)體元件300可進(jìn)行上述討論的CMOS工 藝流程。
圖4顯示一具有傾斜的輪廓(sloped profile)高介電常數(shù)層的半導(dǎo)體元件 400的剖面圖。除了下述的差別外，半導(dǎo)體元件400可類(lèi)似于圖2A至圖2F 的半導(dǎo)體元件200。為了簡(jiǎn)化和清楚起見(jiàn)，圖2A至圖2F與圖4類(lèi)似的特征 使用相同的附圖標(biāo)記表示。半導(dǎo)體元件400可包括一半導(dǎo)體基材202， 一界 面層/高介電常數(shù)層204形成于基材202之上， 一金屬柵極層206形成于界面 層/高介電常數(shù)層204之上， 一多晶硅層208形成于金屬柵極層206之上。進(jìn) 行第一蝕刻工藝以形成多晶硅層208a與金屬柵極層206a，兩者構(gòu)成柵極結(jié) 構(gòu)的第一部分，且此第一蝕刻會(huì)停止于界面層/高介電常數(shù)層204。當(dāng)進(jìn)行第 二蝕刻工藝時(shí)，傾斜的輪廓(slopedprofile)410可形成于界面層/高介電常數(shù)層 204的延伸部分431、 432之上。然而，傾斜的延伸部分431、 432可發(fā)揮緩 沖的功能，以避免如圖2A至圖2F所述的通道區(qū)域中的高介電常數(shù)層受到傷 害。 一密封層450(類(lèi)似圖2A至圖2F的密封層220a)可沉積于基材202和柵
ii極結(jié)構(gòu)上，且為了于后續(xù)工藝中保護(hù)金屬柵極層206a與界面層/高介電常數(shù) 層204，密封層250被蝕刻至密封且覆蓋金屬柵極層206a與界面層/高介電 常數(shù)層204。
本發(fā)明于各個(gè)實(shí)施例中具有不同的優(yōu)點(diǎn)。例如，本發(fā)明所公開(kāi)的方法提 供一種簡(jiǎn)單且有效的非垂直式柵極結(jié)構(gòu)，當(dāng)進(jìn)行半導(dǎo)體工藝時(shí)，此結(jié)構(gòu)通過(guò) 降低高介電常數(shù)層與金屬柵極層的受到傷害(例如損失或是污染)的風(fēng)險(xiǎn)，以 提升元件的效能與可靠度。此處所公開(kāi)的方法與元件能容易的整合于目前的 CMP工藝流程，因此能應(yīng)用于未來(lái)和各種發(fā)展的技術(shù)中。于一些實(shí)施例中， 通過(guò)控制不同的蝕刻輪廓(etch profile control),高介電常數(shù)層可具有各種形 狀。于其他實(shí)施例中，進(jìn)行半導(dǎo)體工藝時(shí)，可通過(guò)各種密封結(jié)構(gòu)密封非垂直 式柵極結(jié)構(gòu)，用以保護(hù)高介電常數(shù)層與金屬柵極層。此處須注意的是，此處 所公開(kāi)的各個(gè)實(shí)施例提供不同的優(yōu)點(diǎn)，且所有實(shí)施例中不需要一特定的優(yōu) 點(diǎn)。
雖然本發(fā)明已以數(shù)個(gè)較佳實(shí)施例公開(kāi)如上，然而其并非用以限定本發(fā) 明，任何本領(lǐng)域普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作任
意的更動(dòng)與潤(rùn)飾，因此本發(fā)明的保護(hù)范圍當(dāng)視隨附的l^利要求所界定的范圍 為準(zhǔn)。例如，此處所公開(kāi)的方法和元件可應(yīng)用于前柵極工藝(gate first process)、后柵極工藝(gate last process),或結(jié)合兩者的工藝(hybrid process)。 于前柵極工藝中，可先形成一真正的金屬柵極，為了制作最后的元件，接著 進(jìn)行一般正常的工藝。于后柵極工藝中，先形成一虛置多晶硅柵極結(jié)構(gòu) (dummy poly gate structure),且接著進(jìn)行一般的工藝流程，直到沉積層間介電 層(interlayer dielectric),且之后虛置多晶硅柵極結(jié)構(gòu)可被移除，而被真正的 金屬柵極結(jié)構(gòu)所取代。于結(jié)合兩者的工藝中，先形成單一元件(NMOS或 PMOS元件)的金屬柵極，之后形成另一元件(NMOS或PMOS)的金屬柵極。 再者，雖然此處所公開(kāi)的方法與元件能應(yīng)用于CMOS工藝流程，須注意的是， 其他的技術(shù)也可由此處所公開(kāi)的實(shí)施例中獲益。
權(quán)利要求
1.一種半導(dǎo)體元件，包括一半導(dǎo)體基材；以及一晶體管，形成于該半導(dǎo)體基材之中，其中該晶體管包括一高介電常數(shù)介電層，形成于該半導(dǎo)體基材之上，其中該高介電常數(shù)介電層具有一第一長(zhǎng)度，且該第一長(zhǎng)度是從該高介電常數(shù)介電層的一側(cè)壁測(cè)量到另一側(cè)壁；一金屬柵極，形成于該高介電常數(shù)介電層之上，其中該金屬柵極具有一第二長(zhǎng)度，且該第二長(zhǎng)度是從該金屬柵極的一側(cè)壁測(cè)量到另一側(cè)壁，而該第二長(zhǎng)度小于該第一長(zhǎng)度。
2. 如權(quán)利要求1所述的半導(dǎo)體元件，其中該晶體管還包括一第一密封層與一第二密封層，該第一密封層用以密封該金屬柵極的每一側(cè)壁，而該第二 密封層用以密封該高介電常數(shù)介電層的每一側(cè)壁。
3. 如權(quán)利要求2所述的半導(dǎo)體元件，其中該第一密封層包括一氧氣吸收 材料。
4. 如權(quán)利要求2所述的半導(dǎo)體元件，其中該第一密封層與該第二密封層 各自包括氮化硅、氧化硅、氮氧化硅、碳化硅、硅或硅化鍺。
5. 如權(quán)利要求1所述的半導(dǎo)體元件，其中該高介電常數(shù)介電層包括一延 伸部分超過(guò)該金屬柵極的每一側(cè)壁，且該延伸部分具有傾斜的輪廓。
6. 如權(quán)利要求5所述的半導(dǎo)體元件，其中該延伸部分各自具有一延伸長(zhǎng) 度為約20-100埃。
7. —種半導(dǎo)體元件的制法，包括以下步驟-提供一半導(dǎo)體基材；形成一高介電常數(shù)介電層于該半導(dǎo)體基材之上； 形成一金屬柵極于該高介電常數(shù)介電層之上；移除部分該金屬柵極，以形成一柵極結(jié)構(gòu)的第一部分，其中該第一部分 具有一第一長(zhǎng)度，該第一長(zhǎng)度是從部分被移除的金屬柵極的一側(cè)壁延伸至另一側(cè)壁；以及移除部分該高介電常數(shù)介電層，以形成該柵極結(jié)構(gòu)的第二部分，其中該 第二部分具有一第二長(zhǎng)度，該第二部分是從部分被移除的高介電常數(shù)介電層的一側(cè)壁延伸至另一側(cè)壁，且該第二長(zhǎng)度大于該第一長(zhǎng)度。
8. 如權(quán)利要求7所述的半導(dǎo)體元件的制法，其中移除部分該高介電常數(shù) 介電層之前，還包括形成一第一密封層于該部分被移除的金屬柵極之上。
9. 如權(quán)利要求8所述的半導(dǎo)體元件的制法，其中該第一密封層包括一氧 氣吸收材料。
10. 如權(quán)利要求8所述的半導(dǎo)體元件的制法，其中移除部分該高介電常 數(shù)介電層之后，還包括形成一第二密封層于該部分被移除的高介電常數(shù)介電 層的每一側(cè)壁上。
11. 如權(quán)利要求IO所述的半導(dǎo)體元件的制法，其中該第一密封層與該第 二密封層各自包括氮化硅、氧化硅、氮氧化硅、碳化硅、硅或硅化鍺。
12. —種半導(dǎo)體元件，包括 一半導(dǎo)體基材；以及一元件，形成于該半導(dǎo)體基材之上，其中該元件包括 一高介電常數(shù)介電層，形成于該半導(dǎo)體基材之上； 一金屬柵極層，形成于該高介電常數(shù)介電層之上，其中該金屬柵極具有一第一側(cè)壁與一第二側(cè)壁；以及一密封層，形成于該第一側(cè)壁與該第二側(cè)壁之上； 其中該高介電常數(shù)介電層包括一第一部分延伸一第一長(zhǎng)度超過(guò)該金屬柵極的第一側(cè)壁，以及一第二部分延伸一第二長(zhǎng)度超過(guò)該金屬柵極的第
13. 如權(quán)利要求12所述的半導(dǎo)體元件，其中該密封層覆蓋該高介電常數(shù) 介電層的第一部分與第二部分。
14. 如權(quán)利要求12所述的半導(dǎo)體元件，其中該元件還包括 另一密封層，形成于該密封層之上，且位于該高介電常數(shù)介電層的每一側(cè)壁上;以及間隔物，形成于該另一密封層之上。
15. 如權(quán)利要求12所述的半導(dǎo)體元件，其中該第一部分與該第二部分各 自包括約20-100埃的長(zhǎng)度。
全文摘要
本發(fā)明提供一種半導(dǎo)體元件及其制法，其中此元件包括一半導(dǎo)體基材，一晶體管形成于基材之中，晶體管具有一高介電常數(shù)介電層形成于基材之上，從高介電常數(shù)介電層的一側(cè)壁測(cè)量到另一側(cè)壁，其具有一第一長(zhǎng)度，以及一金屬柵極層形成于高介電常數(shù)介電層之上，且從金屬柵極層的一側(cè)壁測(cè)量到另一側(cè)壁，其具有一第二長(zhǎng)度，其中第二長(zhǎng)度大于第一長(zhǎng)度。本發(fā)明公開(kāi)的方法提供一種簡(jiǎn)單且有效的非垂直式柵極結(jié)構(gòu)，以提升元件的效能與可靠度。
文檔編號(hào)H01L29/78GK101667594SQ20091016745
公開(kāi)日2010年3月10日 申請(qǐng)日期2009年8月25日 優(yōu)先權(quán)日2008年8月25日
發(fā)明者侯永田, 林綱正, 陳建豪, 黃國(guó)泰 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司