專利名稱：一種半導(dǎo)體制造工藝中疊加電容的結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是一種和BiCM0S (雙極互補金屬氧化物半導(dǎo)體)、CMOS (互補金屬氧化 物半導(dǎo)體)工藝兼容的疊加電容的制造技術(shù)，屬于半導(dǎo)體制造技術(shù)領(lǐng)域。
背景技術(shù)：
目前在主流的BiCMOS和CMOS工藝中，0N0 (氧化物-氮化物-氧化物)電容和 Poly/well (多晶硅/阱)、Poly/diff (多晶硅/擴散區(qū))電容已經(jīng)是標準器件了。 對于目前國內(nèi)模擬電路設(shè)計中廣泛采用的0.6um (長度單位微米)BiCM0S工藝 和0.5um CM0S工藝，為了保證介質(zhì)耐壓、介質(zhì)隧穿電流、抗SILC (應(yīng)力誘生漏電 流)特性和介質(zhì)壽命方面的要求，0N0介質(zhì)厚度必須有一定的厚度，典型的ON0電 容的單位面積電容Cox (單位面積的電容值)=1.6ff/um2， BV (擊穿電壓)〉15V; 典型的Poly/well 、 Poly/diff電容Cox-2. 5ff/um2， BV〉12V。
發(fā)明內(nèi)容
技術(shù)問題本發(fā)明的目的是提供一種BiCM0S和CMOS工藝中疊加電容的結(jié)構(gòu)， 在0. 6um BiCM0S工藝和0. 5um CMOS工藝中提供一種單位面積電容達Cox=4. Iff/咖2 的高容值的電容，BV〉12V，而不需要額外的工藝。
技術(shù)方案本發(fā)明的半導(dǎo)體制造工藝中疊加電容的結(jié)構(gòu)為在P襯底片上表面 的電容區(qū)域是一個N阱，N阱從硅片表面向下擴散2 4um深，構(gòu)成電容的下極板； 在電容區(qū)域的硅表面也就是下極板N阱表面是一個大有源區(qū)、 一個小有源區(qū)小有 源區(qū)有N+注入擴散區(qū)——以通過接觸孔和金屬布線形成下歐姆接觸，做為下極板的 引出端；大有源區(qū)做為疊加電容中polyl/we11電容的有效區(qū)域；有源區(qū)之外就是 場區(qū)，場區(qū)上面是3500A厚的氧化物，做為有源區(qū)之間的隔離；有源區(qū)的硅表面是 一層120A厚的氧化物，在電容區(qū)域中大有源區(qū)表面的氧化物就構(gòu)成了 polyl/we11 電容的介質(zhì)層；在polyl/we11電容的有效區(qū)域表面薄的氧化物的上面是一層2500A 的多晶硅，多晶硅的面積比polyl/we11電容的有效區(qū)域面積稍大一點，延伸到了 大有源區(qū)旁的場區(qū)上，這層多晶硅就構(gòu)成了電容的中間極板；小有源區(qū)上面沒有多 晶硅，場區(qū)上除了緊挨著polyl/we11電容的有效區(qū)域有源區(qū)的邊緣有延伸上來的 多晶硅，其余區(qū)域也沒有多晶硅；在多晶硅的上表面是一層200A的0N0介質(zhì)，這 層介質(zhì)構(gòu)成了疊加電容中poly2/polyl 0N0電容的介質(zhì)層；在ONO介質(zhì)的上面是第 二層多晶硅，構(gòu)成了電容的上極板，這層多晶硅的面積比polyl/we11電容的有效區(qū)域有源區(qū)的面積要小一些，其他區(qū)域沒有第二層多晶硅；在第二層多晶硅上面是
覆蓋整個圓片表面6000 9000A的氧化物，稱之為多層氧化物，多晶硅正上方的氧 化物最薄，下極板引出端N+擴散區(qū)正上方的氧化物最厚；多層氧化物在下極板引 出端N+擴散區(qū)、polyl的引出處、poly2的引出處的相應(yīng)位置會被去處，構(gòu)成直達 N+或多晶硅表面的接觸孔；在多層氧化物的正上方就是第一層金屬布線(13)，在接 觸孔的位置，金屬布線和N+或多晶硅表面的接觸，將電容的兩端分別引出，形成一 個完整的疊加電容結(jié)構(gòu)。
所述的下極板N阱，根據(jù)對電容特性不同的要求，下極板N阱中加上一個高摻 雜的N sinker擴散區(qū)，以改變電容的C一V特性。
所述的下極板N阱，根據(jù)不同的制造工藝，該電容結(jié)構(gòu)中的下極板N阱換成是 P阱或P阱加深硼注入，相應(yīng)的阱接觸由N+變?yōu)镻+擴散區(qū)。
有益效果:在不增加任何工藝步驟的情況下，通過使用在polyl/Nw或 polyl/diff電容上再疊加一層0N0電容的方式，使疊加的電容單位面積電容值Cox 從典型polyl/Nw或polyl/diff的Cox=2. 5ff/ura2增加到4. Iff/um2,即單位面積電 容值增加了64%,大大提高了電容的集成度，而且和現(xiàn)有的工藝兼容，不需要增加額 外的工序。
在不增加制造成本的前提下，使用該結(jié)構(gòu)電容，可以使電路中電容的面積減小 38%左右.對于電路結(jié)構(gòu)中大量使用電容的各種模擬電路來說,釆用該結(jié)構(gòu)疊加電容， 可以大大縮小芯片面積,減小單個電路的生產(chǎn)成本,提高競爭力。
圖l Poly/well and 0N0疊加電容基本結(jié)構(gòu)示意圖。圖中阱標的是Nwell， 實際也可以是Pwell，相應(yīng)的阱接觸由N+變?yōu)镻+。
圖2 Poly/diff and 0N0 疊加電容基本結(jié)構(gòu)示意圖。圖中阱標的是Nwell 和Nsinker，也可以是Pwell和硼注入，相應(yīng)的阱接觸由N+變?yōu)镻+。
圖3Poly/well and 0N0疊加電容實用結(jié)構(gòu)示意圖。圖中阱標的是Nwell, 實際也可以是Pwell，相應(yīng)的阱接觸由N+變?yōu)镻+。
圖4Poly/diff and 0N0疊加電容實用結(jié)構(gòu)示意圖。圖中阱標的是Nwell 和Nsinker，也可以是Pwell和硼注入，相應(yīng)的阱接觸由N+變?yōu)镻+。
其中有-
1-P襯底片，2-N阱，3-N sinker擴散區(qū)，4-N+擴散區(qū)，5-小有源區(qū)，6-大有 源區(qū)，7-場區(qū)，8-polyl/we11電容的介質(zhì)層，9-中間極板多晶，10-poly2/polyl 0N0電容的介質(zhì)層，11-上極板多晶，12-多層氧化物，13-第一層金屬布線。
具體實施例方式
本發(fā)明通過在Poly/well 、 Poly/diff電容的上極板Polyl (第一層多晶硅)
4表面生長一層0NO介質(zhì)，然后再淀積一層Poly2 (第二層多晶硅)做第三個極板， 最后通過金屬化布線將Poly2和最底層的well或diff短接接出做為電容的一極， Polyl接出做為另一極，這樣就形成了 0N0電容和Polyl/well 、 Polyl/diff電容 疊加的電容，可以大大提高單位面積電容值，Cox=1.6ff/um2+2.5ff/um2== 4. lff/um2。
Polyl/well 、 Polyl/diff電容介質(zhì)為polyl下面well表面生長的柵氧化層， 和mos管(金屬氧化物半導(dǎo)體場效應(yīng)管)的柵氧化層同時生長，不需要另外的工序。 Poly2/polyl間的0N0介質(zhì)和標準的0N0介質(zhì)同時生長，也不需要另外的工序。
Poly/well and 0N0 (多晶硅/阱電容加氧化物-氮化物-氧化物電容)和 Poly/diff and 0N0 (多晶硅/擴散區(qū)電容加氧化物-氮化物-氧化物電容)這兩種疊 加電容基本結(jié)構(gòu)一致，如附圖l、附圖2所示。
由于下極板的摻雜濃度有差異，電容的C一V特性有一定的差異。
在實際的制造過程中，為了使電容的介質(zhì)耐壓、介質(zhì)隧穿電流、抗SILC特性 和介質(zhì)壽命方面的要求能達到實際使用要求，電容結(jié)構(gòu)的實際結(jié)構(gòu)必須優(yōu)化，經(jīng)過 優(yōu)化過的結(jié)構(gòu)，才能在制造過程中經(jīng)受各種刻蝕工序中等離子的腐蝕，保證介質(zhì)層 的完整性和均勻性。能滿足制造和使用要求的實用的電容結(jié)構(gòu)如圖3、圖4所示。
半導(dǎo)體制造工藝中疊加電容的結(jié)構(gòu)在P襯底片1上表面的電容區(qū)域2是一個 N阱，N阱從硅片表面向下擴散2、ura深，構(gòu)成電容的下極板；在電容區(qū)域的硅表 面也就是下極板N阱表面是一個大有源區(qū)6、 一個小有源區(qū)5:小有源區(qū)5有N+注 入擴散區(qū)——以通過接觸孔和金屬布線形成下歐姆接觸，做為下極板的引出端；大 有源區(qū)6做為疊加電容中polyl/well電容的有效區(qū)域；有源區(qū)之外就是場區(qū)7，場 區(qū)上面是3500A厚的氧化物，做為有源區(qū)之間的隔離；有源區(qū)的硅表面是一層120A 厚的氧化物，在電容區(qū)域中大有源區(qū)6表面的氧化物就構(gòu)成了 polyl/well電容的 介質(zhì)層8;在polyl/well電容的有效區(qū)域表面薄的氧化物的上面是一層2500A的多 晶硅，多晶硅的面積比polyl/well電容的有效區(qū)域面積稍大一點，延伸到了大有 源區(qū)旁的場區(qū)上，這層多晶硅就構(gòu)成了電容的中間極板9;小有源區(qū)上面沒有多晶 硅，場區(qū)上除了緊挨著polyl/well電容的有效區(qū)域有源區(qū)的邊緣有延伸上來的多 晶硅，其余區(qū)域也沒有多晶硅；在多晶硅的上表面是一層200A的ONO介質(zhì)10，這 層介質(zhì)構(gòu)成了疊加電容中poly2/polyl 0N0電容的介質(zhì)層10;在0N0介質(zhì)的上面是 第二層多晶硅，構(gòu)成了電容的上極板ll，這層多晶硅的面積比polyl/well電容的 有效區(qū)域有源區(qū)的面積要小一些，其他區(qū)域沒有第二層多晶硅；在第二層多晶硅上 面是覆蓋整個圓片表面6000 9000A的氧化物，稱之為多層氧化物12，多晶硅正上 方的氧化物最薄，下極板引出端N+擴散區(qū)正上方的氧化物最厚；多層氧化物在下 極板引出端N+擴散區(qū)、polyl的引出處、poly2的引出處的相應(yīng)位置會被去處，構(gòu) 成直達N+或多晶硅表面的接觸孔；在多層氧化物的正上方就是第一層金屬布線13， 在接觸孔的位置，金屬布線和N+或多晶硅表面的接觸，將電容的兩端分別引出，形成一個完整的疊加電容結(jié)構(gòu)。
該結(jié)構(gòu)中關(guān)鍵的規(guī)則尺寸是
1、 polyl必須延伸到場氧上，poyl的cont(接觸孔)也必須開在場氧上的polyl上。
2、 poly2的邊緣到有源區(qū)邊緣的必須保證一定的間距。 該電容的制造過程過程如下
P襯底片準備 一次氧化
BN (N埋層)曝光、顯影
銻注入、推進
BP (P埋層)曝光、顯影
硼離子注入、推進(對于CM0S工藝，從一次氧化到B+注入、推阱， 是不需要的)
N外延生長 氧化
N阱曝光、顯影 磷注入
P阱曝光、顯影 硼離子注入
推進 形成下極板①Nwe11
緩沖氧化
低壓氮化硅淀積
有源區(qū)曝光、顯影
氮化硅刻蝕
P場注磷離子普注
N場注曝光、顯影
N場二氟化硼離子注入
場氧化
氮化硅全剝
濕法腐蝕、清洗
柵氧化 形成Polyl/we11 、 Polyl/diff電容介質(zhì)
sinker曝光、顯影 形成下極板②diff
磷離子注入、推進
一次多晶硅淀積
磷普注
LP TE0S (低壓四乙氧基硅烷淀積)、致密一次多晶硅曝光、顯影
一次多晶硅多晶硅腐蝕 形成電容中間極板polyl
一次多晶硅多晶氧化
低壓氮化硅淀積
氮化硅氧化
0N0曝光、顯影
ONO腐蝕
二次柵氧化
閾值電壓調(diào)整硼離子注入 基區(qū)曝光、顯影 二氟化硼離子注入 發(fā)射區(qū)光刻、顯影 發(fā)射區(qū)腐蝕 二次多晶硅淀積 多晶硅發(fā)射區(qū)砷注入 快速熱退火(對于CM0S工藝，從Base曝光、顯影到RTA是不需要的) 二次多晶硅曝光、顯影
二次多晶硅刻蝕 形成上極板poly2
N型輕摻雜漏區(qū)曝光、顯影
磷注入
側(cè)墻形成
N型源漏曝光、顯影 砷注入
P型源漏曝光、顯影
二氟化硼離子注入
含硼、磷四乙氧基硅烷淀積
回流
接觸孔曝光、顯影 接觸孔刻蝕 金屬一淀積 金屬一曝光、顯影
......后道的金屬化工序省略。
權(quán)利要求
1、一種半導(dǎo)體制造工藝中疊加電容的結(jié)構(gòu)，其特征在于在P襯底片(1)上表面的電容區(qū)域(2)是一個N阱，N阱從硅片表面向下擴散2～4um深，構(gòu)成電容的下極板；在電容區(qū)域的硅表面也就是下極板N阱表面是一個大有源區(qū)(6)、一個小有源區(qū)(5)小有源區(qū)(5)有N+注入擴散區(qū)——以通過接觸孔和金屬布線形成下歐姆接觸，做為下極板的引出端；大有源區(qū)(6)做為疊加電容中poly1/well電容的有效區(qū)域；有源區(qū)之外就是場區(qū)(7)，場區(qū)上面是 id="icf0001" file="A2009101844170002C1.tif" wi="11" he="3" top= "69" left = "118" img-content="drawing" img-format="tif" orientation="portrait" inline="yes"/>厚的氧化物，做為有源區(qū)之間的隔離；有源區(qū)的硅表面是一層 id="icf0002" file="A2009101844170002C2.tif" wi="9" he="3" top= "77" left = "92" img-content="drawing" img-format="tif" orientation="portrait" inline="yes"/>厚的氧化物，在電容區(qū)域中大有源區(qū)(6)表面的氧化物就構(gòu)成了poly1/well電容的介質(zhì)層(8)；在poly1/well電容的有效區(qū)域表面薄的氧化物的上面是一層 id="icf0003" file="A2009101844170002C3.tif" wi="11" he="4" top= "93" left = "85" img-content="drawing" img-format="tif" orientation="portrait" inline="yes"/>的多晶硅，多晶硅的面積比poly1/well電容的有效區(qū)域面積稍大一點，延伸到了大有源區(qū)旁的場區(qū)上，這層多晶硅就構(gòu)成了電容的中間極板(9)；小有源區(qū)上面沒有多晶硅，場區(qū)上除了緊挨著poly1/well電容的有效區(qū)域有源區(qū)的邊緣有延伸上來的多晶硅，其余區(qū)域也沒有多晶硅；在多晶硅的上表面是一層 id="icf0004" file="A2009101844170002C4.tif" wi="9" he="3" top= "127" left = "54" img-content="drawing" img-format="tif" orientation="portrait" inline="yes"/>的ONO介質(zhì)(10)，這層介質(zhì)構(gòu)成了疊加電容中poly2/poly1ONO電容的介質(zhì)層(10)；在ONO介質(zhì)的上面是第二層多晶硅，構(gòu)成了電容的上極板(11)，這層多晶硅的面積比poly1/well電容的有效區(qū)域有源區(qū)的面積要小一些，其他區(qū)域沒有第二層多晶硅；在第二層多晶硅上面是覆蓋整個圓片表面6000～ id="icf0005" file="A2009101844170002C5.tif" wi="11" he="4" top= "160" left = "23" img-content="drawing" img-format="tif" orientation="portrait" inline="yes"/>的氧化物，稱之為多層氧化物(12)，多晶硅正上方的氧化物最薄，下極板引出端N+擴散區(qū)正上方的氧化物最厚；多層氧化物在下極板引出端N+擴散區(qū)、poly1的引出處、poly2的引出處的相應(yīng)位置會被去處，構(gòu)成直達N+或多晶硅表面的接觸孔；在多層氧化物的正上方就是第一層金屬布線(13)，在接觸孔的位置，金屬布線和N+或多晶硅表面的接觸，將電容的兩端分別引出，形成一個完整的疊加電容結(jié)構(gòu)。
2. 如權(quán)利要求l所述的半導(dǎo)體制造工藝中疊加電容的結(jié)構(gòu)，其特征在于所述 的下極板N阱，根據(jù)對電容特性不同的要求，下極板N阱中加上一個高摻雜的N sinker擴散區(qū)(3)，以改變電容的C一V特性。
3. 如權(quán)利要求l所述的半導(dǎo)體制造工藝中疊加電容的結(jié)構(gòu)，其特征在于所述 的下極板N阱，根據(jù)不同的制造工藝，該電容結(jié)構(gòu)中的下極板N阱換成是P阱或P 阱加深硼注入，相應(yīng)的阱接觸由N+變?yōu)镻+擴散區(qū)。
全文摘要
一種半導(dǎo)體制造工藝中疊加電容的結(jié)構(gòu)是一種和BiCMOS(雙極互補金屬氧化物半導(dǎo)體)、CMOS(互補金屬氧化物半導(dǎo)體)工藝兼容的疊加電容的制造技術(shù)，在0.6umBiCMOS工藝和0.5um CMOS工藝中提供一種單位面積電容達Cox＝4.1ff/um2的高容值的電容，BV＞12V，而不需要額外的工藝。在不增加任何工藝步驟的情況下，通過使用在poly1/Nw或poly1/diff電容上再疊加一層ONO電容的方式，使疊加的電容單位面積電容值Cox從典型poly1/Nw或poly1/diff的Cox＝2.5ff/um2增加到4.1ff/um2，即單位面積電容值增加了64％，大大提高了電容的集成度，而且和現(xiàn)有的工藝兼容，不需要增加額外的工序。在不增加制造成本的前提下，使用該結(jié)構(gòu)電容，可以使電路中電容的面積減小38％左右。
文檔編號H01L29/66GK101621081SQ20091018441
公開日2010年1月6日 申請日期2009年8月6日 優(yōu)先權(quán)日2009年8月6日
發(fā)明者煒 張, 朱偉民, 聶衛(wèi)東, 斌 郭 申請人:無錫市晶源微電子有限公司