專利名稱：半導(dǎo)體元件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及半導(dǎo)體元件，且更具體地涉及具有槽(trench)的半導(dǎo)體元件。
背景技術(shù)：
金屬氧化物半導(dǎo)體場效應(yīng)晶體管(“M0SFET”)是一種常見的功率開關(guān)器件。 MOSFET器件包括源區(qū)、漏區(qū)、在源區(qū)和漏區(qū)之間延伸的溝道區(qū)，以及鄰近溝道區(qū)設(shè)置的柵結(jié) 構(gòu)。柵結(jié)構(gòu)包括鄰近溝道區(qū)設(shè)置并靠薄的電介質(zhì)層與溝道區(qū)分隔開的導(dǎo)電柵電極層。當(dāng)向 柵結(jié)構(gòu)施加足夠強(qiáng)度的電壓以將MOSFET器件置于開態(tài)時，在源區(qū)和漏區(qū)之間形成導(dǎo)電溝 道區(qū)，從而允許電流流過該器件。當(dāng)向柵施加的電壓不足以引起溝道形成時，不流通電流， 并且MOSFET器件處于關(guān)態(tài)。本領(lǐng)域技術(shù)人員應(yīng)認(rèn)識到，MOSFET可以是P溝道場效應(yīng)晶體 管、N溝道場效應(yīng)晶體管、耗盡型器件等。為了通過制成較小幾何形狀的半導(dǎo)體器件來降低成本，以及為了提高性能，半 導(dǎo)體元件制造商已研發(fā)了在槽中制造場效應(yīng)晶體管的柵結(jié)構(gòu)、隔離區(qū)及進(jìn)入硅中的深接 觸(de印contact)的技術(shù)。槽制成為光刻設(shè)備的最小容許幾何形狀(minimum capable geometry)，以最小化空間，并最小化填充和回蝕(etchback)槽開口所需的材料的量。因為 槽處于其最小特征尺寸，所以難以對其制作接觸。通常，使用掩模步驟來制作接觸，該掩模 步驟將槽-填充材料留作接觸開口槽阻止墊(contact opening trench stop pad)。這種 方式的缺點包括增加了半導(dǎo)體元件的成本、增加了制成半導(dǎo)體元件的芯片(chip)或裸片 (die)的尺寸，并且對于較寬的槽幾何形狀，因為增加了留下的材料的量而導(dǎo)致半導(dǎo)體芯片 的表面形態(tài)(topography)增加。因此，擁有一種具有接觸著落墊(contact landing pad)的半導(dǎo)體元件以及一種 用于制造適合于小幾何形狀的半導(dǎo)體器件的接觸著落墊的方法是有利的。對于半導(dǎo)體元 件，更為有利的是可符合成本效益地制造。


結(jié)合附圖，閱讀下面詳細(xì)的說明，將更好地理解本發(fā)明，附圖中同樣的參考符號指 示同樣的構(gòu)件，其中圖1是根據(jù)本發(fā)明的實施方式的半導(dǎo)體元件在早期的制造階段的剖視圖；圖2是圖1的半導(dǎo)體元件在較后的制造階段的剖視圖；圖3是圖2的半導(dǎo)體元件在較后的制造階段的剖視圖；圖4是圖3的半導(dǎo)體元件在較后的制造階段的剖視圖；圖5是圖4的半導(dǎo)體元件在較后的制造階段的剖視圖；圖6是圖5的半導(dǎo)體元件在較后的制造階段的剖視圖；圖7是圖6的半導(dǎo)體元件在較后的制造階段的剖視圖；圖8是圖7的半導(dǎo)體元件在較后的制造階段的剖視圖；圖9是圖8的半導(dǎo)體元件在較后的制造階段的剖視圖10是圖9的半導(dǎo)體元件在較后的制造階段的剖視圖；圖11是圖10的半導(dǎo)體元件在較后的制造階段的剖視圖；圖12是圖11的半導(dǎo)體元件在較后的制造階段的剖視圖；圖13是根據(jù)本發(fā)明的另一個實施方式的半導(dǎo)體元件在制造期間的剖視圖；圖14是圖13的半導(dǎo)體元件在較后的制造階段的剖視圖；圖15是圖14的半導(dǎo)體元件在較后的制造階段的剖視圖；以及圖16是圖15的半導(dǎo)體元件在較后的制造階段的剖視圖。
具體實施例方式一般地，本發(fā)明提供了一種半導(dǎo)體元件，該半導(dǎo)體元件包括用于形成電互連的著 落墊。根據(jù)一實施方式，通過提供優(yōu)選包括外延層的半導(dǎo)體材料來制造半導(dǎo)體元件，而外延 層具有在襯底上形成的體區(qū)(body region)。一個或更多的槽形成在半導(dǎo)體材料中。至少 一個著落墊形成在半導(dǎo)體材料的鄰近一個或更多的槽的部分之上，以及形成在一個或更多 的槽之上。根據(jù)一個實施方式，多晶硅填充槽，其中，多晶硅的一部分充當(dāng)著落墊，而多晶硅 的一部分處于槽內(nèi)。因此，著落墊的材料以及槽填充材料可形成單一結(jié)構(gòu)。根據(jù)另一個實施方式，半導(dǎo)體元件包括具有主表面和該主表面上的電介質(zhì)材料層 的半導(dǎo)體材料。槽延伸到半導(dǎo)體材料中，而導(dǎo)電材料處于槽中。著落墊處在電介質(zhì)材料層 的一部分和槽中的導(dǎo)電材料之上。圖1是根據(jù)本發(fā)明的實施方式的半導(dǎo)體元件10的一部分在制造期間的剖視圖。圖 1中所示為具有相對的表面14和16的半導(dǎo)體材料12。表面14也稱為正面或頂面，且表面 16也稱為底面或背面。根據(jù)一實施方式，半導(dǎo)體材料12包括在半導(dǎo)體襯底18上設(shè)置的外 延層20。優(yōu)選地，襯底18是用N型摻雜劑或雜質(zhì)材料重?fù)诫s的硅，而外延層20是用N型摻 雜劑輕摻雜的硅。襯底層18的電阻率可小于約0. 01歐姆-厘米(Ω -cm)，而外延層20的 電阻率可大于約0. 1 Ω -cm。襯底層18為流經(jīng)功率晶體管的電流提供低電阻導(dǎo)電通道，并對 在半導(dǎo)體材料12的底面16上形成的底部漏極導(dǎo)體(drain conductor)、頂部漏極導(dǎo)體或這 兩個導(dǎo)體提供低電阻電連接。P型導(dǎo)電性的摻雜劑區(qū)21和22可由襯底18和外延層20的部分形成，而N型導(dǎo) 電性的摻雜劑區(qū)24可形成于摻雜劑區(qū)21和外延層20中。摻雜劑區(qū)21提供在半導(dǎo)體材料 12中制造的晶體管之間的隔離，而摻雜劑區(qū)22充當(dāng)襯底接觸的部分，如以下所討論的。用 N型摻雜劑摻雜的區(qū)域或?qū)臃Q為具有N型導(dǎo)電性或N導(dǎo)電性類型的區(qū)域或摻雜劑區(qū)，而用P 型摻雜劑摻雜的區(qū)域或?qū)臃Q為具有P型導(dǎo)電性或P導(dǎo)電性類型的區(qū)域或摻雜劑區(qū)。N型摻 雜劑也稱為N型雜質(zhì)材料，且P型摻雜劑也稱為P型雜質(zhì)材料。N型雜質(zhì)材料的例子包括磷 和砷，而P型雜質(zhì)材料的例子包括硼和銦。電介質(zhì)材料層26在外延層20上形成或由外延層20形成。根據(jù)一實施方式，電介 質(zhì)層26的材料是厚度在約200埃(A )到約1，000人之間變化的氧化物。用于形成氧化物 層26的技術(shù)是本領(lǐng)域技術(shù)人員已知的。氧化物層26也稱為墊氧化物或墊氧化物層。光刻 膠層被圖案化在氧化物層26之上，以形成具有掩模構(gòu)件30和暴露氧化物層32的一部分的 開口 32的掩模結(jié)構(gòu)28。掩模結(jié)構(gòu)34也稱為注入掩模(implant mask)或注入保護(hù)掩模。 P型導(dǎo)電性摻雜劑層34在外延層20中形成。摻雜劑層34可通過將雜質(zhì)材料比如，例如硼注入到外延層20中來形成。硼可以按約IX IO13離子每平方厘米(離子/em2)到約IX IO14 離子/cm2之間變化的劑量且在約100千電子伏特(keV)到約400keV之間變化的注入能量 注入。形成摻雜劑層34的技術(shù)不限于注入技術(shù)。掩模結(jié)構(gòu)28被除去?，F(xiàn)參考圖2，厚度在約1,000 A到約3,000 A之間變化的電介質(zhì)材料層36形成 在氧化物層26之上，且厚度在約10,000 A到約15，000A之間變化的電介質(zhì)材料層38形 成在電介質(zhì)層36之上。作為舉例，電介質(zhì)層36為氮化硅，而電介質(zhì)層38為由四乙基原硅 酸鹽(tetraethylorthosilicate，TE0S)的分解形成的氧化物。由TEOS的分解形成的氧 化物層稱為TEOS層，而氮化硅層可稱為氮化物層。應(yīng)注意，選擇電介質(zhì)層26、36和38的材 料，以使得電介質(zhì)層36的刻蝕率與電介質(zhì)層26和38不同。光刻膠層圖案化在TEOS層38 之上，以形成具有掩模構(gòu)件42和暴露TEOS層38的部分的開口 44的掩模結(jié)構(gòu)40。掩模結(jié) 構(gòu)40也稱為蝕刻掩模(etch mask)?，F(xiàn)參考圖3，使用例如反應(yīng)離子刻蝕來各向異性地刻蝕TEOS層38的由開口 44暴 露的部分，以暴露電介質(zhì)層36的部分。去除掩模結(jié)構(gòu)40。TEOS層38的剩余的部分充當(dāng)具 有開口 47的硬掩模(hardmaSk)46。因為TEOS層38已被分成了多個部分，所以其可稱為復(fù) 數(shù)個TEOS層38，S卩，多個層。現(xiàn)參考圖4，通過去除氮化硅層36的由硬掩模46暴露的部分，即，去除氮化硅層 36的由掩模46中的開口 44暴露的部分，以及氧化物層26、摻雜劑區(qū)34以及外延層20的 在氮化硅層36的由開口 44暴露的部分下面的部分，來在外延層20中形成具有側(cè)壁52和 底54的槽50、具有側(cè)壁58和底60的槽56，以及具有側(cè)壁64和底66的槽62。可使用各 向異性刻蝕技術(shù)，比如，例如反應(yīng)離子刻蝕來去除層36、26、20的部分和摻雜區(qū)34的部分。 盡管槽50、56和62顯示為終止于外延層20，但這不是本發(fā)明的限制。例如，槽50和56可 延伸到襯底18中。優(yōu)選地，槽56延伸到摻雜劑區(qū)24，而槽62延伸到摻雜劑區(qū)22。刻蝕技 術(shù)、形成在外延層20中的槽的數(shù)量或槽的形狀不是本發(fā)明的限制。如同TEOS層38 —樣， 氮化硅層36和氧化物層26已被分成了可稱為復(fù)數(shù)個氮化硅層36和復(fù)數(shù)個氧化物層26的 多個部分，即，多個層?，F(xiàn)參考圖5，分別沿著側(cè)壁52、58和64并在槽50、56和62的底54、60和66上生 長厚度在約750人到約2，500人之間變化的電介質(zhì)層68。優(yōu)選地，電介質(zhì)層68是熱生長的 氧化物層。氧化物層68的熱生長將摻雜劑區(qū)24和34的雜質(zhì)材料驅(qū)入外延層20，形成稱為 體區(qū)的P型導(dǎo)電性的摻雜劑區(qū)70。現(xiàn)參考圖6，氧化物層68被各向異性地刻蝕以沿著側(cè)壁52、58和64形成間隔體 72，并分別暴露槽50、56和62的底54、60和66。作為舉例，使用反應(yīng)離子刻蝕來各向異性 地刻蝕氧化物層68。在稀釋的氫氟酸溶液中使用濕法浸泡(wet dip)來清洗半導(dǎo)體材料 12。使用熱磷酸將氮化硅層36進(jìn)行氮化物濕法刻蝕處理，以便在電介質(zhì)層26和38之間形 成著落墊腔74。氮化物濕法刻蝕劑橫向地刻蝕掉氮化硅層36的處在電介質(zhì)層26和38之 間的部分，以便形成著落墊腔74。濕法刻蝕劑的類型不是本發(fā)明的限制?，F(xiàn)參考圖7，導(dǎo)電材料76形成在TEOS層38之上，并形成在槽50、56和62內(nèi)，以及 形成在著落墊腔74內(nèi)。優(yōu)選地，導(dǎo)電材料76是一層多晶硅，其被生長在電介質(zhì)層38之上， 填充槽50、56和62、著落墊腔74，且厚度在約5,000A到約ΙΟ,ΟΟΟΑ之間變化。導(dǎo)電層76可包括硅化物，比如硅化鎢、多晶硅和硅化物的堆積層、或任何數(shù)量的其他導(dǎo)電材料。作為 舉例，多晶硅層76用P型雜質(zhì)材料，比如硼來摻雜，且厚度約8，000λ。導(dǎo)電材料也可稱為 槽填充材料。根據(jù)一實施方式，槽62的寬度大于槽50和56的寬度，因此多晶硅層76部分 填充槽62?，F(xiàn)參考圖8，從TEOS層38去除多晶硅層76。在優(yōu)選實施方式中，使用，例如各向 同性干法刻蝕從TEOS層38各向同性地剝除多晶硅層76。各向同性地剝除多晶硅層76將 部分78留在著落墊74及槽50、56和62中。為清楚的目的，多晶硅層76的部分78的子部 分78Α是著落墊腔74內(nèi)的部分以及在著落墊腔74之間并橫向地鄰近著落墊腔74的區(qū)域， 而多晶硅層76的部分78的子部分78Β處在槽50、56和62內(nèi)。各向同性地剝除多晶硅層 76從腔62去除多晶硅層76的部分，不過子部分78C留在著落墊腔74內(nèi)?，F(xiàn)參考圖9，厚度在約12,OOOA到約20，000Α之間變化的多晶硅層80被生長在 TEOS層38之上，以及多晶硅層76的部分78之上。作為舉例，多晶硅層80用N型雜質(zhì)材 料，比如磷來摻雜，且厚度約16,000人。在多晶硅層80上形成光刻膠層82?，F(xiàn)參考圖10，使用定時凹槽刻蝕(timed recess etch)來刻蝕光刻膠層82和多晶 硅層80，將部分80A留在槽62中，并形成暴露多晶硅層76的子部分78A的開口 84。凹槽 刻蝕可以是各向同性刻蝕、各向異性刻蝕、干法刻蝕、濕法刻蝕或其組合?，F(xiàn)參考圖11，使用，例如濕法刻蝕劑來剝離TEOS層38。可選地，多晶硅部分78A、 78B、78C和80A被退火。退火部分78A將多晶硅部分78A在槽50中的雜質(zhì)材料驅(qū)入外延層 20，形成增強(qiáng)的摻雜劑區(qū)86 ；將多晶硅部分78A在槽56中的雜質(zhì)材料驅(qū)入體區(qū)70，形成增 強(qiáng)的摻雜劑區(qū)或體區(qū)88 ；將多晶硅部分80A在槽62中的雜質(zhì)材料驅(qū)入摻雜劑區(qū)22，形成增 強(qiáng)的摻雜劑區(qū)90 ；且將多晶硅部分80A的雜質(zhì)材料驅(qū)入多晶硅部分78C，以補(bǔ)償多晶硅部分 78C的雜質(zhì)材料，這樣，它們具有與多晶硅部分80A相同的導(dǎo)電類型，即當(dāng)多晶硅部分80A為 P型導(dǎo)電性時，為P型導(dǎo)電性?，F(xiàn)參考圖12，使用濕法刻蝕劑去除或剝離電介質(zhì)層36，留下充當(dāng)著落墊的部分 78A。另外，剝離電介質(zhì)層36使部分78C，結(jié)合多晶硅部分80的橫向地鄰近部分76C的區(qū) 域，形成著落墊92。應(yīng)認(rèn)識到，著落墊78A自對準(zhǔn)到(self-aligned to)槽50和56，而著 落墊92自對準(zhǔn)到槽62。圖13是根據(jù)本發(fā)明的另一個實施方式的半導(dǎo)體元件150的一部分在制造期間的 剖視圖。應(yīng)注意，制造半導(dǎo)體元件150的過程步驟類似于參考圖1-11所描述的制造半導(dǎo)體 元件10的過程步驟。因此，對半導(dǎo)體元件150的制造的描述從圖11延續(xù)，但應(yīng)理解，在此實 施方式中，圖1-11中所示參考符號10對應(yīng)于參考符號150。厚度在約到約1,000 A 之間變化的電介質(zhì)材料層152形成在電介質(zhì)層36、多晶硅部分78Α和多晶硅部分80Α上。 優(yōu)選地，電介質(zhì)層152的材料與電介質(zhì)層36的材料相同。根據(jù)一實施方式，電介質(zhì)層152 的材料為厚度約500人的氮化硅。光刻膠層被圖案化在氮化硅層152上，以形成具有掩模 構(gòu)件156和暴露電介質(zhì)層152的部分的開口 158的掩模結(jié)構(gòu)154。掩模結(jié)構(gòu)154也稱為刻 蝕保護(hù)掩?！，F(xiàn)參考圖14，各向異性地刻蝕氮化硅層152的被暴露的部分和氮化硅層26的部 分，暴露了一個或更多的部分78Α?？涛g在氧化物層26上停止。然后，使用各向異性刻蝕來刻蝕已被暴露的一個或更多的部分78A。各向異性刻蝕形成開口 160，該開口 160暴露一個 或更多的槽52中的多晶硅部分78B。類似氮化硅刻蝕，部分78A的刻蝕在氧化物層26上停 止。作為舉例，氮化硅層36和152以及部分78A可使用反應(yīng)離子刻蝕而各向異性地刻蝕， 其中刻蝕化學(xué)組成(etchchemistries)調(diào)整成刻蝕氮化硅，然后改變以刻蝕多晶硅。現(xiàn)參考圖15，進(jìn)行場氧化(field oxidation)以從在開口 160以下的被暴露的多 晶硅部分78B以及外延層20部分，生長場氧化物隔離區(qū)162?，F(xiàn)參考圖16，使用濕法刻蝕劑去除或剝離電介質(zhì)層36和152，留下充當(dāng)著落墊的 部分78A。另外，剝離電介質(zhì)層36使部分78C，結(jié)合多晶硅部分80橫向地鄰近部分76C的 區(qū)域，形成著落墊92。至此，應(yīng)認(rèn)識到，提供了一種具有著落墊的半導(dǎo)體元件和一種用于制造該半導(dǎo)體 元件的方法。制造著落墊不使用額外的多晶硅層，從而降低了制造半導(dǎo)體元件的成本。另 外，在包括槽的實施方式中，槽尺寸獨立于接觸著落墊的厚度。本發(fā)明的實施方式的另一個 優(yōu)點在于著落墊自對準(zhǔn)到槽。盡管已在此公開了優(yōu)選的實施方式和方法，但對于本領(lǐng)域技術(shù)人員來說，根據(jù)前 述公開內(nèi)容明顯的是，可對這樣的實施方式和方法進(jìn)行變化和修改而不偏離本發(fā)明的精神 和范圍。例如，可省略一個或更多的摻雜劑區(qū)21、22和24?？商鎿Q地，可制造具有頂側(cè)接觸 或底側(cè)接觸的半導(dǎo)體器件。期望本發(fā)明將僅限于由隨附的權(quán)利要求和適用法律的規(guī)則和法 則所要求的程度。
權(quán)利要求
一種用于制造半導(dǎo)體元件的方法，包括以下步驟提供具有主表面的半導(dǎo)體材料；在所述半導(dǎo)體材料中形成至少一個槽，所述至少一個槽具有底和側(cè)壁；以及在所述至少一個槽之上以及橫向地鄰近述至少一個槽形成至少一個自對準(zhǔn)著落墊。
2.如權(quán)利要求1所述的方法，其中，形成至少一個自對準(zhǔn)著落墊的步驟包括 在所述主表面之上形成第一層電介質(zhì)材料；在所述第一層電介質(zhì)材料之上形成第二層電介質(zhì)材料； 在所述第二層電介質(zhì)材料之上形成第三層電介質(zhì)材料；且其中 在所述半導(dǎo)體材料中形成至少一個槽的步驟包括形成通過所述第一層電介質(zhì)材料、 所述第二層電介質(zhì)材料和所述第三層電介質(zhì)材料的開口 ；且還包括去除所述第二層電介質(zhì)材料的一部分，所述第二層電介質(zhì)材料的該一部分由延伸通 過所述第一層電介質(zhì)材料、所述第二層電介質(zhì)材料和所述第三層電介質(zhì)材料的所述開口暴 露，以形成橫向地延伸進(jìn)入所述第二層電介質(zhì)材料的腔。
3.如權(quán)利要求2所述的方法，其中，所述第一層電介質(zhì)材料、所述第二層電介質(zhì)材料和 所述第三層電介質(zhì)材料分別是氧化物、氮化物和氧化物。
4.如權(quán)利要求2所述的方法，其中，去除所述第二層電介質(zhì)材料的一部分的步驟包括 用濕法刻蝕劑來去除所述第二層電介質(zhì)材料的所述一部分；且還包括在所述至少一個槽和橫向地延伸進(jìn)入所述第二層電介質(zhì)材料的所述腔中形成導(dǎo)電材料。
5.如權(quán)利要求1所述的方法，還包括沿著所述至少一個槽的側(cè)壁形成側(cè)壁間隔體。
6.一種用于制造半導(dǎo)體元件的方法，包括 提供具有主表面的半導(dǎo)體材料；在所述主表面之上形成第一層材料； 在所述第一層材料之上形成第二層材料； 在所述第二層材料之上形成第三層材料； 形成開口，所述開口暴露所述半導(dǎo)體材料的一部分；在所述半導(dǎo)體材料中形成槽，所述槽從所述主表面延伸到所述半導(dǎo)體材料和側(cè)壁中； 在第二材料中形成腔，所述腔從所述開口橫向地延伸到所述第二材料中；以及 在所述槽和所述腔中形成導(dǎo)電材料。
7.如權(quán)利要求6所述的方法，其中，所述第一層材料和所述第二層材料是氧化物，而所 述第二層材料是氮化物。
8.如權(quán)利要求6所述的方法，其中，形成腔的步驟包括使用濕法刻蝕劑來形成所述腔。
9.一種半導(dǎo)體元件，包括 半導(dǎo)體材料，其具有主表面；電介質(zhì)材料層，其在所述主表面之上； 槽，其延伸到所述半導(dǎo)體材料中； 導(dǎo)電槽填充材料，其在所述槽內(nèi)；以及自對準(zhǔn)著落墊，其在所述電介質(zhì)材料層的一部分和所述導(dǎo)電槽填充材料之上。2
10.如權(quán)利要求9所述的半導(dǎo)體元件，其中，所述自對準(zhǔn)著落墊包括所述導(dǎo)電槽填充材 料；且還包括電介質(zhì)間隔體，其沿著所述槽的側(cè)壁，所述電介質(zhì)間隔體在所述槽的側(cè)壁和所述導(dǎo)電 槽填充材料之間。
全文摘要
半導(dǎo)體元件及其制造方法。涉及一種包括接觸著落墊的半導(dǎo)體元件以及一種制造該半導(dǎo)體元件的方法。具有側(cè)壁的槽在半導(dǎo)體材料中形成，而電介質(zhì)材料在槽的側(cè)壁上形成。導(dǎo)電材料在側(cè)壁上形成并填充槽。多層電介質(zhì)結(jié)構(gòu)在槽內(nèi)的導(dǎo)電材料之上形成，其中多層電介質(zhì)材料包括一類夾在不同類電介質(zhì)材料之間的電介質(zhì)材料，以使得中間層電介質(zhì)材料的刻蝕率不同于外層電介質(zhì)材料的刻蝕率。去除中間層電介質(zhì)材料的部分，并以導(dǎo)電材料替換，該導(dǎo)電材料結(jié)合槽中的導(dǎo)電材料的部分，形成接觸著落墊。
文檔編號H01L23/485GK101901751SQ20091024637
公開日2010年12月1日 申請日期2009年11月27日 優(yōu)先權(quán)日2009年1月26日
發(fā)明者G·M·格里瓦納 申請人:半導(dǎo)體元件工業(yè)有限責(zé)任公司