專利名稱：用于硅通孔的esd/天線二極管的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及用于解決在存在硅通孔的情況下器件經(jīng)歷的ESD和天線效應(yīng)的方法和結(jié)構(gòu)。
背景技術(shù)：
成品集成電路器件通常在硅晶片的主體中包括擴(kuò)散區(qū)和注入?yún)^(qū)。位于硅本身上方的是柵極介電層(例如，氧化物)，并且在柵極介電層上方為其中圖案化有晶體管柵極的柵極層。柵極層通常為多晶硅，但是在一些制造工藝中，其可為金屬。在柵極層之上為數(shù)個金屬互連層，各自由電介質(zhì)與前一層隔開。在兩個層彼此需要互連之處，形成穿過中間介電層的開口，并且以導(dǎo)電材料填充。可對此結(jié)構(gòu)進(jìn)行許多變化，但是所描述的結(jié)構(gòu)較為常見。若其互連兩個金屬互連層，則層間互連被稱為“過孔”；若其將第一金屬互連層連接到硅或柵極層，則層間互連被稱為“接觸”。為了論述的簡單，本文中在“接觸”和“過孔” 之間不做區(qū)分，并且所述兩個術(shù)語在本文中可交換使用。位于晶片本身之上的第一金屬互連層被稱為“金屬1”，或者簡稱為Ml。在制造過程中，此層形成于底層(underlying)電介質(zhì)之上，并且隨后將其圖案化以形成單獨的導(dǎo)體。隨后，在Ml之上形成下一個介電層，并且視需要在此層中對過孔進(jìn)行開口 ；接著，形成金屬層并且將其圖案化。此過程通過M3、M4等繼續(xù)直至到達(dá)最高金屬層。在制造集成電路的工藝期間，常常通過接觸將Ml導(dǎo)體連接到MOSFET的柵極多晶硅。在反應(yīng)離子蝕刻工藝步驟期間，Ml導(dǎo)體從等離子體中拾取電荷，并且可相對于襯底建立足夠高的電壓以擊穿用于將柵極多晶硅與襯底隔開的薄電介質(zhì)。此破壞性現(xiàn)象被稱為“等離子體引發(fā)的柵極氧化物損壞”，或者更通俗地說，“天線效應(yīng)”。在制造后，天線效應(yīng)通常不是問題，因為此時每個Ml導(dǎo)體具有至少一個與其相連接的驅(qū)動器。驅(qū)動器包括源極或漏極擴(kuò)散或注入，該源極或漏極擴(kuò)散或注入與其所在的較大硅主體形成二極管。無論是正向偏置還是反向偏置，在Ml導(dǎo)體上的電壓到達(dá)柵極電介質(zhì)被擊穿的量值之前，此二極管不是導(dǎo)電就是非破壞性擊穿。但是，因為導(dǎo)電路徑常常以在不同的金屬層之間跳轉(zhuǎn)的方式布線，因此，常常，直到在晶片上形成更高的金屬層，才完成晶體管柵極端子到驅(qū)動器的連接。因此，在制造過程中將存在Ml導(dǎo)體被連接到柵極多晶硅而任何地方都不連接到驅(qū)動器的一段時間。在這些時段中，由于在其所連接的Ml導(dǎo)體上累積的電荷，柵極電介質(zhì)經(jīng)受擊穿風(fēng)險。存在與制造過程中發(fā)生的等離子體引發(fā)的柵極氧化物損壞(本文中稱為“天線效應(yīng)靜電放電(ESD)損壞”)相關(guān)的來源。出現(xiàn)此問題是因為在制造過程中，一些Ml導(dǎo)體通過接觸連接到N溝道晶體管的漏極擴(kuò)散或注入，由此為在導(dǎo)體上累積的電荷在柵極電介質(zhì)耦合到柵極多晶硅時將其擊穿提供另一路徑。上述兩種現(xiàn)象均發(fā)生在制造過程中，并且其出現(xiàn)是因為導(dǎo)體從蝕刻等離子體或從其它來源拾取電荷。其不同于電荷引發(fā)的柵極電介質(zhì)損壞的第三來源(本文中稱為“外部 ESD”)。外部ESD源自于暴露至外部靜電放電源，例如人體接觸。外部ESD通常出現(xiàn)在制造之后的成品器件處理過程中。通過在芯片上包括較大的ESD保護(hù)電路并將其連接到所有的 I/O焊盤來解決外部ESD的問題。已使用至少三種不同的解決方案來解決制造過程中的破壞性電荷累積的問題。在一種解決方案中，改變電路的布線，從而使僅Ml的較小區(qū)段直接連接到柵極，并且通過更高層級的金屬對網(wǎng)絡(luò)的其余部分進(jìn)行布線。于是，在制造工藝過程中，連接到柵極多晶硅的 Ml材料的長度極短，并且直到形成也形成與驅(qū)動器的最終連接的更高的金屬層才變長。因為當(dāng)導(dǎo)體的長度較小時導(dǎo)體從蝕刻等離子體拾取有害電荷的能力被大大減弱，所以通過此技術(shù)可將天線效應(yīng)柵極電介質(zhì)損壞的風(fēng)險降至最低。另一方面，此解決方案對布線軟件施加較重的負(fù)擔(dān)。第二解決方案與第一解決方案的類似之處在于將晶體管柵極直接連接到最高金屬層。其不同之處在于，還在每個柵極附近提供另一過孔以向下連接到可進(jìn)行更標(biāo)準(zhǔn)的布線的Ml。類似于第一解決方案，連接到柵極的Ml中的導(dǎo)體長度極短，直到涂覆最高金屬層， 其為形成與驅(qū)動器的最終連接相同的步驟。但是，對布線軟件的影響被最小化，因為在缺失 Ml的天線考慮中將出現(xiàn)的每個互連的幾乎整個長度保持在Ml內(nèi)。另一方面，每個柵極兩個過孔的要求不理想地占用寶貴的芯片面積。在第三解決方案中，鄰近每個輸入形成額外的二極管(稱為“天線二極管”)并且將其連接到Ml層級中的晶體管柵極。例如，通過在P—襯底中注入N+區(qū)域或在N襯底中注入P+區(qū)域形成所述二極管。在正常的電路操作中，將這些二極管反向偏置；但是，在制造過程中，在Ml導(dǎo)體上的電壓到達(dá)柵極電介質(zhì)將被擊穿的量值之前，這些二極管通過非破壞性擊穿來保護(hù)柵極電介質(zhì)。通常將天線二極管放置在其所保護(hù)的晶體管柵極附近。在一些芯片上，僅在處于天線效應(yīng)損壞風(fēng)險中的那些晶體管附近添加天線二極管，例如，僅在連接有較長Ml導(dǎo)體的那些晶體管附近，并且其中所述Ml中的導(dǎo)體也沒有連接到驅(qū)動器。在其它芯片上，天線二極管添加在每個晶體管附近。因為，若多個晶體管均位于一個二極管附近并且具有互連的柵極，則所述一個二極管可保護(hù)這些晶體管，所以通常只為單元的每個輸入提供一個天線二極管。例如，在CMOS反相器單元中，將僅提供一個天線二極管以保護(hù)N溝道晶體管和P溝道晶體管二者的柵極電介質(zhì)。常常提供兩個完整的單元庫，其中一個包括用于每個輸入的天線二極管，另一個不包括天線二極管。對于特定設(shè)計，芯片設(shè)計者在設(shè)計中通常選擇完整地使用一個庫或另一個庫，由此實際上在整個設(shè)計中選擇包括或不包括天線二極管。在第四解決方案中，布線器在較長的路徑中“插入”天線二極管。如在上述第三解決方案和第四解決方案中的天線二極管的使用可避免第一解決方案和第二解決方案中的問題，但是其不理想地占用了寶貴的芯片面積。其還可增大單元輸入處經(jīng)歷的電容。因此，當(dāng)使用時，在給定制造工藝時，這些二極管通常保持所允許的盡可能地小(在所占用的芯片面積方面)。尤其，在平面圖中，二極管陰極的Ml接觸面積等于制造工藝所允許的最小接觸尺寸，并且其下方的N+區(qū)域的面積等于制造工藝所要求的用于封閉所述最小接觸面積的最小值。作為一個示例，接觸可為0. 18微米見方，而N+區(qū)域可為 0. 38微米見方，從而在接觸的四邊均允許0. 1微米的余量。在I/O焊盤上提供的用于保護(hù)其不受外部ESD事件影響的ESD保護(hù)電路通常也并入有二極管。然而，這些二極管比天線二極管大很多，因為其設(shè)計用于耗散大得多且更突發(fā)的電荷累積。不應(yīng)將其與更多地設(shè)計用于排放更緩慢積聚的較低層級電荷的天線二極管混淆。單獨而言，由于集成電路縮減隨著每個技術(shù)節(jié)點變得日益困難，三維(3D)集成技術(shù)已成為實現(xiàn)所必需的集成密度的可行替代技術(shù)。3D集成改善系統(tǒng)性能并且允許電路塊的異種集成。許多3D集成技術(shù)包括使用硅通孔(TSV)的垂直互連。TSV為穿過芯片整個主體的過孔，其用于將芯片頂面的Ml連接到芯片底面的金屬連接。TSV具有極高的縱橫比，因此在制造過程中展現(xiàn)出與Ml導(dǎo)體在制造過程中所展現(xiàn)的許多相同的電荷積聚風(fēng)險。對于 TSV，此問題實際上更為嚴(yán)重，因為許多TSV旨在連接到不具有中間I/O結(jié)構(gòu)提供的標(biāo)準(zhǔn)ESD 保護(hù)的下一個層疊芯片上的接觸。因此，那些在芯片上連接到柵極多晶硅的TSV在層疊之前不會被連接到驅(qū)動器，由此使柵極電介質(zhì)暴露于來自整個芯片制造工藝中的電荷拾取以及制造后處理過程中的外部ESD事件的雙重破壞。提出了用于TSV的一個解決方案為形成覆蓋晶片的整個下側(cè)的臨時金屬層，其作為晶片制造的最后步驟。這種金屬化將所有的TSV短接在一起，由此較廣地分布在制造后處理過程中和芯片堆疊之前拾取的任何電荷。隨后，在對所述堆疊進(jìn)行最終組裝之前，去除 TSV與背面金屬化之間的連接。然而，在芯片制造工藝中，TSV通常相對較早形成，在Ml層之前。由于在晶片制造的最后步驟之前未施加背面金屬化，因此其不能保護(hù)柵極電介質(zhì)不受在從Ml向上的所有層的圖案化過程中出現(xiàn)的所有的蝕刻步驟中的電荷積聚的影響。不同于此解決方案，可使用上述天線二極管，但是以上述芯片面積為代價。

發(fā)明內(nèi)容
因此，對于在集成電路制造工藝過程中的TSV的電荷拾取問題，需要一種強(qiáng)有力的解決方案。由此可獲得更佳的芯片產(chǎn)量、更緊密且更強(qiáng)大的電路、部件和系統(tǒng)。眾所周知，TSV具有復(fù)雜的幾何結(jié)構(gòu)，其由具有各不相同的機(jī)械性質(zhì)的各種金屬構(gòu)成。在制造工藝過程中，這些幾何結(jié)構(gòu)經(jīng)歷可向周圍的硅引入熱-機(jī)械應(yīng)力的熱循環(huán)。TSV 也向活性硅中引入熱失配應(yīng)力，并且影響載流子遷移率。在TSV附近的不同位置，載流子遷移率受到不同的影響，導(dǎo)致遷移率變化，其可顯著影響布置在TSV附近的晶體管的性能。本領(lǐng)域技術(shù)人員對這些應(yīng)力的典型回應(yīng)是在其周圍定義一個其中不放置晶體管的區(qū)域。尤其，現(xiàn)有技術(shù)通常規(guī)定其中避免晶體管放置的“避開區(qū)”或“禁止區(qū)”。例如，在通過參考引入于此的Vandevelde等人在9th Int. Conf. on Therm. ,Mech. and Multi-Physics Simulations and Exper. in Microelec. and Micro-Systems (EuroSimE),2008, 第 1-7 J/t Jl ^ StJ "Thermo-mechanics of 3D-ffafer Level and 3D Stacked IC Packaging Technologies”中，對于P溝道晶體管和N溝道晶體管獨立地規(guī)定避開區(qū)，并且對于與[110] 晶向平行和垂直的晶體管電流方向位置獨立地規(guī)定避開區(qū)。在Vandevelde的文獻(xiàn)中，禁止區(qū)似乎被定義為以TSV的中心為圓心的圓，并且其半徑等于距遷移率改變的量值超過5% 的TSV的中心的最大距離(在所有的角位置上)。對于Vandevelde等人研究的特定材料， 發(fā)現(xiàn)P溝道晶體管的禁止區(qū)延伸到距TSV大約0. 5微米到大約5微米的距離，這依賴于硅的摻雜水平和TSV的半徑。Vandevelde報告的試驗未發(fā)現(xiàn)從TSV延伸少于0. 5微米的P溝道晶體管的禁止區(qū)。對于N溝道晶體管，發(fā)現(xiàn)禁止區(qū)延伸到距TSV大約1微米到大約1.5微米的距離。對于半徑為2. 5微米或更小的銅TSV，Vandevelde將允許緊鄰TSV布置N溝道晶體管。但是，對于通常包括彼此緊鄰的P溝道晶體管和N溝道晶體管兩者的CMOS工藝， 更靈敏的P溝道晶體管的禁止區(qū)半徑定義所有晶體管的禁止區(qū)半徑。因此，Vandevelde發(fā)現(xiàn)的CMOS的最小禁止區(qū)為以TSV的中心為圓心并且從TSV邊界延伸出0. 5微米的圓。在許多其它情況下，禁止區(qū)要大得多，常常為5微米左右。申請人:認(rèn)識到，對于集成電路制造工藝過程中的TSV的電荷拾取問題，TSV禁止區(qū)的使用是有利的。尤其，概括地描述，在TSV周圍的禁止區(qū)內(nèi)可形成一個或多個天線二極管，并且將其在Ml中連接到TSV。由于在其它方面此區(qū)域未被使用，可實現(xiàn)保護(hù)而不會對電路密度產(chǎn)生任何影響。此外，可形成這種天線二極管而無需任何額外的掩?；蛑圃旃に嚥?br> 馬聚ο概括地說，本發(fā)明的一個方面涉及將天線二極管至少部分地放置在圍繞TSV的禁止區(qū)內(nèi)，并且通過金屬1層導(dǎo)體將其連接到所述TSV，同時將所述TSV連接到放置在所述禁止區(qū)外的一個或多個晶體管的擴(kuò)散區(qū)或柵極多晶硅。在另一方面中，將天線二極管至少部分地安置在TSV的0. 5微米處內(nèi)。在另一方面中，使天線二極管橫向圍繞所述TSV，而所述二極管垂直延伸到所述襯底或阱中。在另一方面中，垂直定向的天線二極管至少具有橫向定位在所述TSV與最近的晶體管擴(kuò)散區(qū)之間的部分。在另一方面中，連接到TSV的天線二極管大于任何未連接到TSV的天線二極管，或至少大于芯片上的所有天線二極管的平均面積。在另一方面中，提供一種用于對電路設(shè)計進(jìn)行布局的方法，用于形成供在襯底上制造集成電路中使用的光刻掩模組，所述方法供具有處理器和存儲器的計算機(jī)系統(tǒng)使用， 所述方法包括以下步驟識別將放置TSV的集成電路上的位置；確定橫向圍繞所述TSV的禁止區(qū)；對晶體管進(jìn)行布局，所述晶體管具有位于所述襯底內(nèi)的擴(kuò)散區(qū)、柵極導(dǎo)體以及將所述柵極導(dǎo)體與所述襯底隔開的柵極電介質(zhì)，所述擴(kuò)散區(qū)安置在所述禁止區(qū)外；在所述襯底中且至少部分地在所述禁止區(qū)內(nèi)對第一區(qū)域進(jìn)行布局，所述第一區(qū)域摻雜為展現(xiàn)第一導(dǎo)電類型，而位于鄰近所述第一區(qū)域的至少第二區(qū)域內(nèi)的所述襯底摻雜為展現(xiàn)與所述第一導(dǎo)電類型相反的第二導(dǎo)電類型；以及對Ml層導(dǎo)體進(jìn)行布局，所述Ml層導(dǎo)體將所述TSV、所述第一區(qū)域以及所述擴(kuò)散區(qū)或所述柵極導(dǎo)體互連。在本發(fā)明的另一方面中，通過使用以下步驟制造集成電路提供半導(dǎo)體襯底；形成穿過所述襯底的TSV，所述襯底具有橫向鄰近所述TSV的禁止區(qū)；在所述襯底中同時形成第一擴(kuò)散區(qū)、第二擴(kuò)散區(qū)和第三擴(kuò)散區(qū)，所述第一擴(kuò)散區(qū)至少部分地安置在所述禁止區(qū)內(nèi)， 而所述第二擴(kuò)散區(qū)和第三擴(kuò)散區(qū)安置在所述禁止區(qū)外，所述第一擴(kuò)散區(qū)、第二擴(kuò)散區(qū)和第三擴(kuò)散區(qū)摻雜為展現(xiàn)第一導(dǎo)電類型，而位于鄰近所述第一區(qū)域的至少一個區(qū)域內(nèi)的襯底摻雜為展現(xiàn)與所述第一導(dǎo)電類型相反的第二導(dǎo)電類型；在所述襯底之上形成柵極電介質(zhì)并且在所述柵極電介質(zhì)之上形成柵極導(dǎo)體，所述第二擴(kuò)散區(qū)和第三擴(kuò)散區(qū)、所述柵極導(dǎo)體和所述柵極電介質(zhì)均構(gòu)成晶體管的部分；以及形成Ml層導(dǎo)體，其將所述TSV、所述第一擴(kuò)散區(qū)以及所述第二擴(kuò)散區(qū)或所述柵極導(dǎo)體互連。提供上述本發(fā)明的發(fā)明內(nèi)容以提供對本發(fā)明的一些方面的基本理解。本發(fā)明內(nèi)容并不旨在于標(biāo)識本發(fā)明的主要或關(guān)鍵元件，或描繪本發(fā)明的范圍。其唯一目的是為以簡化形式呈現(xiàn)本發(fā)明的一些概念，以作為下文將呈現(xiàn)的更詳細(xì)的描述的序言。權(quán)利要求書、說明書和附圖中描述了本發(fā)明的特定方面。


將根據(jù)本發(fā)明的特定實施例并參照附圖對本發(fā)明進(jìn)行描述，其中圖1示出說明性數(shù)字集成電路設(shè)計流程的簡化表示。圖2為包含四個例示性TSV的硅襯底的區(qū)域的簡化結(jié)構(gòu)的平面圖。圖3為集成電路襯底的例示性區(qū)域的平面圖，其示出襯底中的晶體管和圖2的一個 TSV。圖4為沿圖3中視線A-A'截取的圖3的禁止區(qū)的橫截面圖。圖5為另一實施例中的集成電路襯底的例示性區(qū)域的平面圖，其示出襯底中的晶體管和TSV。圖6為示出與本文所論述的一些實施例有關(guān)的設(shè)計流程的方面的流程圖。圖7為用于對電路進(jìn)行布局的圖6中步驟的流程圖細(xì)節(jié)。圖8為可用于實現(xiàn)并入有本發(fā)明的各個方面的軟件的計算機(jī)系統(tǒng)的簡化框圖。圖9A-圖9D為制造示圖，示出可用于制造根據(jù)本發(fā)明的器件的方法。
具體實施例方式呈現(xiàn)下列描述以使本領(lǐng)域技術(shù)人員能夠構(gòu)造和使用本發(fā)明，并且在特定應(yīng)用及其要求的上下文中提供這些描述。本領(lǐng)域技術(shù)人員將容易明白對公開的實施例的各種修改， 并且可將本文定義的一般原理應(yīng)用于其它實施例和應(yīng)用，而不背離本發(fā)明的精神和范圍。 因此，本發(fā)明并不旨在局限于所示的實施例，而是遵從與本文所公開的原理和特征一致的最廣范圍。圖1示出說明性數(shù)字集成電路設(shè)計流程的簡化表示。在高層級上，所述過程開始于產(chǎn)品概念(步驟100)，并且在電子設(shè)計自動化(EDA)軟件設(shè)計過程中實現(xiàn)(步驟110)。 當(dāng)設(shè)計定稿時，可對其進(jìn)行流片(taped-out)(步驟127)。在流片之后的一段時間，執(zhí)行制造工藝(步驟150)以及封裝和組裝工藝(步驟160)，從而最終實現(xiàn)成品集成電路芯片(步驟 170)。EDA軟件設(shè)計過程(步驟110)實際上是由大量的步驟112-130組成，為簡單起見， 以線性方式示出。在實際集成電路設(shè)計過程中，特定設(shè)計可能必須返回步驟，直到通過特定的測試。類似地，在任何實際設(shè)計過程中，這些步驟可以不同的順序和組合出現(xiàn)。因此，通過上下文和一般解釋提供此描述，而不是通過特殊集成電路的特定或推薦的設(shè)計流程?，F(xiàn)將提供對EDA軟件設(shè)計過程(步驟110)的組成步驟的概述。系統(tǒng)設(shè)計(步驟112)設(shè)計者描述其想要實現(xiàn)的功能性，其可執(zhí)行假設(shè)分析規(guī)劃來提煉功能性、檢驗成本等等。此階段可出現(xiàn)硬件-軟件架構(gòu)劃分。可用于此步驟的來自 Synopsys 公司的例示性 EDA 軟件產(chǎn)品包括 Model Architect、Saber、System Studio 和 Design Ware 產(chǎn)品。邏輯設(shè)計和功能驗證(步驟114)在此階段，編寫用于系統(tǒng)中模塊的VHDL或 Verilog代碼，并且檢驗設(shè)計的功能準(zhǔn)確性。更具體地說，檢驗設(shè)計以確保其響應(yīng)于特定輸入激勵產(chǎn)生正確輸出?？捎糜诖瞬襟E的來自Synopsys公司的例示性EDA軟件產(chǎn)品包括VCS、 VERA、Designffare 、Magellan、Formality、ESP 禾口 LEDA 產(chǎn)品。綜合和測試設(shè)計(步驟116)此處，將VHDL/Verilog轉(zhuǎn)換成網(wǎng)表?？舍槍δ繕?biāo)技術(shù)對網(wǎng)表進(jìn)行最優(yōu)化。此外，出現(xiàn)允許對成品芯片進(jìn)行檢驗的測試的設(shè)計和實現(xiàn)?？捎糜诖瞬襟E的來自Synopsys公司的例示性EDA軟件產(chǎn)品包括Design Compiler 、Physical Compiler、DFT Compiler、Power Compiler、FPGA Compiler、TetraMAX 禾口 DesignWare ⑧產(chǎn)
P
BFI ο網(wǎng)表驗證(步驟118)在此步驟，檢驗網(wǎng)表與定時約束的順應(yīng)性，以及與VHDL/ Verilog源代碼的一致性。可用于此步驟的來自Synopsys公司的例示性EDA軟件產(chǎn)品包括 Formality、PrimeTime 禾口 VCS 產(chǎn)品。設(shè)計規(guī)劃(步驟120)此處，針對定時和頂層布線來構(gòu)造并分析芯片的整體平面布置圖。可用于此步驟的來自Synopsys公司的例示性EDA軟件產(chǎn)品包括Astro和Custom Designer 產(chǎn)品。物理實現(xiàn)(步驟12 此步驟進(jìn)行放置(電路元件的定位)和布線(電路元件的連接)?？捎糜诖瞬襟E的來自Synopsys公司的例示性EDA軟件產(chǎn)品包括Astro和IC Compiler 產(chǎn)品。分析和提取(步驟124)在此步驟，在晶體管級驗證電路功能，而此驗證允許假設(shè)分析提煉?？捎糜诖瞬襟E的來自Synopsys公司的例示性EDA軟件產(chǎn)品包括AstroRail、 PrimeRai 1、PrimeTime 和 Mar-RCXT 產(chǎn)品。物理驗證(步驟126)在此步驟，執(zhí)行各種檢驗功能以確保制造、電氣問題、光刻問題和電路的正確性?？捎糜诖瞬襟E的來自Synopsys公司的例示性EDA軟件產(chǎn)品包括 Hercules 產(chǎn)品。流片(步驟127)此步驟提供(若適合，在施加光刻增強(qiáng)之后)將用于光刻掩模生產(chǎn)的“流片”數(shù)據(jù)以生產(chǎn)成品芯片?？捎糜诖瞬襟E的來自Synopsys公司的例示性EDA軟件產(chǎn)品包括IC Compiler和Custom Designer系列的產(chǎn)品。分辨度增強(qiáng)(步驟128)此步驟涉及布局的幾何學(xué)處理以改善設(shè)計的可制造性。 可用于此步驟的來自Synopsys公司的例示性EDA軟件產(chǎn)品包括ftx)teus、ProteusAF和 PSMGen 產(chǎn)品。掩模數(shù)據(jù)制備(步驟130)此步驟提供用于生產(chǎn)成品芯片的光刻掩模生產(chǎn)的掩模制造就緒“流片”數(shù)據(jù)?？捎糜诖瞬襟E的來自Synopsys公司的例示性EDA軟件產(chǎn)品包括 CATS(R)系列的產(chǎn)品。圖2為包含四個例示性TSV 212、214、216和218的硅襯底210的區(qū)域的簡化結(jié)構(gòu)的平面圖。在一個實施例中，所述四個TSV均位于單個芯片上，而在另一個實施例中，圖2 的圖像表示切割之前的晶片的部分；并且在切割之后，TSV 212、214、216和218中的一個或多個將位于與其它一個或多個TSV不同的芯片上。在平面圖中，以由SW2阻擋電介質(zhì)包圍的圓形銅過孔表示圖2中的每個TSV，但是在其它實施例中針對導(dǎo)體和阻擋電介質(zhì)兩者可使用其它材料。在具有TSV的硅晶片的制造工藝過程中，所述結(jié)構(gòu)經(jīng)歷從例如250攝氏度的高溫到室溫( 25攝氏度)的冷卻。當(dāng)結(jié)構(gòu)冷卻時，硅和銅材料兩者均收縮，但是銅收縮的程度大于硅。這在硅中在垂直于TSV圓周的方向(即，徑向)產(chǎn)生張應(yīng)力，而此張應(yīng)力
11繼而在硅中在與TSV圓周相切的方向產(chǎn)生壓應(yīng)力。隨著與TSV邊緣的距離的增大，所述應(yīng)力的量值下降。圖3為集成電路襯底的例示性區(qū)域300的平面圖，示出襯底320中的一個TSV 212 和大量的晶體管312。類似結(jié)構(gòu)(未示出)存在于其它TSV 214、216和218的周圍。如本文中所使用，術(shù)語“區(qū)域”表示三維體積。此外，如本文中所使用，術(shù)語“垂直”表示垂直于晶片主表面的方向，而術(shù)語“橫向”表示平行于晶片主表面的任意方向。此外，包括物理上處于襯底內(nèi)的部分和位于襯底之上的部分的結(jié)構(gòu)，例如晶體管，在本文中稱為位于襯底“中”或 “上”，其所要表達(dá)的意義沒有差別。在圖3中，將TSV 212示為單個圓，但是應(yīng)理解，還存在用于將其與硅晶片主體電隔離的阻擋電介質(zhì)(未示出)。為圖解的清晰性，在圖3中看不到金屬層。而且，在圖3中將晶體管312示為規(guī)則圖案。此規(guī)則性可為類似于存儲器陣列的高度重復(fù)電路的典型，但是將為其中晶體管放置更為隨機(jī)的邏輯電路的非典型。而且，在圖3中，所有擴(kuò)散區(qū)具有相同的寬度，并且每對擴(kuò)散區(qū)僅用于單個晶體管。在許多布局中，常常在多于一個的晶體管之間共用擴(kuò)散區(qū)，并且擴(kuò)散區(qū)可具有不同的寬度。然而，圖3的規(guī)則布局將用作本論述。本文使用術(shù)語“擴(kuò)散區(qū)”描述晶體管漏極區(qū)和源極區(qū)，盡管其在一些工藝中可能是通過注入或通過擴(kuò)散以外的其它方式形成。圖3還示出表示禁止區(qū)的圓314，在其中布局軟件未放置任何晶體管的任何源極區(qū)或漏極區(qū)的部分。如本文中所使用，“禁止區(qū)”為由布局/放置軟件(例如可從Synopsys 公司獲得的IC Compiler或Custom Designer)建立的區(qū)域。禁止區(qū)尺寸可為軟件中的固定尺寸，或可響應(yīng)于來自布局工程師的輸入進(jìn)行配置?！敖箙^(qū)”為布局軟件避免放置例如晶體管等有源器件的真實區(qū)域。其可具有圍繞芯片上所有TSV的恒定尺寸；或者在不同的實施例中，其尺寸在不同的TSV之間可發(fā)生變化。軟件可為不同導(dǎo)電類型的晶體管定義不同的禁止區(qū)，但是若這樣定義，則本文使用的術(shù)語“禁止區(qū)”為不同種類器件的禁止區(qū)的交集。即，其為其中布局軟件不放置任何晶體管源極區(qū)或漏極區(qū)的區(qū)域。應(yīng)理解，本文所定義的“禁止區(qū)”是真實的并且可從布局軟件在對特定的集成電路芯片進(jìn)行布局時所使用的軟件配置(包括其它來源)進(jìn)行確定。圖3還示出圍繞TSV 212但是位于禁止區(qū)314內(nèi)的N+區(qū)域316。過孔318被示為位于區(qū)域316之上，其穿過硅和Ml層之間的任何電介質(zhì)層。Ml中的導(dǎo)體(圖3中未示出) 通過各個過孔318將TSV212連接到N+區(qū)域316。圖4為沿圖3中視線A-A'截取的禁止區(qū)314的橫截面圖。如同本文中的所有附圖，圖4非按比例繪制。圖4示出垂直穿過襯底320的TSV 212，其在圖4的實施例中所示出的區(qū)域內(nèi)為P_摻雜。同樣，存在阻擋電介質(zhì)，但是在圖4中未示出。硅的頂面表示為412。 還示出圍繞TSV 212的N+環(huán)316，還示出了兩個過孔318。應(yīng)注意，如本文中所使用，“環(huán)” 無需為圓形。圖4還示出Ml中的導(dǎo)體410，其根據(jù)實現(xiàn)設(shè)計的功能性的需要將TSV 212連接到其它電路。其還通過過孔318連接到N+區(qū)域316。N+區(qū)域316與在其所安置的P—摻雜硅的較大主體320形成二極管414 (圖4中以虛線象征性地示出)。N+區(qū)域316為二極管414的陰極，并且其在Ml中連接到TSV?？蓪?P—襯底接地，但是非絕對必要，因為其較大的體積允許其吸收大量的靜電荷而其電壓不會顯著變化。在制造過程中，在形成Ml導(dǎo)體410和在過孔318中形成導(dǎo)電材料之前形成N+區(qū)域316。因此，在形成Ml層的過程中發(fā)生TSV 212與二極管414的連接，其為可以將TSV 212連接到晶體管源極、漏極或柵極導(dǎo)體的同一工藝步驟。因此，二極管414充當(dāng)天線二極管，從而在將TSV 212連接到任何這種晶體管之后，其可保護(hù)TSV 212可能連接的任何晶體管的柵極電介質(zhì)不受在制造工藝過程中在TSV 212中可能累積的任何電荷的影響。若不希望的電荷累積增大TSV 212上相對于襯底320的電壓，則二極管414將被反向偏置并且將在柵極電介質(zhì)擊穿之前被擊穿。若電荷累積將TSV 212的電壓推至負(fù)電壓，則二極管414 將被正向偏置。接著，在電壓差超出正向偏置的二極管的電壓降之后，二極管414將導(dǎo)通， 其中所述電壓降也低于柵極電介質(zhì)將被擊穿的電壓量值。在集成電路的正常操作過程中，TSV 212上的電壓根據(jù)需要發(fā)生變化，但是保持二極管414反向偏置。所述電壓也不會超出二極管414的反向偏置的擊穿電壓，也不會相對于襯底320下降得過低以至于將二極管414正向偏置。因此，盡管二極管414增加了電路的電容和功率消耗，但是其不會在其它方面影響電路的操作。對N+區(qū)域316和P—區(qū)域320 進(jìn)行摻雜以實現(xiàn)超出電路的正常操作電壓的反向偏置的擊穿電壓，但是其小于柵極電介質(zhì)擊穿的電壓。說明性地，對于電源電壓為+1. 5V和OV的典型邏輯電路，可將二極管414設(shè)計為具有例如3. 5V的反向偏置擊穿電壓。應(yīng)理解，圖3和圖4的實施例中的N+區(qū)域316完全位于圍繞TSV212的禁止區(qū)314 內(nèi)。此特征是有利的，因為不管怎樣，禁止區(qū)314內(nèi)的面積未被使用。因此，TSV 212的天線二極管不占用在其它方面將用于有源器件的芯片面積。因此，不會對電路密度產(chǎn)生負(fù)面影響。此外，在于晶片內(nèi)形成其它N+區(qū)域的同一工藝步驟中形成N+區(qū)域316。類似地，在形成其它此類過孔的同一工藝步驟中形成過孔318，并且在形成其它Ml導(dǎo)體的同一工藝步驟中形成與TSV 212和N+區(qū)域316兩者的Ml連接。因此，TSV 212的天線二極管的實現(xiàn)也不會對制造工藝產(chǎn)生負(fù)面影響。還應(yīng)理解，圖3和圖4的實施例中的N+區(qū)域316中最接近TSV 212的點比襯底上所有晶體管的擴(kuò)散區(qū)內(nèi)的最近的點更接近TSV 212。實際上，圖3和圖4的實施例中的N+ 區(qū)域316整體比襯底上的所有晶體管的最近的擴(kuò)散區(qū)更接近TSV 212。圖5為另一實施例中的集成電路襯底的例示性區(qū)域500的平面圖，其示出襯底520 中的TSV 212和大量的晶體管512。圖5類似于圖3，不同之處在于其示出一些常規(guī)天線二極管522、5Μ和526以及一些Ml層導(dǎo)體。具體地，導(dǎo)體5 將天線二極管522與晶體管534 和536的柵極互連；導(dǎo)體530將天線二極管524與其它兩個未編號的晶體管的柵極互連； 而導(dǎo)體532將TSV 212、N+區(qū)域316、天線二極管5 和兩個其它未編號的晶體管的柵極互連。如前述，N+區(qū)域316形成其自身的天線二極管，但是此連接到TSV的二極管的芯片面積遠(yuǎn)大于未連接到TSV的天線二極管522和524的任意一個的芯片面積。如前述，在給定制造工藝時，使用于保護(hù)晶體管柵極電介質(zhì)的天線二極管通常盡可能地小，但是可將由N+區(qū)域316形成的天線二極管制造得較大，因為其不占用在其它方面將可用于有源電路的芯片面積。實際上，在圖5的實施例中，由N+區(qū)域316形成的天線二極管的芯片面積大于芯片中未連接到TSV的每個天線二極管的芯片面積。應(yīng)注意，一些芯片可包括未連接到TSV的一個或一些天線二極管，并且由于一些原因，其大于由N+區(qū)域316形成的天線二極管。然而，即使在這種情況下，由N+區(qū)域316形成的天線二極管仍大于芯片中未連接到TSV的所有天線二極管所占用的平均面積。
存在用于實現(xiàn)二極管414的許多其它變型。在圖3和圖4的實施例中，N+區(qū)域316 為正方形，并且完全圍繞TSV 212。在其它實施例中，N+區(qū)域可被圓化，甚至與禁止區(qū)314 共同擴(kuò)張地延伸。N+區(qū)域316的內(nèi)邊界還可具有任何所期望的形狀，并且在一個實施例中， 其可一直延伸到圍繞TSV 212的阻擋電介質(zhì)。在其它實施例中，N+區(qū)域無需完全環(huán)繞TSV 212。N+區(qū)域可部分地環(huán)繞TSV 212，或者除了一個縫隙外幾乎完全環(huán)繞TSV 212。替代地， N+區(qū)域可由一個或多個單獨的N+區(qū)域形成，其中每個單獨的N+區(qū)域的面積遠(yuǎn)小于圖3所示的區(qū)域316的面積。在此最后一個變型中，N+區(qū)域?qū)⑿纬删⒙?lián)連接的單獨的天線二極管， 但是其一起將具有與單個較大天線二極管類似的特性。此外，在一個實施例中，N+區(qū)域可限制為位于TSV邊界的0. 5微米內(nèi)，而不考慮任何禁止區(qū)的尺寸。類似地，TSV 212與一個或多個N+區(qū)域的互連在Ml中可為正方形，其完全覆蓋TSV 212和如圖3所示的N+區(qū)域316外邊界內(nèi)的整個面積，或者其可為小于完整正方形的圖形。 例如，其可由將TSV212連接到N+區(qū)域的一個或多個狹窄導(dǎo)體組成。唯一告誡是其形成從 TSV到將在制造過程中參與保護(hù)柵極電介質(zhì)不受在TSV 212中電荷累積影響的每個N+區(qū)域的導(dǎo)電路徑。還可存在其它變型。例如，盡管將N+區(qū)域316的橫向范圍限制為保持在禁止區(qū)314 內(nèi)可避免侵入在其它方面可用于有源器件的芯片面積，但是若對電路密度的影響在可接受的范圍內(nèi)，則不存在N+區(qū)域不能延伸出禁止區(qū)314外的原因。尤其，若二極管414也將防止外部傳遞的ESD，其中面積限制在禁止區(qū)314的二極管的可能遠(yuǎn)不夠大時，則這將是期望的。在這種情況下，N+區(qū)域316可遠(yuǎn)大于禁止區(qū)314。只要N+區(qū)域包括位于禁止區(qū)內(nèi)的至少一部分，則就可獲得之前被認(rèn)為是不可能的優(yōu)點。在另一變型中，電路在相對于襯底的負(fù)電壓而非正電壓下操作。在這種情況下，在正常操作過程中，預(yù)期TSV 212承載OV到例如-5V之間的電壓。為了與此相適應(yīng)，天線二極管以相反的方向形成，其中陽極而非陰極連接到TSV 212。可對體硅進(jìn)行摻雜，而對區(qū)域316進(jìn)行P+摻雜。因此，通?？梢哉f區(qū)域316和其中形成區(qū)域316的體硅區(qū)320具有“相反的導(dǎo)電類型”。應(yīng)理解，所有N型摻雜水平(不管其被稱為N、N_或N+)均具有與所有的P 型摻雜水平(不管其被稱為P、P_或P+)相反的導(dǎo)電類型。如本文中所使用，N—和N+摻雜水平僅被看作是“N”摻雜的特例，而P—和P+摻雜水平僅被看作是“P”摻雜的特例。設(shè)計和布局過程圖6為示出與本文所論述的一些實施例有關(guān)的設(shè)計流程的方面的流程圖。對于本文所描述的所有流程圖和制造步驟順序，應(yīng)理解，許多步驟可被組合、并行執(zhí)行或以不同的順序執(zhí)行，而不影響所達(dá)到的功能。在一些情況下，只有當(dāng)做出特定的其它改變時，步驟的重新排列才可實現(xiàn)相同結(jié)果；并且，在其它情況下，只有當(dāng)滿足特定的條件時，步驟的重新排列才可實現(xiàn)相同結(jié)果。參照圖6，在步驟610中，設(shè)計電路。步驟610大致對應(yīng)于圖1的步驟100和步驟 112-118。如本文中所使用，術(shù)語“電路設(shè)計”表示在從Verilog或VHDL設(shè)計表示或類似設(shè)計表示編譯之后且在布局之前的柵極或晶體管級設(shè)計。在步驟610之后，電路設(shè)計以網(wǎng)表文件表示。在大致對應(yīng)于圖1的步驟120-126的步驟612中，對電路設(shè)計進(jìn)行布局。以幾何文件表示布局，其中所述幾何文件定義了將在用于在制造過程中暴露晶片的各個掩模上形成的所有形狀，等等。幾何文件可具有若干標(biāo)準(zhǔn)格式中的任意一種，例如GDSII、OASIS、CREF等，或者其可具有非標(biāo)準(zhǔn)格式。所述文件以對將產(chǎn)生的每個掩模的掩模定義的形式描述電路設(shè)計的布局。每個掩模定義定義了多個多邊形。在本實施例中，在步驟612的結(jié)尾， 尚未執(zhí)行分辨度增強(qiáng)(RET)。因此，由步驟612產(chǎn)生的布局幾何結(jié)構(gòu)在某種意義上是理想化的，因為其尚未考慮到使用尺寸比得上或大于所述布局中的幾何結(jié)構(gòu)尺寸的光波長的光刻印刷的缺陷。例如，矩形是長方形的，并且尚未進(jìn)行衍射效應(yīng)預(yù)先校正。在大致對應(yīng)于步驟128的步驟614中，通過大量的步驟對布局進(jìn)行修訂以更好地實現(xiàn)設(shè)計者意圖。從理想化的布局形狀(例如，從溝道寬度洞悉出的預(yù)期驅(qū)動電流)來洞悉設(shè)計者的意圖，并且做出修改以在最終集成電路中更好地實現(xiàn)該意圖。在此步驟中出現(xiàn)光學(xué)接鄰近修正，以及如下文將描述的形狀工程隆起或突出的添加。再次以通常使用上述幾何文件格式之一的幾何文件表示修訂后的布局。在步驟616中，基于來自步驟614的經(jīng)修改的布局創(chuàng)建光刻掩模組。制作掩模的方法不是本發(fā)明的重要方面，因此可使用當(dāng)前已知的或?qū)硌邪l(fā)的任何掩模制作技術(shù)。 作為一個示例，可使用美國專利第6，096，458號、第6，057，063號、第5，M6，800號、第 5，472，814號和第5，702，847號中提出的技術(shù)來印刷掩模；對于其掩模印刷技術(shù)的示教，將上述所有專利通過引用的方式結(jié)合在本文中。在制作掩模組之后，在步驟618中，使用所述掩模組制造集成電路。圖7為用于對電路進(jìn)行布局的步驟612的流程圖細(xì)節(jié)。圖7為高度復(fù)雜的過程的簡化，其大多數(shù)細(xì)節(jié)對于本發(fā)明的理解不是很重要，并且圖中未示出。參照圖7，在步驟710 中，為引入的網(wǎng)表中所指定的各個電路器件選擇庫單元。庫單元包括(除了別的以外)器件所需的布局幾何結(jié)構(gòu)，包括晶體管擴(kuò)散區(qū)、柵極堆疊、天線二極管、TSV和例如316(圖3、 圖4和圖幻的摻雜區(qū)的布置。在一個實施例中，庫包括含有TSV和附近摻雜區(qū)316兩者的單元，如本文其它地方所描述。在第二實施例中，并非如此。在步驟712中，將庫單元放置到布局中，并且根據(jù)電路設(shè)計，在互連層定義對其進(jìn)行互連的導(dǎo)線。此步驟考慮了大量因素，其中的大多數(shù)對本發(fā)明的理解不是很重要。然而， 根據(jù)本發(fā)明的一個方面，此步驟包括在Ml中定義導(dǎo)體，該導(dǎo)體將TSV、區(qū)域316和晶體管的柵極、源極或漏極互連，如本文其它地方所描述。在一個實施例中，布局過程包括識別將放置TSV的集成電路上的位置；以及確定橫向圍繞所述TSV的禁止區(qū)。在一個實施例中，此步驟中確定的禁止區(qū)可為以TSV的中心為圓心的具有固定半徑例如0. 5微米或5微米的圓。 替代地，對于集成電路中將使用的特定襯底摻雜濃度和TSV尺寸，可參照Vandevelde報告的關(guān)系或通過任何其它參考源確定所述禁止區(qū)。作為另一替代方案，可以通過分析特定環(huán)境下的TSV的應(yīng)力后果并從其導(dǎo)出5%的遷移率變化等高線來確定禁止區(qū)。可使用許多其它方法確定禁止區(qū)。在確定禁止區(qū)之后，以使得其所有擴(kuò)散區(qū)均位于禁止區(qū)外的方式對電路中的所有晶體管進(jìn)行布局。還對N+區(qū)域，例如316進(jìn)行布局，以使其至少部分地位于禁止區(qū)內(nèi)；并且對Ml層互連進(jìn)行布局，其將TSV、區(qū)域316和晶體管之一的一個擴(kuò)散區(qū)或柵極導(dǎo)體的任意一個互連。布局步驟612高度迭代。因此，在步驟714中，分析所布局的電路的所使用的芯片面積、定時、功率耗散以及許多其它因素；并且在步驟716中，確定所布局的電路性能是否是可接受的。若否，則所述過程返回步驟712以嘗試電路器件的不同放置或布線(包括重新考慮源極/漏極選擇和來自前一迭代的分裂擴(kuò)散)，或者若必須，則返回步驟710以選擇用于電路器件的不同的庫單元，或者若必須，則所述過程甚至可返回步驟610(圖6)以便以某種方式對電路的設(shè)計進(jìn)行修改。在步驟716中確定電路性能是可接受的之后，完成布局步驟612(步驟718)。圖8為可用于實現(xiàn)并入有本發(fā)明各個方面的軟件的計算機(jī)系統(tǒng)810的簡化框圖。 計算機(jī)系統(tǒng)810包括處理器子系統(tǒng)814，其通過總線子系統(tǒng)812與大量的外圍設(shè)備通信。這些外圍設(shè)備可包括存儲子系統(tǒng)824，其包含存儲器子系統(tǒng)擬6和文件存儲子系統(tǒng)828 ；用戶接口輸入設(shè)備822 ；用戶接口輸出設(shè)備820 ；以及網(wǎng)絡(luò)接口子系統(tǒng)816。輸入設(shè)備和輸出設(shè)備可實現(xiàn)與計算機(jī)系統(tǒng)810的用戶交互。網(wǎng)絡(luò)接口子系統(tǒng)816提供至外部網(wǎng)絡(luò)的接口 (包括至通信網(wǎng)絡(luò)818的接口)，并且通過通信網(wǎng)絡(luò)818耦合到其它計算機(jī)系統(tǒng)中的對應(yīng)的接口設(shè)備。通信網(wǎng)絡(luò)818可包含許多互連的計算機(jī)系統(tǒng)和通信鏈路。這些通信鏈路可為有線鏈路、光學(xué)鏈路、無線鏈路或用于信息傳送的任何其它機(jī)制。盡管在一個實施例中通信網(wǎng)絡(luò)818為因特網(wǎng)，但是在其它實施例中通信網(wǎng)絡(luò)818可為任何適當(dāng)?shù)挠嬎銠C(jī)網(wǎng)絡(luò)。網(wǎng)絡(luò)接口的物理硬件部件有時被稱為網(wǎng)絡(luò)接口卡(NIC)，盡管其無需呈現(xiàn)為卡的形式例如，其可呈現(xiàn)為直接安裝到母板上的集成電路(IC)或連接器的形式，或者呈現(xiàn)為與計算機(jī)系統(tǒng)的其它部件一起在單個集成電路芯片上制造的宏單元的形式。用戶接口輸入設(shè)備822可包括鍵盤，例如鼠標(biāo)、軌跡球、觸控板或圖形輸入板的定點設(shè)備，掃描儀，并入顯示器的觸摸屏，例如語音識別系統(tǒng)、麥克風(fēng)的音頻輸入設(shè)備，以及其它類型的輸入設(shè)備。通常，術(shù)語“輸入設(shè)備”的使用旨在于包括用于向計算機(jī)系統(tǒng)810或計算機(jī)網(wǎng)絡(luò)818輸入信息的所有可能類型的設(shè)備和方式。用戶接口輸出設(shè)備820可包括顯示器子系統(tǒng)、打印機(jī)、傳真機(jī)或非可視顯示器(例如音頻輸出設(shè)備)。顯示器子系統(tǒng)可包括陰極射線管(CRT)、如液晶顯示器(LCD)的平板設(shè)備、投影設(shè)備或用于創(chuàng)建可視圖像的一些其它機(jī)制。顯示器子系統(tǒng)還可通過例如音頻輸出設(shè)備提供非可視顯示器。通常，術(shù)語“輸出設(shè)備”的使用旨在于包括用于從計算機(jī)系統(tǒng)810 向用戶或向另一機(jī)器或計算機(jī)系統(tǒng)輸出信息的所有可能類型的設(shè)備和方式。存儲子系統(tǒng)8M存儲可提供本發(fā)明特定實施例的功能性的基礎(chǔ)編程和數(shù)據(jù)結(jié)構(gòu)。 例如，可將用于實現(xiàn)本發(fā)明特定實施例的功能性的各種模塊存儲在存儲子系統(tǒng)824中。通常，由處理器子系統(tǒng)814執(zhí)行這些軟件模塊。存儲器子系統(tǒng)擬6通常包括大量的存儲器，該大量的存儲器包括用于在程序執(zhí)行過程中存儲指令和數(shù)據(jù)的主隨機(jī)存取存儲器(RAM)830以及其中存儲固定指令的只讀存儲器(ROM) 832。文件存儲子系統(tǒng)8 提供對程序和數(shù)據(jù)文件的持久存儲，并且可包括硬盤驅(qū)動器、連同相關(guān)聯(lián)的可移動介質(zhì)的軟盤驅(qū)動器、CD-ROM驅(qū)動器、光學(xué)驅(qū)動器或盒式可移動介質(zhì)?？捎晌募鎯ψ酉到y(tǒng)8 存儲用于實現(xiàn)本發(fā)明特定實施例的功能性的數(shù)據(jù)庫和模塊。 主機(jī)存儲器擬6含有計算機(jī)指令，當(dāng)由處理器子系統(tǒng)814執(zhí)行時，所述計算機(jī)指令可致使計算機(jī)系統(tǒng)操作或執(zhí)行本文所描述的功能。如本文中所使用，被稱為在所述在“主機(jī)”或“計算機(jī)系統(tǒng)”中或在“主機(jī)”或“計算機(jī)系統(tǒng)”上運行的過程和軟件響應(yīng)于包括用于這種指令和數(shù)據(jù)的任何其它本地或遠(yuǎn)程存儲裝置的主機(jī)存儲器子系統(tǒng)826中的計算機(jī)指令和數(shù)據(jù)在處理器子系統(tǒng)814上執(zhí)行?？偩€子系統(tǒng)812提供用于使計算機(jī)系統(tǒng)810的各種部件和子系統(tǒng)如所期望那樣彼此通信的機(jī)制。盡管將總線子系統(tǒng)812示意性地示出為單個總線，但是總線子系統(tǒng)的替代實施例可使用多個總線。計算機(jī)系統(tǒng)810本身可為各種類型，包括個人計算機(jī)、便攜式計算機(jī)、工作站、計算機(jī)終端、網(wǎng)絡(luò)計算機(jī)、電視機(jī)、大型機(jī)或任何其它數(shù)據(jù)處理系統(tǒng)或用戶設(shè)備。由于計算機(jī)和網(wǎng)絡(luò)的不斷變化性質(zhì)，圖8中所描繪的對計算機(jī)系統(tǒng)810的描述僅旨在作為用于示出本發(fā)明的特定實施例的特定示例。還可為具有比圖8中所描繪的計算機(jī)系統(tǒng)更多或更少部件的許多其它配置的計算機(jī)系統(tǒng)810。盡管圖6和圖7中提出的步驟，可為特定類型的電路手動執(zhí)行，在一個實施例中， 其可在軟件的控制下由具有處理器(例如處理器子系統(tǒng)814)和存儲器(例如存儲子系統(tǒng) 824)的計算機(jī)系統(tǒng)執(zhí)行，其中所述軟件包括可由處理器子系統(tǒng)814來執(zhí)行以實現(xiàn)所示步驟的指令。軟件還可包括處理器對其操作的數(shù)據(jù)。軟件存儲在計算機(jī)可讀介質(zhì)上，如本文中所使用，所述計算機(jī)可讀介質(zhì)為其上可存儲信息并且可由計算機(jī)系統(tǒng)讀取的介質(zhì)。其示例包括軟盤、硬盤驅(qū)動器、RAM、⑶、DVD、閃速存儲器、USB驅(qū)動器等。計算機(jī)可讀介質(zhì)可以經(jīng)解碼以供特定數(shù)據(jù)處理系統(tǒng)實際使用的編碼格式存儲信息。如本文中使用的術(shù)語，單個計算機(jī)可讀介質(zhì)還可包括多于一個物理項，例如多個CD-ROM或RAM的多個區(qū)段或數(shù)個不同種類的介質(zhì)的組合。當(dāng)將存儲所述軟件的計算機(jī)可讀介質(zhì)與圖8的計算機(jī)系統(tǒng)組合時，所述組合將為可執(zhí)行本文所提出的步驟的機(jī)器。用于執(zhí)行每個步驟的裝置由與用于執(zhí)行所述步驟的軟件模塊相組合的計算機(jī)系統(tǒng)(或僅為執(zhí)行所述步驟所需的部件)構(gòu)成。存儲軟件的計算機(jī)可讀介質(zhì)也能夠獨立于計算機(jī)系統(tǒng)而部署，并且形成其自身的商品。此外，在步驟612之后和在步驟614之后這兩者，包含電路設(shè)計表示的網(wǎng)表文件以及存儲布局的幾何文件自己存儲在計算機(jī)可讀介質(zhì)上。這種介質(zhì)可獨立于計算機(jī)系統(tǒng)而部署，并且形成其自身相應(yīng)的商品。當(dāng)與以軟件進(jìn)行編程以對網(wǎng)表或幾何文件進(jìn)行讀取、修訂和寫入的計算機(jī)系統(tǒng)組合時，其又形成可執(zhí)行本文提出的步驟的另一種機(jī)器。制造過程圖9A-圖9D為制造示圖，其示出可制造根據(jù)本發(fā)明的器件的方法。此僅為一個示例，并且應(yīng)理解，本領(lǐng)域普通技術(shù)人員可對其進(jìn)行各種變型。而且，為簡單起見，省略了本領(lǐng)域普通技術(shù)人員易于了解的并且對本發(fā)明的理解不是很重要的許多細(xì)節(jié)和整個步驟。圖9A示出P_摻雜晶片區(qū)910的橫截面。已穿過晶片開鑿用于TSV 912的孔，所述孔已利用絕緣阻擋物914加襯，并且已在孔內(nèi)形成TSV導(dǎo)體。在形成TSV 912之后，如圖9B所示，可形成覆蓋TSV 912以及晶片表面上其它區(qū)域的區(qū)域916以用于稍后的集成。隨后，在晶片區(qū)910中形成有源器件，例如晶體管918。 晶體管918包括N+源極和漏極區(qū)920和922、位于溝道926之上的柵極電介質(zhì)材料924以及位于柵極電介質(zhì)材料擬4之上的多晶硅柵極導(dǎo)體928。通過STI區(qū)932橫向約束晶體管。 還示出緊鄰TSV 912的N+區(qū)域930，其與P—襯底910 —起形成天線二極管。重要的是，盡管未作要求，但是可在形成晶體管918的N+源極和漏極區(qū)920和922的同一工藝步驟中形成N+區(qū)域930。無需額外的工藝步驟來形成N+區(qū)域930。在形成N+區(qū)域920、922和930以及形成柵極多晶硅擬8之后，在所述區(qū)域之上形成介電層，并且在其中蝕刻過孔，如圖9C所示。示出過孔934暴露TSV 912，示出過孔936 暴露N+區(qū)域930，示出示出過孔938和942暴露源極區(qū)和漏極區(qū)920和922，以及示出過孔940暴露柵極電極928。重要的是，盡管未作要求，但是可在蝕刻其它過孔934、938、940和 942中的任何一個或全部的同一工藝步驟中蝕刻通向N+區(qū)域930的過孔936。無需額外的工藝步驟來蝕刻通向N+區(qū)域930的過孔。在蝕刻所述過孔之后，如圖9D所示，對其進(jìn)行填充并且形成和蝕刻第一金屬層 Ml。在圖9D中示出Ml層導(dǎo)體944，并且可看出，其將TSV 912連接到柵極多晶硅928。同時，N+區(qū)域930也連接到導(dǎo)體944。還可將其它Ml層導(dǎo)體連接到源極區(qū)和漏極區(qū)920和 922 ；但是，為了圖解的清晰性，圖9D中未示出?？煽闯觯趯SV 912連接到晶體管柵極多晶硅擬8的同一工藝步驟中將TSV 912 連接到由N+區(qū)域930形成的天線二極管，由此在器件的制造過程中保護(hù)柵極電介質(zhì)擬4不受TSV 912的電荷拾取的影響。為了在制造過程中保護(hù)柵極電介質(zhì)924不受TSV 912拾取的ESD的影響，在其中將Ml層導(dǎo)體944連接到源極或漏極區(qū)920或922而不是柵極多晶硅 928可使用圖9A-圖9D中的相同序列。如本文中所使用，在各種實施例中，被稱為位于其它層“之上”或“之下”的層可通過一個或多個中間層與所述其它層隔開。相同的解釋將用于被描述為“重疊”、“支承”、“覆蓋”另一層或位于另一層“之下”或“之上”，或位于兩層“之間”或“隔開”兩個層的層。除非明確地提出，否則不要求緊靠在一起。上述對本發(fā)明優(yōu)選實施例的描述是用于說明和描述目的而提供的。其非旨在為窮舉性的或?qū)⒈景l(fā)明限制為所公開的精確形式。明顯地，本領(lǐng)域技術(shù)人員易于理解諸多修改和變型，包括被稱為“早鉆孔(via early)”的所有配置。尤其，但非局限于此，本專利申請的背景技術(shù)部分所描述、建議或通過參考并入的任何及所有變型將通過參考具體地并入本文對本發(fā)明實施例的描述中。選擇和描述本文所述的實施例以最佳地解釋本發(fā)明的原理及其實際應(yīng)用，由此使本領(lǐng)域其它技術(shù)人員能夠理解本發(fā)明的適用于預(yù)期特定使用的各種實施例和各種修改。旨在使本發(fā)明的范圍將由所附的權(quán)利要求及其等同方案來限定。
權(quán)利要求
1.一種集成電路器件，包括半導(dǎo)體襯底；TSV，穿過所述襯底并且具有與其橫向鄰近的禁止區(qū)；晶體管，具有位于所述襯底中的擴(kuò)散區(qū)、柵極導(dǎo)體以及將所述柵極導(dǎo)體與所述襯底隔開的柵極電介質(zhì)，所述擴(kuò)散區(qū)安置在所述禁止區(qū)外；第一區(qū)域，其安置在所述襯底中且至少部分地位于所述禁止區(qū)內(nèi)，所述第一區(qū)域摻雜為展現(xiàn)第一導(dǎo)電類型，位于鄰近所述第一區(qū)域的至少第二區(qū)域中的所述襯底摻雜為展現(xiàn)與所述第一導(dǎo)電類型相反的第二導(dǎo)電類型；以及Ml層導(dǎo)體，其將所述TSV、所述第一區(qū)域以及由所述擴(kuò)散區(qū)和所述柵極導(dǎo)體構(gòu)成的組中的一者互連。
2.根據(jù)權(quán)利要求1所述的器件，其中所述Ml層導(dǎo)體將所述TSV、所述第一區(qū)域和所述柵極導(dǎo)體互連。
3.根據(jù)權(quán)利要求1所述的器件，其中所述Ml層導(dǎo)體將所述TSV、所述第一區(qū)域和所述擴(kuò)散區(qū)互連。
4.根據(jù)權(quán)利要求1-3中任一項所述的器件，其中所述第一區(qū)域橫向圍繞所述TSV。
5.根據(jù)權(quán)利要求1-4中任一項所述的器件，其中所述第一導(dǎo)電類型為N而所述第二導(dǎo)電類型為P。
6.根據(jù)權(quán)利要求1-5中任一項所述的器件，其中所述第一區(qū)域完全安置在所述禁止區(qū)內(nèi)。
7.一種集成電路器件，包括半導(dǎo)體襯底；TSV，其穿過所述襯底；晶體管，其具有位于所述襯底中的擴(kuò)散區(qū)、柵極導(dǎo)體以及將所述柵極導(dǎo)體與所述襯底隔開的柵極電介質(zhì)，所述擴(kuò)散區(qū)完全安置在距所述TSV 0.5微米以外；第一區(qū)域，其安置在所述襯底中并且至少部分地位于距所述TSV0. 5微米內(nèi)，所述第一區(qū)域摻雜為展現(xiàn)第一導(dǎo)電類型，位于鄰近所述第一區(qū)域的至少第二區(qū)域中的襯底摻雜為展現(xiàn)與所述第一導(dǎo)電類型相反的第二導(dǎo)電類型；以及Ml層導(dǎo)體，其將所述TSV、所述第一區(qū)域以及由所述擴(kuò)散區(qū)和所述柵極導(dǎo)體構(gòu)成的組中的一者互連。
8.根據(jù)權(quán)利要求7所述的器件，其中所述Ml層導(dǎo)體將所述TSV、所述第一區(qū)域和所述柵極導(dǎo)體互連。
9.根據(jù)權(quán)利要求7-8中任一項所述的器件，其中所述Ml層導(dǎo)體將所述TSV、所述第一區(qū)域和所述擴(kuò)散區(qū)互連。
10.根據(jù)權(quán)利要求7-9中任一項所述的器件，其中所述第一區(qū)域橫向圍繞所述TSV。
11.根據(jù)權(quán)利要求7-10中任一項所述的器件，其中所述第一導(dǎo)電類型為N而所述第二導(dǎo)電類型為P。
12.根據(jù)權(quán)利要求7-11中任一項所述的器件，其中所述第一區(qū)域完全安置在距所述 TSV 0. 5微米內(nèi)。
13.一種集成電路器件，包括半導(dǎo)體襯底；TSV，其穿過所述襯底；晶體管，其具有擴(kuò)散區(qū)、柵極導(dǎo)體以及將所述柵極導(dǎo)體與所述襯底隔開的柵極電介質(zhì)， 所述擴(kuò)散區(qū)安置在所述襯底中；第一區(qū)域，其安置在所述襯底中并且橫向圍繞所述TSV，所述第一區(qū)域摻雜為展現(xiàn)第一導(dǎo)電類型，位于鄰近所述第一區(qū)域的至少第二區(qū)域中的所述襯底摻雜為展現(xiàn)與所述第一導(dǎo)電類型相反的第二導(dǎo)電類型；以及Ml層導(dǎo)體，其將所述TSV、所述第一區(qū)域以及由所述擴(kuò)散區(qū)和所述柵極導(dǎo)體構(gòu)成的組中的一者互連。
14.根據(jù)權(quán)利要求13所述的器件，其中所述Ml層導(dǎo)體將所述TSV、所述第一區(qū)域和所述柵極導(dǎo)體互連。
15.根據(jù)權(quán)利要求13-14中任一項所述的器件，其中所述Ml層導(dǎo)體將所述TSV、所述第一區(qū)域和所述擴(kuò)散區(qū)互連。
16.根據(jù)權(quán)利要求13-15中任一項所述的器件，其中所述第一導(dǎo)電類型為N而所述第二導(dǎo)電類型為P。
17.根據(jù)權(quán)利要求13-16中任一項所述的器件，其中所述TSV具有相關(guān)聯(lián)的禁止區(qū)， 并且其中所述第一區(qū)域完全安置在所述禁止區(qū)內(nèi)。
18.一種集成電路器件，包括 半導(dǎo)體襯底；TSV，其穿過所述襯底；位于所述襯底上的多個晶體管，每個晶體管具有第一擴(kuò)散區(qū)和第二擴(kuò)散區(qū)、柵極電介質(zhì)以及覆蓋所述柵極電介質(zhì)的柵極導(dǎo)體，所述多個晶體管包括特定晶體管，所述特定晶體管具有特定擴(kuò)散區(qū)、特定柵極電介質(zhì)以及覆蓋所述特定柵極電介質(zhì)的特定柵極導(dǎo)體；不同于所述襯底上的所有晶體管的所有擴(kuò)散區(qū)的對象區(qū)，所述對象區(qū)摻雜為展現(xiàn)第一導(dǎo)電類型，位于鄰近所述對象區(qū)的至少第二區(qū)域中的所述襯底摻雜為展現(xiàn)與所述第一導(dǎo)電類型相反的第二導(dǎo)電類型；以及Ml層導(dǎo)體，其將所述TSV、所述對象區(qū)以及由所述特定擴(kuò)散區(qū)和所述柵極導(dǎo)體構(gòu)成的組中的一者互連，其中與所述襯底上的所有晶體管的擴(kuò)散區(qū)的距離TSV最近的點相比，所述對象區(qū)中最接近所述TSV的點更接近所述TSV。
19.根據(jù)權(quán)利要求18所述的器件，其中與所述襯底上的所有晶體管的擴(kuò)散區(qū)的距離 TSV最近的點相比，所述整個對象區(qū)更接近所述TSV。
20.根據(jù)權(quán)利要求18-19中任一項所述的器件，其中所述Ml層導(dǎo)體將所述TSV、所述對象區(qū)和所述柵極導(dǎo)體互連。
21.根據(jù)權(quán)利要求18-20中任一項所述的器件，其中所述Ml層導(dǎo)體將所述TSV、所述對象區(qū)和所述擴(kuò)散區(qū)互連。
22.根據(jù)權(quán)利要求18-21中任一項所述的器件，其中所述對象區(qū)橫向圍繞所述TSV。
23.根據(jù)權(quán)利要求18-22中任一項所述的器件，其中所述對象區(qū)至少部分地安置在距所述TSV 0.5微米內(nèi)。
24.根據(jù)權(quán)利要求18-23中任一項所述的器件，其中所述TSV具有相關(guān)聯(lián)的禁止區(qū)，并且其中所述對象區(qū)至少部分地安置在所述禁止區(qū)內(nèi)。
25.根據(jù)權(quán)利要求18-24中任一項所述的器件，進(jìn)一步包括位于所述襯底中的多個天線二極管，每個天線二極管連接到所述多個晶體管中的晶體管的一個或多個柵極導(dǎo)體，所述襯底中的每個天線二極管在所述襯底中占用相應(yīng)的橫向面積；其中所述對象區(qū)占用的橫向面積大于所述襯底中未連接到TSV的每個天線二極管橫向占用的平均面積。
26.根據(jù)權(quán)利要求18-25中任一項所述的器件，其中所述對象區(qū)占用的橫向面積大于所述襯底中未連接到TSV的每個天線二極管橫向占用的面積。
27.根據(jù)權(quán)利要求1816中任一項所述的器件，其中所述第一導(dǎo)電類型為N而所述第二導(dǎo)電類型為P。
28.一種集成電路器件，包括半導(dǎo)體襯底；TSV，其穿過所述襯底；位于所述襯底中的多個晶體管，每個晶體管具有柵極端子；位于所述襯底中的多個天線二極管，每個天線二極管連接到所述多個晶體管中的晶體管的一個或多個柵極端子，所述襯底中的每個天線二極管在所述襯底中占用相應(yīng)的橫向面積；Ml層導(dǎo)體，其將所述TSV、所述柵極導(dǎo)體中的特定一個和所述天線二極管中的特定一個互連，其中所述特定天線二極管占用的橫向面積大于所述襯底中未連接到TSV的所有天線二極管橫向占用的平均面積。
29.根據(jù)權(quán)利要求觀所述的器件，其中所述特定天線二極管占用的橫向面積大于所述襯底中未連接到TSV的每個天線二極管橫向占用的面積。
30.根據(jù)權(quán)利要求觀-29中任一項所述的器件，其中所述TSV為穿過所述襯底的多個 TSV中的一個，所述器件包含相應(yīng)的Ml層導(dǎo)體，所述相應(yīng)的Ml層導(dǎo)體將相應(yīng)的一個TSV、相應(yīng)的一個柵極導(dǎo)體和相應(yīng)的一個天線二極管互連；并且其中所述襯底中連接到TSV的每個天線二極管占用的橫向面積大于所述襯底中未連接到TSV的所有天線二極管橫向占用的平均面積。
31.根據(jù)權(quán)利要求觀-30中任一項所述的器件，其中所述襯底中連接到TSV的每個天線二極管占用的橫向面積大于所述襯底中未連接到TSV的每個天線二極管橫向占用的面積。
32.根據(jù)權(quán)利要求觀-31中任一項所述的器件，其中所述特定天線二極管橫向圍繞所述 TSVo
33.根據(jù)權(quán)利要求觀-32中任一項所述的器件，其中所述TSV具有相關(guān)聯(lián)的禁止區(qū)，并且所述特定天線二極管完全安置在所述禁止區(qū)內(nèi)。
34.一種用于對電路設(shè)計進(jìn)行布局的方法，用于形成供在襯底上制造集成電路使用的印刷掩模組，所述方法供具有處理器和存儲器的計算機(jī)系統(tǒng)使用，其中所述方法包括以下步驟計算機(jī)系統(tǒng)識別將放置TSV的集成電路上的位置； 所述計算機(jī)系統(tǒng)確定橫向圍繞所述TSV的禁止區(qū)；所述計算機(jī)系統(tǒng)對晶體管進(jìn)行布局，所述晶體管具有位于所述襯底中的擴(kuò)散區(qū)、柵極導(dǎo)體以及將所述柵極導(dǎo)體與所述襯底隔開的柵極電介質(zhì)，所述擴(kuò)散區(qū)安置在所述禁止區(qū)外；所述計算機(jī)系統(tǒng)在所述襯底中且至少部分地在所述禁止區(qū)內(nèi)對第一區(qū)域進(jìn)行布局，所述第一區(qū)域摻雜為展現(xiàn)第一導(dǎo)電類型，而位于鄰近所述第一區(qū)域的至少第二區(qū)域中的所述襯底摻雜為展現(xiàn)與所述第一導(dǎo)電類型相反的第二導(dǎo)電類型；以及所述計算機(jī)系統(tǒng)對Ml層導(dǎo)體進(jìn)行布局，所述Ml層導(dǎo)體將所述TSV、所述第一區(qū)域以及由所述擴(kuò)散區(qū)和所述柵極導(dǎo)體構(gòu)成的組中的一者互連。
35.一種用于制造集成電路的方法，包含以下步驟 提供半導(dǎo)體襯底；形成穿過所述襯底的TSV，所述襯底具有橫向鄰近所述TSV的禁止區(qū)； 在所述襯底中同時形成第一擴(kuò)散區(qū)、第二擴(kuò)散區(qū)和第三擴(kuò)散區(qū)，所述第一擴(kuò)散區(qū)至少部分地安置在所述禁止區(qū)內(nèi)，所述第二擴(kuò)散區(qū)和第三擴(kuò)散區(qū)安置在所述禁止區(qū)外，所述第一擴(kuò)散區(qū)、第二擴(kuò)散區(qū)和第三擴(kuò)散區(qū)摻雜為展現(xiàn)第一導(dǎo)電類型，而位于鄰近所述第一區(qū)域的至少一個區(qū)域中的襯底摻雜為展現(xiàn)與所述第一導(dǎo)電類型相反的第二導(dǎo)電類型；在所述襯底之上形成柵極電介質(zhì)并且在所述柵極電介質(zhì)之上形成柵極導(dǎo)體，所述第二擴(kuò)散區(qū)和第三擴(kuò)散區(qū)、所述柵極導(dǎo)體和所述柵極電介質(zhì)均構(gòu)成晶體管的部分；以及形成Ml層導(dǎo)體，所述Ml層導(dǎo)體將所述TSV、所述第一擴(kuò)散區(qū)以及由所述第二擴(kuò)散區(qū)和所述柵極導(dǎo)體構(gòu)成的組中的一者互連。
36.根據(jù)權(quán)利要求35所述的方法，進(jìn)一步包含以下步驟 在所述襯底之上形成介電層；以及在形成所述Ml層的步驟之前，同時穿過用于所述Ml層導(dǎo)體的介電層蝕刻過孔以連接到所述TSV、所述第一擴(kuò)散區(qū)以及由所述第二擴(kuò)散區(qū)和所述柵極導(dǎo)體構(gòu)成的組中的一者。
全文摘要
概括地說，在圍繞TSV的禁止區(qū)內(nèi)至少部分地形成天線二極管，并且通過金屬1層導(dǎo)體將其連接到所述TSV，同時將所述TSV連接到放置在所述禁止區(qū)外的一個或多個晶體管的擴(kuò)散區(qū)或柵極多晶硅。
文檔編號H01L27/02GK102598254SQ200980162252
公開日2012年7月18日 申請日期2009年10月30日 優(yōu)先權(quán)日2009年10月23日
發(fā)明者J·D·斯普羅克, J·卡瓦, 倪敏, 唐宗武, 蘇清 申請人:新思科技有限公司