專利名稱：半導體器件及其制造方法
技術領域：
本發(fā)明涉及一種半導體器件及其制造方法，更具體而言，例如，涉及一種層疊晶體管及其制造方法，所述層疊晶體管具有在其中通過電極間絕緣膜設置浮置柵極電極和控制柵極電極的結構。
背景技術：
使用具有其中層疊了浮置柵極電極、電極間絕緣膜、以及控制柵極電極的結構的
晶體管的非易失性半導體存儲器件是公知的。通過使用這樣的晶體管作為存儲單元以及將
多個這樣的存儲單元串聯(lián)，構建所謂的NAND閃速存儲器的NAND單元串。 已經(jīng)通過在作為NAND閃速存儲器的控制柵極電極的電極膜的一部分中采用金屬
硅化物膜來進行嘗試以減小控制柵極電極的電阻值。通過在由多晶硅構成的電極膜的上表
面上淀積用于構建金屬硅化物膜的金屬膜，以及加熱多晶硅膜和金屬膜，以將電極膜轉變
成金屬硅化物膜。其結果是，金屬原子擴散到多晶硅膜中，并與多晶硅膜反應，從而形成金
屬硅化物膜。 最近，作為將控制柵極電極膜轉變成金屬硅化物膜的結果，證實了以下現(xiàn)象。艮卩，該現(xiàn)象為，控制柵極電極的電阻值增加，在多個單元之間的控制柵極電極的電阻值的變化增加，由于團聚的增加而導致的控制柵極電極劣化的發(fā)展，等等。順便提及，團聚意味著其中由于晶粒的形成、金屬原子移動的現(xiàn)象。 認為這些現(xiàn)象歸因于半導體器件的微型化的發(fā)展。下面將描述該現(xiàn)象。由于追求半導體存儲器件的微型化，半導體存儲器件中的部件的尺寸持續(xù)變小。由于微型化，控制柵極電極的寬度變的較窄，因此增加了控制柵極電極的縱橫比(高度和寬度的比率)。
控制柵極電極的縱橫比的增加導致需要形成具有高縱橫比的金屬硅化物膜。如上所述，當形成金屬硅化物膜的時候，金屬原子從設置在多晶硅膜上的金屬元素膜擴散到多晶硅膜中。即，金屬原子沿多晶硅膜的厚度方向擴散。因此，根據(jù)金屬原子的擴散程度確定將轉變成金屬硅化物的多晶硅的體積。為了使各存儲器元件中的特性相同，要求在多個控制柵極電極中的將轉變成金屬硅化物的多晶硅的體積一致。即，需要沿控制柵極電極的厚度方向適宜地控制金屬原子的擴散。然而，通常，希望被轉變成金屬硅化物的多晶硅膜的區(qū)域沿多晶硅膜的厚度方向變得越深，金屬原子的擴散長度變得越難以控制。鑒于此，如上描述的，控制柵極電極的縱橫比的增加使多個控制柵極電極中的金屬原子擴散長度產(chǎn)生很大地變化。結果，發(fā)生上述的控制柵極電極的電阻值增加，在各單元中的控制柵極電極的電阻值的變化的增加，團聚的增加而造成的控制柵極電極劣化的發(fā)展，等等。
在日本專利申請KOKAI公開No. 2005-26589中公開了實例，其中將存儲器單元和選擇晶體管的控制柵極以及選擇晶體管的擴散層轉變成硅化物。

發(fā)明內(nèi)容
本發(fā)明的一個方面的一種半導體器件包括在單元晶體管區(qū)域中的半導體襯底上設置的第一絕緣膜，設置在所述第一絕緣膜上的第一導電膜，設置在所述第一導電膜上的電極間絕緣膜，設置在所述電極間絕緣膜上并在其頂表面上具有第一金屬硅化物膜的第二導電膜，形成在所述半導體襯底的表面上并夾住在所述第一絕緣層之下的區(qū)域的第一源極/漏極區(qū)域，在選擇柵極晶體管區(qū)域和外圍晶體管區(qū)域中的至少一個中的所述半導體襯底上設置的第二絕緣膜，設置在所述第二絕緣膜上并且在其頂表面上具有比所述第一金屬硅化物膜的厚度小的厚度的第二金屬硅化物膜的第三導電膜，以及形成在所述半導體襯底的所述表面上并夾住在所述第二絕緣層之下的區(qū)域的第二源極/漏極區(qū)域。


圖1是根據(jù)第一實施例的半導體存儲器件的平面圖； 圖2A至2C示出了根據(jù)第一實施例的半導體存儲器件的橫截面圖； 圖3A至3C示出了橫截面圖，其每一個示出了圖2A至2C中所示出的半導體器件
的部分制造步驟； 圖4A至4C示出了在圖3A至3C中所示出的步驟之后的各步驟的橫截面圖； 圖5A至5C示出了在圖4A至4C中所示出的步驟之后的各步驟的橫截面圖； 圖6A至6C示出了在圖5A至5C中所示出的步驟之后的各步驟的橫截面圖； 圖7A至7C示出了在圖6A至6C中所示出的步驟之后的各步驟的橫截面圖； 圖8A至8C示出了在圖7A至7C中所示出的步驟之后的各步驟的橫截面圖； 圖9A至9C示出了在圖8A至8C中所示出的步驟之后的各步驟的橫截面圖； 圖10A至10C示出了在圖9A至9C中所示出的步驟之后的各步驟的橫截面圖； 圖IIA至IIC示出了在圖IOA至10C中所示出的步驟之后的步驟的橫截面圖； 圖12A至12C示出了在圖11A至11C中所示出的步驟之后的步驟的橫截面圖； 圖13A至13C示出了在圖12A至12C中所示出的步驟之后的步驟的橫截面圖； 圖14A至14C示出了在圖13A至13C中所示出的步驟之后的步驟的橫截面圖； 圖15A至15B示出了根據(jù)第二實施例的半導體存儲器件的橫截面圖； 圖16A至16B示出了橫截面圖，其每一個示出了圖15A至15B中所示出的半導體器件的部分制造步驟； 圖17A至17B示出了在圖16A至16B中所示出的步驟之后的步驟的橫截面圖； 圖18A至18B示出了在圖17A至17B中所示出的步驟之后的步驟的橫截面圖； 圖19A至19C示出了根據(jù)第一實施例的修改實例的半導體存儲器件的平面圖；以及 圖20A至20C示出了橫截面圖，其每一個示出了圖19A至19C中所示出的半導體器件的部分制造步驟。
具體實施例方式以下將根據(jù)附圖對本發(fā)明的實施例進行描述。順便提及，使用相同的參考符號來表示具有基本上相同的功能和結構的組成元件，以及僅僅在需要時作重復的描述。 在該實施例中，以NAND閃速存儲器作為實例進行描述。然而，本發(fā)明并不僅僅居
限于此。不必說，本發(fā)明可以用于NOR閃速存儲器。 以下將參考附圖1、2A、2B、2C至14A、14B、和14C來描述根據(jù)本發(fā)明的第一實施例的半導體器件。圖1是根據(jù)第一實施例的半導體存儲器件的平面圖，圖2A至2C是示出了根據(jù)本發(fā)明的第一實施例的半導體器件的主要部分的示意性橫截面圖。圖2A和2B分別是沿IIA-IIA線和IIB-IIB線的橫截面圖。圖2C是外圍電路區(qū)域中的晶體管(外圍晶體管)的橫截面圖。 如圖l所示，半導體器件具有多個選擇柵極(選擇柵極晶體管)區(qū)域和多個存儲器單元(存儲器單元晶體管)區(qū)域。存儲器單元區(qū)域插入在多個選擇柵極區(qū)域之間。淺溝道隔離結構(STI)的基元隔離絕緣膜1形成在由例如硅構成的半導體襯底(未示出)上?；綦x絕緣膜1為由沿附圖中的垂直方向設置的多個帶形成的區(qū)域以劃分半導體襯底11的基元區(qū)域(有源區(qū))2。 多個控制柵極電極3沿附圖的橫向延伸。此外，沿附圖的垂直方向間隔地設置控制柵極電極3。在存儲器單元區(qū)域中的每一個控制柵極電極3構成存儲器單元晶體管一部分，以及在選擇柵極區(qū)域中的每一個控制柵極電極3構成選擇柵極晶體管的一部分。
在基元區(qū)域中，浮置柵極電極設置在控制柵極電極3之下并在半導體襯底的表面上。沿附圖的橫向方向間隔地設置浮置柵極電極。 如圖2A至2C中所示，n型阱12和p型阱13形成在由例如硅等形成的半導體襯底的表面上。此外，基元隔離絕緣膜1形成在半導體襯底11的表面上。基元隔離絕緣膜1從半導體襯底ll的表面突出。 由例如二氧化硅膜構成的絕緣膜14A和14B被設置在基元區(qū)域2的半導體襯底11
的表面上。絕緣膜14A構成存儲器單元晶體管的一部分，并且起到隧道絕緣膜的功能。絕
緣膜14B構成選擇柵極晶體管和外圍晶體管中的每一個的一部分，并起到柵極絕緣膜的功
能。在絕緣膜14A和14B上設置彼此鄰近以便彼此分離的層疊的柵極電極結構。 每一個層疊的柵極結構在平面圖上具有一個如圖1所示的預定的圖形。如圖2A、
2B和2C所示，每一個層疊的柵極結構具有浮置柵極電極15、電極間絕緣膜16、控制柵極電
極3等。 在層疊的柵極電極結構中，浮置柵極電極15被設置在每一個絕緣膜14A和14B上。浮置柵極電極15由例如導電多晶硅構成。根據(jù)55nm規(guī)則，浮置柵極電極15具有例如85nm的厚度。 電極間絕緣膜16被設置在浮置柵極電極15上。電極間絕緣膜例如由二氧化硅膜、
氮化硅膜、二氧化硅膜的層疊膜(0N0膜)，或者氮化硅膜、二氧化硅膜、氮化硅膜、二氧化硅
膜、以及氮化硅膜的層疊膜(N0N0N膜)，或者包含鋁或鉿的電介質膜構成。 選擇柵極晶體管和外圍晶體管具有在其中電極間絕緣膜16具有穿透頂表面和下
表面的開口21，和作為上層的控制柵極電極3和作為下層的浮置柵極電極15彼此電連接的結構。 控制柵極電極3被設置在電極間絕緣膜16上。控制柵極電極3具有層疊的兩個導電層3a和3b。第一控制柵極的第一部分3a例如由導電多晶硅構成，并且根據(jù)50nm規(guī)則具有40nm的厚度。選擇晶體管和外圍晶體管的控制柵極電極3的第一部分3a具有穿透頂表面和下表面的開口 21。控制柵極電極3的第一部分3a的開口 21和電極間絕緣膜16的開口在預定的位置彼此相符。 根據(jù)50nm規(guī)則，控制柵極電極3的第二部分3b具有例如lOOnm的厚度?？刂茤艠O電極3的第二部分3b的一部分填充開口 21，并被連接到浮置柵極電極15。依靠該結構，在選擇柵極晶體管和外圍晶體管中，浮置柵極電極15和控制柵極電極3—起構成晶體管的柵極電極。 控制柵極電極3的第二部分3b由例如導電多晶硅構成，并在晶體管附近部分或整體地被轉變成金屬硅化物。更具體而言，在選擇柵極晶體管和外圍晶體管中，將頂表面和側面轉變成金屬硅化物，從而在這些區(qū)域中形成金屬硅化物膜22。在選擇柵極晶體管和外圍晶體管中，金屬硅化物膜22在頂表面具有例如15至40nm的厚度以及在側面具有例如15至40nm的寬度。 另一方面，在一個典型的實例中，在存儲器單元晶體管中，將控制柵極電極3的第二部分3b整個地轉變成金屬硅化物，以便金屬硅化物膜22構成選擇柵極電極的第二部分3b。 將存儲器單元的控制柵極電極3的第二部分3b整個地轉變成金屬硅化物，和僅僅將選擇柵極晶體管和外圍晶體管的控制柵極電極3的第二部分3b的頂表面和側表面轉變成金屬硅化物。 在每一個晶體管中，形成金屬硅化物膜22以具有這樣的特征，因而每一個金屬硅化物膜22具有如下關系。首先，比選擇柵極晶體管的控制柵極電極的第二部分3b的側表面的轉變成金屬硅化物的區(qū)域更靠近中心的金屬硅化物膜22的一部分的厚度Db小于第二部分3b的側表面的金屬硅化物膜23的厚度Dc。同樣，比外圍晶體管的控制柵極電極的第二部分3b的側表面的轉變成金屬硅化物的區(qū)域更靠近中心的金屬硅化物膜22的一部分的厚度Dd小于第二部分3b的側表面的金屬硅化物膜23的厚度De。 此外，厚度Db和Dd小于單元晶體管的控制柵極電極3的第二部分3b的金屬硅化物膜22的厚度Da。典型地將單元晶體管的第二部分3b總體地轉變成硅化物，因此在單元晶體管的第二部分3b的任何部分中厚度Da相同。 順便提及，在附圖中，雖然將第二部分3b的整體轉變成了金屬硅化物，然而本發(fā)明并不局限于此。即，僅僅將在預定位置之上的第二部分3b的至少一個區(qū)域整體地變成硅化物。具體而言，例如，將第二部分3b的上半部分全部轉變成硅化物。通過第二部分3b所需要的電阻值確定第二部分3b的厚度。S卩，需要的電阻值越小，第二部分3b的頂表面上的硅化物膜22就變得越厚。 存儲器單元晶體管的第二部分3b的厚度最大為控制柵極電極3的全部即第一部分3a和第二部分3b的全部。實際上，為了安全地防止控制柵極電極3的第一部分3a與浮置柵極電極15產(chǎn)生短路，將第二部分3b的下表面之上的區(qū)域轉變成硅化物。將在下面的制造方法的說明中描述控制硅化物膜22的厚度的方法。 形成對應于每一個晶體管的導電類型的導電類型的源極/漏極擴散區(qū)23以便在單元晶體管、選擇晶體管、外圍晶體管的每一個層疊的柵極結構下面夾住溝道區(qū)。在選擇柵極晶體管的存儲器單元晶體管的對側上的一部分處和在外圍晶體管處，源極/漏極擴散區(qū)23具有部分23a以及部分23b，與溝道區(qū)接觸的所述部分23a用于減少其與接觸插塞之間 的電阻，以及所述部分23b具有比該部分23a的高的濃度。 由例如二氧化硅膜或氮化硅膜構成的側壁絕緣膜24被設置在每一個層疊的柵極 結構的側表面上。形成側壁絕緣膜24以便允許它到達層疊的柵極結構的中間高度，其高度 將在下面詳細描述。 在選擇柵極晶體管的存儲器單元晶體管的對側上的端處不設置側壁絕緣膜24。這 是為了使各個選擇柵極晶體管之間的區(qū)域變大。然而，這種配置不是不可缺少的，因而，可 以提供側壁絕緣膜24。 在選擇柵極晶體管的存儲器單元晶體管區(qū)域的對側的側表面上，以及在外圍晶體 管的側壁絕緣膜的側表面上，設置由例如二氧化硅膜或氮化硅膜或類似物構成的阻擋膜 25。阻擋層25具有蝕刻停止層的功能。在外圍晶體管區(qū)域中，也在源極/漏極擴散區(qū)域23 以及基元隔離絕緣膜1上設置阻擋層25。 使用層間絕緣膜31填充各個晶體管之間區(qū)域直到與側壁絕緣膜24相同的高度。 例如，層間絕緣膜31由氮化硅膜構成。 在側壁絕緣膜24上，在沒有被層疊的柵極結構的側壁絕緣膜24所覆蓋的側表面 上以及在控制柵極電極3的頂表面上設置覆蓋絕緣膜32。該覆蓋絕緣膜32還覆蓋層間絕緣 膜31的頂表面。該覆蓋絕緣膜32由例如二氧化硅膜或者氮化硅膜構成，并具有例如30nm 的厚度。 在覆蓋絕緣膜32的整個表面上設置由例如二氧化硅膜構成的層間絕緣膜33。布 線層34形成在層間絕緣膜33中。從布線層34延伸、穿透覆蓋絕緣膜32并到達金屬硅化 物膜22的插塞35被設置在布線層的下部處。此外，穿透覆蓋絕緣膜32、層間絕緣膜31以 及阻擋膜25、并到達源極/漏極擴散區(qū)域23的插塞35被設置在布線層34的下部處的預定 位置中。 接下來，如下將參考圖3A、3B和3C至14A、14B和14C來描述制造圖2A、2B和2C 中的每一個所示出的半導體器件的方法。 圖3A至14A依序示出了圖2A中所示出的結構的制造方法。
圖3B至14B依序示出了圖2B中所示出的結構的制造方法。
圖3C至14C依序示出了圖2C中所示出的結構的制造方法。 首先，如圖3A、3B和3C所示，通過應用光刻步驟和離子注入形成阱12和阱13。然 后，通過例如熱氧化在半導體襯底11的整個表面上形成將要變成絕緣膜14A或14B的絕緣 膜14a。然后，通過例如化學氣相淀積(CVD)在絕緣膜14a上形成將要變成浮置柵極電極15 的導電膜15a。然后，通過例如CVD在導電膜15a上形成例如由SiN構成的掩模材料41。
然后，如圖4A、4B和4C中所示，通過使用光刻步驟和蝕刻技術在其中將要形成基 元隔離絕緣膜1的區(qū)域中形成溝槽。溝槽穿透掩模材料41、導電膜15a、絕緣膜14a，并到 達半導體襯底11的表面。然后，使用作為用于基元隔離絕緣膜1的材料的膜填充溝槽。然 后，通過例如化學機械拋光(CMP)去除掩模材料41上的不必要的膜，由此形成基元隔離絕 緣膜l。 然后，如附圖5A、5B和5C中所示，通過例如濕蝕刻去除掩模材料41 。然后，在單元 晶體管中，通過例如反應離子蝕刻(RIE)、濕法蝕刻等回蝕刻基元隔離絕緣膜1的上表面至
8基元隔離絕緣膜1的頂表面低于例如電極膜15a的頂表面的位置。結果，在外圍晶體管區(qū) 域中，例如，使基元隔離絕緣膜1凹進到與導電膜15a相同的高度。 然后，如附圖6A、6B和6C中所示，在通過以上步驟形成的結構的整個表面上形成 將變成電極間絕緣膜16的絕緣膜16a。結果，在單元晶體管區(qū)域中，絕緣膜16a覆蓋導電膜 15a暴露的側表面和頂表面。 然后，在絕緣膜16a的整個表面上通過例如CVD方法形成將變成控制柵極電極的 第一部分3a的導電膜3aa。導電膜3aa例如由導電多晶硅構成，填充在導電膜15a之間的 基元隔離絕緣膜1之上的區(qū)域，并且被設置在導電膜15a的頂表面上的絕緣膜16a上。
然后，如圖7A、7B和7C中所示，在其中將形成選擇柵極晶體管或外圍晶體管的區(qū) 域中，通過光刻步驟和蝕刻技術，在導電膜3aa和絕緣膜16a的至少一部分中形成到達導電 膜15a的開口 21或者多個開口 21。 然后，通過例如CVD在通過上述步驟形成的結構的整個表面上形成將變成控制柵 極電極3的第二部分3b的材料膜3ba。材料膜3ba例如由導電多晶硅構成。作為形成材料 膜3ba的結果，材料膜3ba的一部分填充開口 21，并連接到導電膜15a。
然后，通過例如CVD在材料膜3ba的整個表面上形成掩模材料42。
然后，如圖8A、8B和8C中所示，通過光刻步驟和蝕刻技術以這樣的方式進行構圖， 將掩模材料42保留在其中單元晶體管、選擇柵極晶體管和外圍晶體管的層疊的柵極結構 將形成的區(qū)域中。然后，通過使用掩模材料42蝕刻材料膜3ba、導電膜3aa、絕緣膜16a、導 電膜15a、以及絕緣膜14a。作為其結果，形成由控制柵極電極3的第二部分3b、第一部分 3a、電極間絕緣膜16、以及浮置柵極電極15構成的每個晶體管的層疊的柵極結構。此外，形 成溝道絕緣膜14A和柵極絕緣膜14B。 然后，關于通過進行上述步驟獲得的結構，在單元晶體管中，形成源極/漏極擴散 區(qū)23，以及在選擇柵極晶體管和外圍晶體管的每一個中，通過使用層疊的柵極結構作為掩 模離子注入形成源極/漏極擴散區(qū)的低濃度部分23a。此外，在離子注入步驟中，在控制柵 極電極的第二部分3b中注入離子，從而將第二部分3b轉變成導電膜。
在注入n型雜質的步驟中，使用掩模材料(未示出)覆蓋p型源極/漏極擴散區(qū) 和將形成控制柵極電極的區(qū)域。同樣地，在注入P型雜質的步驟中，掩模(未示出)覆蓋n 型源極/漏極擴散區(qū)和將形成控制柵極電極的區(qū)域。可以任意選擇注入n型和p型雜質的 順序。 隨后，如圖9A、9B和9C所示，通過例如CVD在通過上述步驟獲得的結構的整個表 面上形成將變成側壁絕緣膜24的絕緣膜。 例如，該絕緣膜的厚度為20至60nm。然后，在絕緣膜的各部分中，通過蝕刻技術去 除在掩模材料42上的部分和在半導體襯底11的表面上的部分，從而形成側壁絕緣膜24。 側壁絕緣膜24由能獲得相對于浮置柵極電極15、控制柵極電極3的第一部分3a和第二部 分3b的蝕刻選擇性比率的材料，即，例如如上所述的二氧化硅膜或氮化硅膜構成。
然后，通過使用掩模材料42和側壁絕緣膜24作為掩模進行離子注入形成源極/ 漏極擴散區(qū)23的高濃度部分23b。在該步驟時，在如圖8A、8B和8C中所示的情況下，根據(jù) 將注入的雜質的導電類型采用掩模材料(未示出)覆蓋不受離子注入的區(qū)域。
然后，如圖10A、10B和10C中所示，通過光刻步驟形成具有在設置在選擇柵極晶體管的存儲器單元晶體管的對側上的側壁絕緣膜24之上的開口的掩模材料(未示出)。然 后，通過使用該掩模材料的蝕刻去除選擇柵極晶體管的存儲器單元晶體管的對側上的側壁 絕緣膜24。然后，去除掩模材料。 然后，通過例如CVD在通過上述步驟所獲得的結構的整個表面上形成阻擋膜25。 結果，阻擋層25覆蓋了選擇柵極晶體管的層疊的柵極結構的存儲器單元晶體管的對側上 的側壁上的一部分、掩模材料42上的一部分、半導體襯底11的表面、外圍晶體管的側壁絕 緣膜24上的一部分、以及外圍晶體管區(qū)域的基元隔離絕緣膜1。 然后，通過例如CVD在通過上述步驟所獲得的結構的整個表面上形成層間絕緣層 31。 然后，如圖11A、11B和11C中所示，使電極間絕緣膜31的頂表面凹進直到暴露掩 模材料42，同時，通過例如CMP去除在控制柵極電極3的第二部分3b的頂表面上的掩模材 料42。 此外，通過使用蝕刻技術使得側壁絕緣膜24的頂表面凹進到至少略高于控制柵 極電極3的第一部分3a與第二部分3b之間的邊界線的位置。作為其結果，暴露了單元晶 體管的控制柵極電極3的第二部分3b的整個頂表面和幾乎整個側表面。
依賴于側壁絕緣膜24的凹進的量，使得控制單元晶體管的控制柵極電極3的第二 部分3b的金屬硅化物膜22的厚度變得可能。 通過產(chǎn)生側壁絕緣膜24的上表面的步驟，還凹進阻擋膜25的上表面和層間絕緣 膜31的上表面。當側壁絕緣膜24、阻擋膜25以及層間絕緣膜31由相同的材料制成，并且 蝕刻選擇比率基本為零時，阻擋膜25和層間絕緣膜31的凹進的上表面位于與側壁絕緣膜 24的凹進的上表面相同的高度處。作為其結果，暴露選擇柵極晶體管的控制柵極電極3的 第二部分3b的整個頂表面和幾乎整個側表面。在外圍晶體管中，同樣暴露控制柵極電極的 第二部分3b的整個頂表面和大約半個側表面。 然后，如圖12A、12B和12C中所示，通過例如CVD或濺射在通過以上步驟獲得的結 構的整個表面上形成用于硅化的金屬膜43。作為其結果，金屬膜43覆蓋每一個晶體管的控 制柵極電極3的第二部分3b的頂表面和暴露的側表面。根據(jù)金屬硅化物膜22的材料金屬 膜43的材料例如為鈷、鈦、鎳等。 金屬膜43的厚度以這樣的方式來確定，對于單元晶體管的控制柵極電極3的第二 部分3b的部分，硅化對應于與暴露的側表面的厚度相同厚度的整個部分，并在以下內(nèi)容中 將進行解釋。在加熱步驟中，在金屬膜43中的金屬原子擴散到控制柵極電極3的第二部分 3b中，并轉變成金屬硅化物膜23。在該實施例中，金屬原子也從控制柵極電極3的第二部 分3b的側表面驅進，因此不同于金屬原子僅僅從頂表面驅進的情況，可以硅化控制柵極電 極3的第二步部分3b的寬的范圍而不需要金屬原子擴散長的距離。 因此，金屬膜43的厚度以這樣的方式來確定，從第二部分3b的側表面驅進的硅化 物反應的末端到達從與上述側表面相對的另一個側表面驅進的硅化物反應的末端，由此， 對于單元晶體管的控制柵極電極3的第二部分3b的部分，相應于與暴露的側表面的厚度相 同厚度的整個部分變成金屬硅化物膜25。 另一方面，金屬原子的擴散也依賴加熱步驟的時間改變。加熱步驟可能不利地影 響在加熱步驟時已經(jīng)形成的其他部分。因此，考慮到以上情況，不需要進行非常長的時長的
10加熱步驟。為了該原因，金屬膜43的厚度以這樣的方式來確定，甚至可以通過其它部分沒 有受到不利影響的這樣的程度的加熱步驟形成上面所提到的范圍的金屬硅化物膜22。
更具體而言，可以以例如控制柵極電極3的第二部分3b的寬度的20%至60%的 范圍，或者根據(jù)55nm規(guī)則的12nm至20nm的范圍設定金屬膜43的厚度。
然后，如圖13A、13B和13C中所示，通過加熱處理使金屬膜與控制柵極電極3的第 二部分3B反應從而形成金屬硅化物膜22。金屬膜43具有上述的厚度，以及金屬原子從控 制柵極電極3的第二部分3b的頂表面和側表面擴散。因此，通過恰當?shù)卣{(diào)整加熱處理時間， 從第二部分3b的側表面驅進的硅化的末端到達從在該側表面的對側上的側表面驅進的硅 化的末端。作為其結果，對于單元晶體管的控制柵極電極3的第二部分3b的部分，將具有 與第二部分3b基本上相同的厚度的部分整個地轉變成金屬硅化物。 另一方面，選擇柵極晶體管和外圍晶體管的寬度大于單元晶體管的寬度。因而，從 每一個選擇柵極晶體管和外圍晶體管的控制柵極電極3的第二部分3b的側表面驅進的硅 化不能到達從上述側表面的對側上的側表面延伸出來的硅化區(qū)域。換言之，對于選擇柵極 晶體管和外圍晶體管中的每一個的控制柵極電極3的各部分，將被硅化的部分僅僅為包括 控制柵極電極3的頂表面和側表面的第二部分3b的表面，并且上述部分的內(nèi)部更深的部分 沒有被硅化。如上所述，厚度Db小于厚度Dc，厚度Dd小于厚度De，厚度Db和厚度Dd小于 厚度Da。 隨后，對于金屬膜43的各部分，通過使用蝕刻技術去除中對金屬硅化沒有貢獻的 部分，也就是不與控制柵極電極3的第二部分3b接觸的部分。 然后，如圖14A、 14B和14C中所示，通過例如CVD，在通過以上步驟獲得的結構的整 個表面上形成覆蓋絕緣膜32。覆蓋絕緣膜32覆蓋金屬硅化膜22并覆蓋層間絕緣膜31的 頂表面。 然后，如圖2A、2B和2C所示，通過例如CVD，在覆蓋絕緣膜32的整個表面上形成層 間絕緣膜33。然后，通過使用光刻步驟和蝕刻技術形成布線溝槽和接觸孔，通過CVD和濺射 在布線溝槽和接觸孔中形成導電膜。作為其結果，形成布線層34和插塞35。
接下來，下面參考圖19A、19B、19C、20A、20B和20C描述第一實施方式的修改實例。 如圖19A、19B和19C中所示，在覆蓋絕緣膜32之下設置氧化物膜51。即，氧化物膜51覆 蓋金屬硅化膜22的整個表面，并還覆蓋側壁絕緣膜24、阻擋膜25和層間絕緣膜31的頂表 面。此外，覆蓋絕緣膜32被設置在氧化物膜51的整個表面上。氧化物膜51由二氧化硅膜 構成，并具有例如50nm的厚度。 在一些情況下由于例如制造步驟等的因素在控制柵極電極的第二部分3b(金屬 硅化膜22)內(nèi)會產(chǎn)生空隙。如果具有高介電常數(shù)的膜(例如，SiN膜)進入空隙，在一些情 況下，位于空隙兩側上的控制柵極電極的第二部分3b會彼此干擾。為了處理這樣的情況， 使用氧化物膜51覆蓋控制柵極電極的第二部分3b的表面來減輕或防止這樣的干擾。
如下示出了制造圖19A、19B和19C所示出的結構的方法。首先，如圖20A、20B和 20C中所示，通過例如CVD，在通過例如圖13A、13B和13C中所示出的步驟獲得的結構的整 個表面上形成氧化物膜51。然后，與在圖14A、14B和14C中所示出的步驟中相同的方式在 氧化物膜51的整個表面上形成覆蓋絕緣膜32。本步驟以后的步驟與先前參考圖2A、2B和 2C所描述的一樣。
11
根據(jù)與本發(fā)明的第一實施例相關的半導體器件，用于形成金屬硅化物膜22的金 屬膜被形成在控制柵極電極3的側壁上。因而，用于硅化的金屬原子不僅僅從控制柵極電 極3的頂表面擴散，而且從控制柵極電極3的側表面擴散。因此，可以沿平面方向在控制柵 極電極3的整個表面上形成厚金屬硅化物膜22而不僅依賴于來自頂表面的金屬原子的擴 散。 由于控制柵極電極3的硅化也從其側面驅進，即使控制柵極電極3的縱橫比變高， 也可以形成具有需要的厚度的金屬硅化膜22。 此外，由于硅化還從控制柵極電極3的側表面驅進，與硅化僅僅從控制柵極電極3 的頂表面驅進的情況相比，金屬原子必須擴散以及需要將所需要的厚度轉變成金屬硅化膜 22的距離變短。因此，防止了從單元晶體管到單元晶體管的金屬硅化物膜22的厚度的變 化，并抑制了由于團聚產(chǎn)生的劣化的發(fā)展。
(第二實施例) 第二實施例關于暴露控制柵極電極的第二部分3b的步驟與第一實施例不同。
下面將參考圖15B至18A和18B對根據(jù)本發(fā)明的第二實施例的半導體器件進行描 述。圖15A是沿著圖1的線IIB-IIB得到的橫截面圖，并且是與第一實施例的圖2B相同位 置的橫截面圖。圖15B是外圍晶體管的橫截面圖，并且是與第一實施例的圖2C相同位置的 橫截面圖。沿著在圖1中的線IIA-IIA的橫截面圖與第一實施例(圖2A)的相同。
如圖15A和15B中所示，阻擋層25覆蓋選擇柵極晶體管的層疊的柵極電極結構的 單元晶體管的對側上的整個側表面。側壁絕緣膜24覆蓋外圍晶體管的層疊的柵極電極結 構的整個側表面。在外圍晶體管中，阻擋膜25覆蓋側壁絕緣膜24的整個側表面。
在外圍晶體管區(qū)域和選擇柵極晶體管的層疊的柵極電極結構的單元晶體管的對 側上的區(qū)域中的每一個中，使用層間絕緣膜31填充間隔直到與控制柵極電極3的頂表面相 同的高度，以及使用覆蓋絕緣膜32覆蓋層間絕緣膜31和阻擋膜25的頂表面。其它結構與 第一實施例相同。 接下來，下面將參考圖16A、16B至18A和18B描述制造圖15A和15B中所示出的 半導體器件的方法。 圖16A至18A依序示出了在圖15A中所示出的結構的制造方法。
圖16B至18B依序示出了在圖15B中所示出的結構的制造方法。
首先，進行與在第一實施例的圖3A、3B、3C至10A、10B和IOC中所示相同的步驟。 然后，如圖16A和16B所示，如在圖IIB和11C中所示，使層間絕緣膜31的頂表面凹進直到 暴露掩模材料42。然后，去除控制柵極電極3的第二部分3b的頂表面上的掩模材料42。
然后，在控制柵極電極3上形成在單元晶體管之上具有開口的掩模材料(未示 出)。然后，使用掩模材料作為掩模根據(jù)第一實施例所描述的條件，通過蝕刻來凹進單元晶 體管的側壁絕緣膜24的頂表面。此時，選擇柵極晶體管的側壁絕緣膜24的頂表面可能或 不能同樣地被凹進。然后，去除掩模材料。 然后，如圖17A和17B中所示，與在圖12B和12C中所示出的步驟一樣，在通過上 述步驟獲得的結構的整個表面上形成金屬膜43。此時，不同于第一實施例，對應每一個晶體 管的控制柵極電極3的第二部分的各部分，金屬膜43僅僅被形成在單元晶體管的側表面上 和選擇柵極晶體管的單元晶體管側上的側表面上。在外圍晶體管中，金屬膜43僅僅形成在控制柵極電極3的頂表面上。 然后，與在圖13B和13C中所示出的步驟中一樣，硅化與金屬膜43接觸的控制柵 極電極3的第二部分3B的一部分。作為結果，在單元晶體管中，對于控制柵極電極3的第 二部分3b的各部分，硅化與沿平面方向在整體之上延伸的厚度相同的厚度所限定并暴露 的區(qū)域。至于選擇柵極晶體管的控制柵極電極3的第二部分3b，僅僅硅化在單元晶體管側 上的側表面的表面附近的部分和頂表面。在外圍晶體管中，僅僅硅化控制柵極電極3的第 二部分3的頂表面附近的部分。 然后，如圖18A和18B中所示，與在圖14B和14C所示的步驟一樣，在通過以上步 驟獲得的結構的整個表面上形成覆蓋絕緣膜32。然后，與在圖15A和15B中所示一樣，形成 層間絕緣膜33、布線層34、插塞35等。 根據(jù)與本發(fā)明的第二實施例相關的半導體器件，如第一實施例，用于形成金屬硅 化物膜22的金屬膜被形成在控制柵極電極3的側壁上。由此，可以獲得與第一實施例相同 的效果。 此外，在本發(fā)明的精神和范圍中，本發(fā)明并不僅僅限于以上所描述的第一和第二 實施例，它們的變化實例和修改實例同樣被包括在本發(fā)明的范圍內(nèi)。 對本領域的技術人員來說很容易獲得其它優(yōu)點和修改。因此，具有更寬泛的范圍 的本發(fā)明不局限于在此示出和描述的具體細節(jié)和典型實施例。因此，可以做出各種修改而 不背離所附權利要求及其等效物所限定的本發(fā)明的一般概念的范圍和精神。
1權利要求
一種半導體器件，其特征在于，包括第一絕緣膜，其設置在單元晶體管區(qū)域中的半導體襯底上；第一導電膜，其設置在所述第一絕緣膜上；第二絕緣膜，其設置在所述第一導電膜上；控制柵極電極，其包括第二導電膜和在所述第二導電膜上的第三導電膜，所述第二導電膜被設置在所述第二絕緣膜上，所述第三導電膜包括第一金屬硅化物膜；第一源極/漏極區(qū)域，其形成在所述半導體襯底的表面上，并夾住在所述第一絕緣膜之下的區(qū)域；第三絕緣膜，其設置在選擇柵極晶體管區(qū)域和外圍晶體管區(qū)域中的至少一個中的所述半導體襯底上；柵極電極，其包括第四導電膜和在所述第四導電膜上的第五導電膜，所述第四導電膜被設置在所述第三絕緣膜上，所述第五導電膜包括多晶硅膜和在所述第五導電膜的頂表面上的第二金屬硅化物膜；第二源極/漏極區(qū)域，其形成在所述半導體襯底的所述表面上，并夾住在所述第三絕緣膜之下的區(qū)域；以及側壁絕緣膜，形成在所述第三導電膜的側表面上，其中，所述第一和第四導電膜包括相同的材料，以及所述第一和第二金屬硅化物膜包括相同的材料，并且所述側壁絕緣膜的上表面高于所述第二絕緣膜的上表面并低于所述第三導電膜的上表面，所述第五導電膜的寬度大于所述第三導電膜的寬度，其中所述第二金屬硅化物膜還形成在所述第五導電膜的每一個側表面上，在所述第五導電膜的側表面上的所述第二金屬硅化物膜的沿垂直方向的厚度等于所述第一金屬硅化物膜的沿垂直方向的厚度，以及所述第一金屬硅化物膜的沿垂直方向的厚度大于在所述第五導電膜的所述頂表面上的所述第二金屬硅化物膜的沿垂直方向的厚度。
2. 根據(jù)權利要求1的器件，其特征在于所述第二金屬硅化物膜具有方形形狀，以及所述第一金屬硅化物膜具有凹口向下的凹形形狀。
3. 根據(jù)權利要求1的器件，其特征在于所述第三導電膜包括覆蓋所述第二絕緣膜的頂表面的第一部分，和覆蓋所述第一部分的頂表面的第二部分，以及所述第一金屬硅化物膜占據(jù)所述第三導電膜的所述第二部分的整個部分。
4. 根據(jù)權利要求1的器件，其特征在于還包括多個層疊的柵極電極結構，每一個具有所述第二導電膜、所述第二絕緣膜、以及包括所述第一金屬硅化物膜的所述第三導電膜。
5. 根據(jù)權利要求4的器件，其特征在于形成在多個所述層疊的柵極結構之間的沿垂直方向的所述側壁絕緣膜的所述上表面等于形成在第五導電膜的所述側表面上的沿垂直方向的所述側壁絕緣膜的上表面。
6. 根據(jù)權利要求4的器件，其特征在于所述側壁絕緣膜的下表面低于所述第二導電膜的下表面。
7. 根據(jù)權利要求4的器件，其特征在于還包括空隙，其具有位于所述側壁絕緣膜的上表面處的開口，并延伸到所述側壁絕緣膜的中間，以及二氧化硅膜，其覆蓋所述第三導電膜的所述上表面和側表面，并覆蓋所述側壁絕緣膜。
8. 根據(jù)權利要求7的器件，其特征在于所述二氧化硅膜被形成在所述空隙中。
9. 一種半導體器件，其特征在于，包括第一絕緣膜，其設置半導體襯底上；第一導電膜，其設置在所述第一絕緣膜上；第一電極間絕緣膜，其設置在所述第一導電膜上；第二導電膜，其設置在所述第一電極間絕緣膜上，并在其頂表面和側表面上具有第一金屬硅化物膜，在所述第二導電膜的每一個側表面上的所述第一金屬硅化物膜的沿垂直方向的厚度大于在所述第二導電膜的中心處的所述第一金屬硅化物膜的沿垂直方向的厚度；第一源極/漏極區(qū)域，其設置在所述半導體襯底的表面上，并夾住在所述第一絕緣膜之下的區(qū)域；側壁絕緣膜，形成在所述第二導電膜的側表面上；第二絕緣膜，其設置在所述半導體襯底上；第三導電膜，其設置在所述第二絕緣膜上；第二電極間絕緣膜，其設置在所述第二導電膜上；以及第四導電膜，其設置在所述第二電極間絕緣膜上，以及其中由第二金屬硅化物膜構成從頂表面沿垂直方向延伸了第一厚度的整個部分，其中，所述側壁絕緣膜的上表面高于所述第二絕緣膜的上表面并低于所述第二導電膜的上表面，以及所述第四導電膜的寬度小于所述第二導電膜的寬度，其中所述第二金屬硅化物膜還形成在所述第五導電膜的每一個側表面上，在所述第五導電膜的側表面上的所述第二金屬硅化物膜的沿垂直方向的厚度等于所述第一金屬硅化物膜的沿垂直方向的厚度，以及所述第一金屬硅化物膜的沿垂直方向的厚度大于在所述第五導電膜的所述頂表面上的所述第二金屬硅化物膜的沿垂直方向的厚度。
10. 根據(jù)權利要求9的器件，其特征在于在所述第二導電膜的每一個側表面上的所述第一金屬硅化物膜的沿垂直方向的厚度等于所述第一厚度。
全文摘要
一種半導體器件，包括在單元晶體管區(qū)域中的半導體襯底(13)上設置的第一絕緣膜(14A)，設置在所述第一絕緣膜上的第一導電膜(15)，設置在所述第一導電膜上的電極間絕緣膜(16)，設置在所述電極間絕緣薄上并且在其頂表面上具有第一金屬硅化物(3b)膜的第二導電膜(3a，3b)，形成在所述半導體襯底的表面上的第一源極/漏極區(qū)域(23)，在選擇柵極晶體管和外圍晶體管中的至少一個中的所述半導體襯底上設置的第二絕緣膜(14B)，在所述第二絕緣膜上設置并在其頂表面上具有第二金屬硅化物膜(22)的第三導電膜(3a，3b，22)，所述第二金屬硅化物膜的厚度小于所述第一金屬硅化物膜的厚度，以及形成在所述半導體襯底的所述表面上的第二源極/漏極(23a，23b)區(qū)域。
文檔編號H01L27/115GK101794790SQ20101011852
公開日2010年8月4日 申請日期2007年9月14日 優(yōu)先權日2006年9月15日
發(fā)明者荒井史隆, 遠藤真人 申請人:株式會社東芝