專利名稱：晶?？偝傻闹圃旆椒?br> 技術(shù)領(lǐng)域：
本發(fā)明關(guān)于一種晶?？偝杉捌渲圃旆椒?，詳言之，關(guān)于一種利用晶圓對晶圓 (Wafer to Wafer)堆棧所制造出的晶?？偝杉捌渲圃旆椒ā?br> 背景技術(shù)：
目前三維IC封裝方式主要采用兩種堆棧技術(shù)一為晶圓對晶圓(Wafer to Wafer,fftff)的堆棧；另一則為芯片對芯片(Chip to Chip，CtC)的堆?；蛐酒瑢A(Chip toffafer,Ctff)的堆棧。相對于芯片對芯片(Chip to Chip，CtC)的堆棧或芯片對晶圓(Chip to Wafer,Ctff)的堆棧而言，晶圓對晶圓(Wafer to Wafer,fftff)的堆棧是一種可以達到高產(chǎn)出及工藝步驟較簡易的封裝方式。然而，晶圓對晶圓(Wafer to Wafer,fftff)堆棧的工藝最大的缺點即是產(chǎn)出會受到上下晶圓的良率所影響，例如二片欲堆棧的晶圓的良率各別為50%與100%，即使其中一片的良率較高，但在二片晶圓直接相互堆棧后，其產(chǎn)出合格產(chǎn)品的良率僅為50%，其良率損失(Yield Loss)高達50%。除非等到上下兩種晶圓的工藝皆非常穩(wěn)定，才能有效的提升最終產(chǎn)品的產(chǎn)出率。因此，有必要提供一種創(chuàng)新且具進步性的晶?？偝杉捌渲圃旆椒ǎ越鉀Q上述問題。

發(fā)明內(nèi)容
本發(fā)明提供一種晶?？偝傻闹圃旆椒?，包括以下步驟(a)提供一上晶圓及至少一下晶圓，該上晶圓及該下晶圓為測試過，其中該上晶圓具有數(shù)個已知合格上晶粒；(b)切割該至少一下晶圓，以形成數(shù)個下晶粒，這些下晶粒包括數(shù)個已知合格下晶粒；(c)選取這些已知合格下晶粒，且將這些已知合格下晶粒重新排列于一載體上，使得這些已知合格下晶粒的位置對應(yīng)這些已知合格上晶粒的位置；(d)接合該上晶圓及該載體，使得這些已知合格下晶粒電性連接這些已知合格上晶粒；(e)移除該載體；及(f)進行切割工藝，以形成數(shù)個晶?？偝?。在本發(fā)明中，由于根據(jù)該上晶圓的晶圓地圖重新排列這些已知合格下晶粒，因此可確保這些已知合格上晶粒所電性連接的一定是這些已知合格下晶粒，如此則不會有上晶圓及下晶圓因良率不同所造成的良率損失(Yield Loss)。


圖1至圖15顯示本發(fā)明晶?？偝傻闹圃旆椒ǖ母鱾€工藝步驟的示意圖。
具體實施例方式參考圖1至圖15，顯示本發(fā)明晶粒總成的制造方法的各個工藝步驟的示意圖。參考圖1，提供一上晶圓10及至少一下晶圓20。該上晶圓10及該下晶圓20為測試過，因此皆具有晶圓地圖(Wafer Mapping)，其中該上晶圓10具有數(shù)個已知合格上晶粒(Upper Known Good Die) 11及數(shù)個已知不合格上晶粒(Upper Known Bad Die)(圖中未示)。參考圖2，該已知合格上晶粒11具有一正面111、一背面112及數(shù)個導(dǎo)電結(jié)構(gòu)113。 這些導(dǎo)電結(jié)構(gòu)113，例如凸塊，位于該已知合格上晶粒11的正面111。接著，切割該至少一下晶圓20，以形成數(shù)個下晶粒，這些下晶粒包括數(shù)個已知合格下晶粒(Lower Known Good Die) 21(圖3)及數(shù)個已知不合格下晶粒(LowerKnown Bad Die) (圖中未示)。參考圖3，該已知合格下晶粒21具有一正面211、一背面212、數(shù)個連通柱 (Via)213及數(shù)個凸塊(Bump)214。這些連通柱213位于該已知合格下晶粒21之內(nèi)，這些凸塊214位于該已知合格下晶粒21的正面211，這些連通柱213電性連接這些凸塊214。接著，選取這些已知合格下晶粒21，且將這些已知合格下晶粒21該重新排列于一載體30上，使得這些已知合格下晶粒21的位置對應(yīng)這些已知合格上晶粒11的位置。亦即， 該載體30重新排列后的晶圓地圖(Wafer Mapping)與該上晶圓10的晶圓地圖相同。在本實施例中，該載體30為一無電性功能的晶圓(Dummy Wafer)，且利用一膠層31將這些已知合格下晶粒21的正面211黏附于該載體30上。在本實施例中，選取這些已知合格下晶粒21排列于該載體30上。然而可以理解的是，也可以更選取這些已知不合格下晶粒重新排列于該載體30上，以填補這些已知合格下晶粒21間的空間，其中這些已知不合格下晶粒的位置對應(yīng)這些已知不合格上晶粒的位置。參考圖4，形成一絕緣層32于這些已知合格下晶粒21，以包覆這些已知合格下晶粒21。較佳地，該絕緣層32為一種封膠材料，且充滿這些已知合格下晶粒21間之間隙。參考圖5，研磨該絕緣層32的上表面以顯露這些已知合格下晶粒21，且再以蝕刻方式部分移除這些已知合格下晶粒21的背面212，以顯露出這些連通柱213的一端。參考圖6，于這些連通柱213顯露出的一端上進行表面處理而形成一表面處理層 33。參考圖7及圖8，接合該上晶圓10及該載體30，使得這些已知合格下晶粒21電性連接這些已知合格上晶粒11。在本實施例中，先利用點膠方式形成一底膠(Underfill)34 于這些已知合格下晶粒21上(如圖7)。之后，再利用一吸頭60將該上晶圓10加熱接合于該載體30 (如圖8)，使得這些已知合格下晶粒21的連通柱213電性連接這些已知合格上晶粒11的導(dǎo)電結(jié)構(gòu)113(如圖11)，此時該底膠34形成一中間膠層35。在本實施例中，該中間膠層35利用點膠方式所形成，然而在另一實施例中，該中間膠層35也可以利用下列方式形成。參考圖9，貼合一第一膠膜51于這些已知合格下晶粒21上，接著照UV光以固化該第一膠膜(Film) 51，再以蝕刻方式部分移除該第一膠膜51的表面，以顯露出這些連通柱 213。此外，貼合一第二膠膜52于該上晶圓10上。該第二膠膜52的材質(zhì)與該第一膠膜51 相同，而且該第二膠膜52及該第一膠膜51皆為一整片薄膜型式。照UV光以固化該第二膠膜52后，再以蝕刻方式部分移除該第二膠膜52的表面，以顯露出這些導(dǎo)電結(jié)構(gòu)113。接著， 利用一吸頭60將該上晶圓10加熱接合于該載體30(圖10)，使得這些已知合格下晶粒21 的連通柱213電性連接這些已知合格上晶粒11的導(dǎo)電結(jié)構(gòu)113(如圖11)，此時該第二膠膜 52與該第一膠膜51因熱熔融而形成同一層(即該中間膠層35)。
參考圖11，移除該吸頭60、該載體30及該膠層31。參考圖12，進行切割工藝，以切割該上晶圓10及該絕緣層32，而形成數(shù)個晶?？偝?。在本發(fā)明中，由于根據(jù)該上晶圓10的晶圓地圖重新排列這些已知合格下晶粒21， 因此可確保這些已知合格上晶粒11所電性連接的一定是這些已知合格下晶粒21，如此則不會有上晶圓10及下晶圓20因良率不同所造成的良率損失(Yield Loss)。在本發(fā)明中，這些晶粒總成4可以再進行以下工藝。參考圖13，將這些晶?？偝? 電性連接至一基板36上。在本實施例中，該基板36具有一上表面361及一下表面362，該已知合格下晶粒21的凸塊214電性連接該基板36的上表面361。之后，參考圖14，以點膠方式形成一下膠層37于該已知合格下晶粒21的正面211及該基板36的上表面361，以保護這些凸塊214。參考圖15，形成一封膠材料38以包覆這些晶粒總成4。在本實施例中，該封膠材料38包覆該基板36上表面361、該已知合格上晶粒11、該絕緣層32、該中間膠層35及該下膠層37。最后，形成數(shù)個焊球39位于該基板36的下表面362，再進行切割工藝以切割該基板36及該封膠材料38。參考圖15，顯示本發(fā)明晶?？偝傻钠室暤氖疽鈭D。該晶?？偝?包括一已知合格上晶粒11、一已知合格下晶粒21、一絕緣層32及一中間膠層35。較佳地，該晶?？偝?更包括一基板36、一下膠層37、一封膠材料38及數(shù)個焊球39。該已知合格上晶粒11具有一正面111、一背面112及數(shù)個導(dǎo)電結(jié)構(gòu)113。這些導(dǎo)電結(jié)構(gòu)113，例如凸塊，位于該已知合格上晶粒11的正面111。該已知合格下晶粒21具有一正面211、一背面212、數(shù)個連通柱213及數(shù)個凸塊 214。這些連通柱213貫穿該已知合格下晶粒21，這些凸塊214位于該已知合格下晶粒21 的正面211，且這些連通柱213電性連接這些凸塊214。該已知合格下晶粒21的背面212 面對該已知合格上晶粒11的正面111，這些連通柱213突出于該已知合格下晶粒21的背面 211，使得該已知合格下晶粒21的連通柱213電性連接這些已知合格上晶粒11的導(dǎo)電結(jié)構(gòu) 113。較佳地，這些連通柱213的一端具有一表面處理層33。該絕緣層32包覆該已知合格下晶粒21的外圍，在本實施例中，該絕緣層32為一種做為封膠材料的膠體，其包覆該已知合格下晶粒的21四側(cè)面。該絕緣層32的側(cè)邊與該已知合格上晶粒11的側(cè)邊切齊，該絕緣層32的底面與該已知合格下晶粒21的正面切齊， 且該已知合格下晶粒21的厚度小于該絕緣層32的厚度。該中間膠層35位于該已知合格下晶粒21的背面212及該已知合格上晶粒11的正面111之間，以保護這些連通柱213及這些導(dǎo)電結(jié)構(gòu)113。該中間膠層35包括但不限于以下二種型式，第一、該中間膠層35為一底膠，其利用點膠方式形成；第二、該中間膠層35 由二膠膜(如圖9的第一膠膜51及第二膠膜52)合并而成。該基板36具有一上表面361及一下表面362，該已知合格下晶粒21的凸塊214電性連接該基板36的上表面361。該下膠層37位于該已知合格下晶粒21的正面211及該基板36的上表面361，以保護這些凸塊214。該封膠材料38包覆該基板36上表面361、該已知合格上晶粒11、該絕緣層32、該中間膠層35及該下膠層37。這些焊球39位于該基板36 的下表面362。
惟上述實施例僅為說明本發(fā)明的原理及其功效，而非用以限制本發(fā)明。因此，習(xí)于此技術(shù)的人士對上述實施例進行修改及變化仍不脫本發(fā)明的精神。本發(fā)明的權(quán)利范圍應(yīng)如權(quán)利要求書所列。
權(quán)利要求
1.一種晶?？偝傻闹圃旆椒?，包括以下步驟(a)提供一上晶圓及至少一下晶圓，該上晶圓及該下晶圓為測試過，其中該上晶圓具有數(shù)個已知合格上晶粒；(b)切割該至少一下晶圓，以形成數(shù)個下晶粒，這些下晶粒包括數(shù)個已知合格下晶粒；(c)選取這些已知合格下晶粒，且將這些已知合格下晶粒重新排列于一載體上，使得這些已知合格下晶粒的位置對應(yīng)這些已知合格上晶粒的位置；(d)接合該上晶圓及該載體，使得這些已知合格下晶粒電性連接這些已知合格上晶粒；(e)移除該載體；及(f)進行切割工藝，以形成數(shù)個晶?？偝?。
2.如權(quán)利要求1的制造方法，其中該步驟(b)中，每一已知合格下晶粒具有一正面、一背面、數(shù)個連通柱及數(shù)個凸塊，這些連通柱位于該已知合格下晶粒之內(nèi)，這些凸塊位于該已知合格下晶粒的正面，這些連通柱電性連接這些凸塊，該步驟(c)利用一膠層將這些已知合格下晶粒的正面黏附于該載體上。
3.如權(quán)利要求2的制造方法，其中該步驟(c)之后更包括一部分移除這些已知合格下晶粒的背面，以顯露出這些連通柱的一端的步驟。
4.如權(quán)利要求1的制造方法，其中該步驟(c)之后更包括一形成一絕緣層于這些已知合格下晶粒，以包覆這些已知合格下晶粒的步驟，且之后更包括一研磨該絕緣層的一表面以顯露這些已知合格下晶粒的步驟。
5.如權(quán)利要求2的制造方法，其中該步驟(a)中該已知合格上晶粒具有一正面、一背面及數(shù)個導(dǎo)電結(jié)構(gòu)，這些導(dǎo)電結(jié)構(gòu)位于該已知合格上晶粒的正面，該步驟(d)先利用點膠方式形成底膠于這些已知合格下晶粒上，再將該上晶圓加熱接合于該載體，使得這些已知合格下晶粒的連通柱電性連接這些已知合格上晶粒的導(dǎo)電結(jié)構(gòu)。
6.如權(quán)利要求2的制造方法，其中該步驟(a)中該已知合格上晶粒具有一正面、一背面及數(shù)個導(dǎo)電結(jié)構(gòu)，這些導(dǎo)電結(jié)構(gòu)位于該已知合格上晶粒的正面，該步驟(d)包括以下步驟(dl)貼合一第一膠膜于這些已知合格下晶粒上； (d2)固化該第一膠膜；(d3)部分移除該第一膠膜的表面，以顯露出這些連通柱；(d4)貼合一第二膠膜于該上晶圓上，該第二膠膜的材質(zhì)與該第一膠膜相同；(d5)固化該第二膠膜；(d6)部分移除該第二膠膜的表面，以顯露出這些導(dǎo)電結(jié)構(gòu)；及 (d7)將該上晶圓加熱接合于該載體，使得這些已知合格下晶粒的連通柱電性連接這些已知合格上晶粒的導(dǎo)電結(jié)構(gòu)，且該第二膠膜與該第一膠膜形成同一層。
7.如權(quán)利要求1的制造方法，其中該步驟(a)中該上晶圓更具有數(shù)個已知不合格上晶粒，該步驟(b)中這些下晶粒更包括數(shù)個已知不合格下晶粒，且該步驟(c)中更將這些已知不合格下晶粒重新排列于該載體上，使得這些已知不合格下晶粒的位置對應(yīng)這些已知不合格上晶粒的位置。
8.如權(quán)利要求1的制造方法，更包括(g)將這些晶?？偝呻娦赃B接至一基板上；(h)形成一封膠材料以包覆這些晶?？偝桑患?i)進行切割工藝以切割該基板。
全文摘要
本發(fā)明關(guān)于一種晶?？偝傻闹圃旆椒ǎ浒ㄒ韵虏襟E(a)提供一測試過的上晶圓及至少一下晶圓；(b)切割該至少一下晶圓，以形成數(shù)個下晶粒，這些下晶粒包括數(shù)個已知合格下晶粒；(c)根據(jù)該上晶圓的晶圓地圖選取且重新排列這些已知合格下晶粒于一載體上；(d)接合該上晶圓及該載體；(e)移除該載體及(f)進行切割工藝。藉此可確保該晶?？偝傻木Я＝詾橐阎细窬Я?，如此則不會有上晶圓及下晶圓因良率不同所造成的良率損失。
文檔編號H01L21/78GK102263039SQ201010192749
公開日2011年11月30日 申請日期2010年5月24日 優(yōu)先權(quán)日2010年5月24日
發(fā)明者莊英圣, 張惠珊, 沈啟智, 洪嘉臨, 陳仁川 申請人:日月光半導(dǎo)體制造股份有限公司