專利名稱：半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明的示例性實(shí)施例涉及半導(dǎo)體設(shè)計(jì)技術(shù)，且更具體而言涉及具有三維(3D) 層疊封裝的半導(dǎo)體集成電路(IC)。
背景技術(shù)：
半導(dǎo)體集成電路(IC)的封裝技術(shù)已在使半導(dǎo)體IC小型化和獲得安裝可靠性方面取得進(jìn)步。例如，盡管使電氣/電子器件小型化，但為了能獲得足夠的性能，已開發(fā)出層疊封裝。由于需要電氣/電子產(chǎn)品的小型化和高性能，本領(lǐng)域已經(jīng)公開了各種層疊封裝的技術(shù)。術(shù)語“層疊”在半導(dǎo)體工業(yè)中指的是兩個或更多的芯片或封裝體的垂直層疊的堆積體。通過使用層疊封裝，例如在存儲器件的情況下，存儲器件的存儲容量可以是傳統(tǒng)的半導(dǎo)體集成工藝所能獲得的存儲器件的存儲容量的兩倍或更多倍。此外，層疊封裝不僅使存儲容量增加，而且使安裝密度和安裝面積利用效率提高。可以通過將個體半導(dǎo)體芯片層疊且然后以一個步驟將層疊的半導(dǎo)體芯片封裝的方法或者通過將預(yù)先封裝的個體半導(dǎo)體芯片層疊起來的方法來制造層疊封裝。層疊封裝的個體半導(dǎo)體芯片可以經(jīng)由金屬線或穿通芯片通孔(through chip via)來彼此電耦接。這里，使用穿通芯片通孔的層疊封裝具有這樣的結(jié)構(gòu)穿通芯片通孔被形成在半導(dǎo)體芯片內(nèi)， 且所述半導(dǎo)體芯片經(jīng)由穿通芯片通孔垂直地彼此物理耦接和電耦接。此處，穿通芯片通孔可以是穿通硅通孔(through silicon via，TSV)。圖1圖示的是現(xiàn)有的層疊封裝的半導(dǎo)體芯片。參見圖1，通過在半導(dǎo)體芯片A中形成通孔(via)并用導(dǎo)電率大的金屬例如銅 (Cu)填充所述通孔來形成穿通芯片通孔B，以形成用于層疊封裝的半導(dǎo)體芯片C。通過層疊多個半導(dǎo)體芯片C并將層疊的所述多個半導(dǎo)體芯片C安裝在印刷電路板(PCB)上來制造半導(dǎo)體集成電路(IC)。所制造的半導(dǎo)體集成電路(IC)可以被稱為三維(3D)層疊封裝半導(dǎo)體集成電路(IC)。圖2是說明三維(3D)層疊封裝半導(dǎo)體集成電路(IC)的截面圖。在本說明書中，以包括一個主芯片和四個從芯片的半導(dǎo)體集成電路(IC)為例來描述三維(3D)層疊封裝半導(dǎo)體集成電路(IC)。參見圖2，示出了現(xiàn)有的三維(3D)層疊封裝半導(dǎo)體集成電路(IC) 100。半導(dǎo)體集成電路(IC) 100包括與外部控制器300相耦接的封裝襯底110 ；層疊在封裝襯底110的上側(cè)面之上的主芯片120 ；垂直穿透主芯片120的第二穿通芯片通孔130 ；垂直層疊在主芯片 120的上側(cè)面上的第一至第四從芯片140a、140b、140c和140d ；以及垂直穿透第一至第四從芯片140a、140b、140c和140d的多個第一穿通芯片通孔150a、150b、150c和150d。封裝襯底110使主芯片120與外部控制器300電耦接。與第二穿通芯片通孔130 相耦接的金屬線被形成在封裝襯底110的上側(cè)面上。與外部控制器300相耦接的焊料球 112被形成在封裝襯底110的底部上。金屬線與焊料球112經(jīng)由相應(yīng)的線路彼此耦接。封裝襯底110經(jīng)由焊料球112與外部控制器300連接以將各種信號和電源電壓傳送給主芯片120。另一方面，封裝襯底110經(jīng)由焊料球112將來自主芯片120的各種信號和電源電壓傳送給外部控制器300。這里，封裝襯底110可以是由聚合物制成的印刷電路板 (PCB)。響應(yīng)于從外部控制器300經(jīng)由封裝襯底110所施加的信號和電源電壓，主芯片120 經(jīng)由多個第一穿通芯片通孔150a、150b、150c和150d控制第一至第四從芯片140a、140b、 140c和140d。主芯片120包括用于控制第一至第四從芯片140a、140b、140c和140d的外圍電路區(qū)域(未圖示)。此處，主芯片120的外圍電路區(qū)域包括用于輸入/輸出各種信號的輸入/輸出緩沖器、用于輸入/輸出數(shù)據(jù)的數(shù)據(jù)輸入/輸出電路、以及用于輸入/輸出地址和命令的狀態(tài)機(jī)，而不包括用于儲存數(shù)據(jù)的存儲器單元陣列區(qū)域。第一至第四從芯片140a、140b、140c和140d包括上述存儲器單元陣列區(qū)域，所述存儲器單元陣列區(qū)域用于響應(yīng)于主芯片120的控制來儲存數(shù)據(jù)或提供所儲存的數(shù)據(jù)。存儲器單元陣列區(qū)域包括存儲器單元陣列和用于儲存數(shù)據(jù)或提供所儲存的數(shù)據(jù)的最小電路。第二穿通芯片通孔130和所述多個第一穿通芯片通孔150a、150b、150c和150d是用于信號和電源電壓的接口的穿通硅通孔(TSV)。現(xiàn)有的半導(dǎo)體集成電路(IC) 100具有以下特征。當(dāng)與一次性地或順序地將第一至第四從芯片140a、140b、140c和140d層疊在主芯片120上的步驟分開地執(zhí)行將主芯片120層疊在襯底120上的步驟時，生產(chǎn)成本可能增加。另外，由于主芯片120中所包括的外圍電路區(qū)域被設(shè)置在未形成焊料球112和金屬線的區(qū)域中，因此主芯片120可能面臨信號完整性(Si)惡化的問題。此外，封裝襯底110、主芯片120以及第一至第四從芯片140a、140b、140c和140d 可能各自需要獨(dú)立的設(shè)備來制造。歸因于在改變芯片布置和印刷電路板設(shè)計(jì)時對設(shè)備的重新設(shè)置，生產(chǎn)成本和時間可能增加。

發(fā)明內(nèi)容
本發(fā)明的實(shí)施例涉及一種半導(dǎo)體集成電路(IC)，所述IC用于使穿通芯片通孔的數(shù)量最小化以在信號完整性(Si)方面作出改善并減少生產(chǎn)成本和生產(chǎn)時間。根據(jù)本發(fā)明的一個實(shí)施例，一種半導(dǎo)體集成電路(IC)包括半導(dǎo)體芯片，所述半導(dǎo)體芯片包括存儲器單元陣列；多個第一穿通芯片通孔，所述多個第一穿通芯片通孔被配置為垂直地貫穿所述半導(dǎo)體芯片并且作為信號和電源電壓的接口而操作；以及半導(dǎo)體襯底，所述半導(dǎo)體襯底包括外圍電路區(qū)域和導(dǎo)電圖案區(qū)域，所述外圍電路區(qū)域與所述多個第一穿通芯片通孔相耦接并被配置為控制所述半導(dǎo)體芯片，所述導(dǎo)電圖案區(qū)域被配置為在所述外圍電路區(qū)域與外部控制器之間作為所述信號和所述電源電壓的接口而操作。根據(jù)本發(fā)明的另一個實(shí)施例，一種制造半導(dǎo)體集成電路(IC)的方法包括以下步驟在半導(dǎo)體襯底上層疊半導(dǎo)體芯片，所述半導(dǎo)體芯片包括存儲器單元陣列；以及形成外圍電路區(qū)域和導(dǎo)電圖案區(qū)域，所述外圍電路區(qū)域被布置為與多個第一穿通芯片通孔相耦接，所述導(dǎo)電圖案區(qū)域被配置為在外圍電路區(qū)域與外部控制器之間作為信號和電源電壓的接口而操作，其中所述第一穿通芯片通孔被耦接在所述半導(dǎo)體芯片與所述外圍電路區(qū)域之間，且所述外圍電路區(qū)域和所述導(dǎo)電圖案區(qū)域的部分是同時形成的。


圖1圖示的是現(xiàn)有的層疊封裝的半導(dǎo)體芯片；圖2是說明現(xiàn)有的具有三維(3D)層疊封裝的半導(dǎo)體集成電路(IC)的截面圖；圖3是說明根據(jù)本發(fā)明的一個實(shí)施例的具有三維(3D)層疊封裝的半導(dǎo)體集成電路(IC)的截面圖；以及圖4是說明圖3的封裝襯底的俯視圖。
具體實(shí)施例方式下面將參照附圖更加詳細(xì)地描述本發(fā)明的示例性實(shí)施例。然而，本發(fā)明可以用不同的方式來實(shí)施，并且不應(yīng)當(dāng)被解釋為限于本文所提出的實(shí)施例。確切地說，提供這些實(shí)施例是為了使得本說明書將是清楚且完整的，且將會向本領(lǐng)域技術(shù)人員充分傳達(dá)本發(fā)明的范圍。在本說明書中，在本發(fā)明的各個附圖和實(shí)施例中相同的附圖標(biāo)記表示相同的部分。在本說明書中，以包括半導(dǎo)體襯底和四個穿通芯片通孔的封裝為例來描述本發(fā)明。圖3是說明根據(jù)本發(fā)明的一個實(shí)施例的具有三維(3D)層疊封裝的半導(dǎo)體集成電路(IC)的截面圖。圖3中示出了半導(dǎo)體芯片和穿通芯片通孔的截面圖，其中每個芯片或通孔與圖2 中的相應(yīng)元件實(shí)質(zhì)上相同。參見圖3，半導(dǎo)體集成電路(IC) 200包括用于與外部控制器300進(jìn)行各種信號和電源電壓的接口的半導(dǎo)體襯底210 ；垂直地層疊在半導(dǎo)體襯底210的上側(cè)面之上的第一至第四半導(dǎo)體芯片220A、220B、220C和220D ；以及垂直地穿透進(jìn)第一至第四半導(dǎo)體芯片220A、 220B、220C和220D中的第一穿通芯片通孔230A、230B、230C及230D。第一穿通芯片通孔包括穿通硅通孔(TSV)。半導(dǎo)體襯底210包括形成在半導(dǎo)體襯底210的上側(cè)面上的外圍電路區(qū)域212和導(dǎo)電圖案區(qū)域214。半導(dǎo)體襯底210包括形成在半導(dǎo)體襯底210的底側(cè)面上的外部連接端子 216。外部連接端子216包括焊料球。半導(dǎo)體襯底210包括多個第二穿通芯片通孔對0，所述多個第二穿通芯片通孔240 垂直地貫穿半導(dǎo)體襯底210且將導(dǎo)電圖案區(qū)域214與外部連接端子216電耦接。所述多個第二穿通芯片通孔240包括穿通硅通孔(TSV)。圖4是說明圖3中的半導(dǎo)體襯底的俯視圖。參見圖3和圖4，外圍電路區(qū)域212被耦接至多個第一穿通芯片通孔230A、230B、 230C和230D，且經(jīng)由所述多個第一穿通芯片通孔230A、230B、230C和230D來控制第一至第四半導(dǎo)體芯片220A、220B、220C和220D。
雖然圖中未示出，但外圍電路區(qū)域212包括各種輸入/輸出緩沖器、用于輸入/輸出數(shù)據(jù)的數(shù)據(jù)輸入/輸出電路和用于輸入/輸出地址和命令的狀態(tài)機(jī)。導(dǎo)電圖案區(qū)域214 包括多個金屬線，所述多個金屬線用于將外圍電路區(qū)域212電耦接至第二穿通芯片通孔 2400所述多個金屬線的每個可以是導(dǎo)電率大的金屬，諸如銅(Cu)。半導(dǎo)體襯底210可以是用于將外圍電路區(qū)域212與導(dǎo)電圖案區(qū)域214集成在襯底中的硅襯底。同時，如同導(dǎo)電圖案區(qū)域214 —樣，第二穿通芯片通孔240可以是導(dǎo)電率大的金屬諸如，銅(Cu)。多個第二穿通芯片通孔240可以是穿通硅通孔(TSV)。雖然圖中未示出，但第一至第四半導(dǎo)體芯片220A、220B、220C和220D包括存儲器單元陣列區(qū)域，響應(yīng)于外圍電路區(qū)域212的輸出在所述存儲器單元陣列區(qū)域中儲存數(shù)據(jù)和將數(shù)據(jù)提供給存儲器單元陣列區(qū)域。存儲器單元陣列區(qū)域可以包括用于儲存和提供數(shù)據(jù)的最小電路，例如，用于對地址進(jìn)行譯碼的譯碼器和存儲器單元陣列。多個第一穿通芯片通孔230A、230B、230C和230D在外圍電路區(qū)域212與第一至第四半導(dǎo)體芯片220A、220B、220C和220D之間作為信號和電源電壓的接口。多個第一穿通芯片通孔230A、230B、230C和230D的每個由諸如硅通孔TSV和銅 (Cu)的導(dǎo)電率大的金屬形成。雖然圖中未示出，但是多個第一穿通芯片通孔230A、230B、230C和230D的每個經(jīng)由凸塊焊盤(bump pad)來耦接至半導(dǎo)體芯片220A、220B和220C中的相應(yīng)的一個半導(dǎo)體芯片和半導(dǎo)體襯底210。根據(jù)本發(fā)明的實(shí)施例，半導(dǎo)體集成電路(IC) 200包括用于控制第一至第四半導(dǎo)體芯片220A、220B、220C和220D的外圍電路區(qū)域212，且包括用于將外圍電路區(qū)域212與外部控制器300電耦接的導(dǎo)電圖案區(qū)域214，其中外圍電路區(qū)域212和導(dǎo)電圖案區(qū)域214形成在單個襯底210上。以此方式，在執(zhí)行層疊封裝工藝時，歸因于層疊工藝的數(shù)量的減少，生產(chǎn)成本和生產(chǎn)時間減少。此處，由于不將主從芯片層疊在半導(dǎo)體襯底110上，因此使用一步層疊工藝來簡化制造過程和減少成本，其中將半導(dǎo)體芯片一步層疊在半導(dǎo)體襯底210上。由于外圍電路區(qū)域210和導(dǎo)電圖案區(qū)域214被設(shè)置在半導(dǎo)體襯底210中，因此可視情況而定來確定它們的配置。因此，由于外圍電路區(qū)域210和導(dǎo)電圖案區(qū)域214既不彼此分開也不是被安置在各自的有限空間內(nèi)，因此通過適當(dāng)?shù)卦O(shè)置外圍電路區(qū)域210和導(dǎo)電圖案區(qū)域214，可以獲得適當(dāng)?shù)男盘柾暾?Si)以減小線路負(fù)載。當(dāng)一起執(zhí)行外圍電路區(qū)域210的制造和導(dǎo)電圖案區(qū)域214的制造時，同時執(zhí)行針對兩個區(qū)域所執(zhí)行的相同工藝?yán)缃饘倬€的制造工藝，以通過減少制造工藝的數(shù)量來減少生產(chǎn)成本和生產(chǎn)時間。根據(jù)本發(fā)明的一個示例性實(shí)施例，通過使用共同的穿通芯片通孔來傳送信號，可以減小用于傳送根據(jù)操作模式而在不同的時刻被使能的信號的穿通芯片通孔的數(shù)量。因此，可以減小半導(dǎo)體集成電路(IC)的總面積，且可以增加凈裸片。雖然已經(jīng)參照具體的實(shí)施例描述了本發(fā)明，但對于本領(lǐng)域技術(shù)人員而言明顯的是，在不脫離所附權(quán)利要求所限定的本發(fā)明的精神和范圍的情況下，可以進(jìn)行各種變化和修改。雖然已經(jīng)說明了硅襯底，但本發(fā)明并不限于此，而是可以適用于其它情況，包括用于在同一襯底上形成外圍電路區(qū)域和導(dǎo)電圖案區(qū)域的任何合理適合的襯底。
根據(jù)本發(fā)明的示例性實(shí)施例，半導(dǎo)體集成電路(IC)具有第一穿通芯片通孔和第二穿通芯片通孔。然而，半導(dǎo)體集成電路(IC)可以包括更多的穿通芯片通孔(例如，數(shù)百或數(shù)千個)。
權(quán)利要求
1.一種半導(dǎo)體集成電路，包括半導(dǎo)體芯片，所述半導(dǎo)體芯片包括存儲器單元陣列；多個第一穿通芯片通孔，所述多個第一穿通芯片通孔被配置為垂直地貫穿所述半導(dǎo)體芯片且作為信號和電源電壓的接口而操作；以及半導(dǎo)體襯底，所述半導(dǎo)體襯底包括外圍電路區(qū)域和導(dǎo)電圖案區(qū)域，所述外圍電路區(qū)域與所述多個第一穿通芯片通孔相耦接并被配置為控制所述半導(dǎo)體芯片，所述導(dǎo)電圖案區(qū)域被配置為在所述外圍電路區(qū)域與外部控制器之間作為所述信號和所述電源電壓的接口而操作。
2.如權(quán)利要求1所述的半導(dǎo)體集成電路，還包括多個外部連接端子，所述多個外部連接端子被配置為與所述外部控制器電耦接。
3.如權(quán)利要求2所述的半導(dǎo)體集成電路，其中，所述外圍電路區(qū)域和所述導(dǎo)電圖案區(qū)域被形成在所述半導(dǎo)體襯底的第一側(cè)面上，所述多個外部連接端子被形成在所述半導(dǎo)體襯底的相對置的側(cè)面上。
4.如權(quán)利要求3所述的半導(dǎo)體集成電路，其中，所述多個外部連接端子被形成在所述半導(dǎo)體襯底的一個側(cè)面上。
5.如權(quán)利要求4所述的半導(dǎo)體集成電路，還包括多個第二穿通芯片通孔，所述多個第二穿通芯片通孔使所述導(dǎo)電圖案區(qū)域與所述多個外部連接端子相耦接。
6.如權(quán)利要求5所述的半導(dǎo)體集成電路，其中，所述多個第一穿通芯片通孔和所述多個第二穿通芯片通孔各自包括穿通硅通孔，即TSV。
7.如權(quán)利要求1所述的半導(dǎo)體集成電路，其中，所述半導(dǎo)體襯底是硅襯底。
8.如權(quán)利要求1所述的半導(dǎo)體集成電路，其中，所述導(dǎo)電圖案區(qū)域包括金屬線。
9.如權(quán)利要求1所述的半導(dǎo)體集成電路，還包括至少一個凸塊焊盤，所述至少一凸塊焊盤被配置為將所述多個第一穿通芯片通孔中的相應(yīng)的一個電連接至所述外圍電路區(qū)域。
10.如權(quán)利要求2所述的半導(dǎo)體集成電路，其中，所述多個外部連接端子包括焊料球。
11.如權(quán)利要求1所述的半導(dǎo)體集成電路，其中，所述導(dǎo)電圖案區(qū)域包括導(dǎo)電圖案，所述導(dǎo)電圖案被形成在所述半導(dǎo)體襯底的一個側(cè)面上且將所述外圍電路區(qū)域連接至貫穿所述半導(dǎo)體襯底的多個第二穿通芯片通孔。
12.如權(quán)利要求11所述的半導(dǎo)體集成電路，其中，所述第二穿通芯片通孔被設(shè)置在所述外圍電路區(qū)域的相對置的側(cè)面上。
13.一種方法，包括在半導(dǎo)體襯底上層疊半導(dǎo)體芯片，所述半導(dǎo)體芯片包括存儲器單元陣列；以及形成外圍電路區(qū)域和導(dǎo)電圖案區(qū)域，所述外圍電路區(qū)域被布置為與多個第一穿通芯片通孔相耦接，所述導(dǎo)電圖案區(qū)域被配置為在所述外圍電路區(qū)域與外部控制器之間作為信號和電源電壓的接口而操作，其中所述第一穿通芯片通孔被耦接在所述半導(dǎo)體芯片與所述外圍電路區(qū)域之間，且所述導(dǎo)電圖案區(qū)域和所述外圍電路區(qū)域的部分是同時形成的。
14.如權(quán)利要求13所述的方法，還包括以下步驟形成貫穿所述半導(dǎo)體襯底的多個第二穿通芯片通孔，其中，所述導(dǎo)電圖案區(qū)域包括導(dǎo)電圖案，所述導(dǎo)電圖案被形成在所述半導(dǎo)體襯底的一個側(cè)面上且將所述外圍電路區(qū)域與所述多個第二穿通芯片通孔連接。
全文摘要
本發(fā)明公開了一種半導(dǎo)體集成電路，包括半導(dǎo)體芯片，所述半導(dǎo)體芯片包括存儲器單元陣列；多個第一穿通芯片通孔，所述多個第一穿通芯片通孔被配置為垂直地貫穿所述半導(dǎo)體芯片且作為信號和電源電壓的接口而操作；以及半導(dǎo)體襯底。半導(dǎo)體襯底包括外圍電路區(qū)域，所述外圍電路區(qū)域與所述多個第一穿通芯片通孔相耦接且被配置為控制所述半導(dǎo)體芯片；以及導(dǎo)電圖案區(qū)域，所述導(dǎo)電圖案區(qū)域被配置為在所述外圍電路區(qū)域與外部控制器之間作為信號和電源電壓的接口而操作。
文檔編號H01L25/18GK102386180SQ20111008328
公開日2012年3月21日 申請日期2011年4月2日 優(yōu)先權(quán)日2010年8月27日
發(fā)明者樸炳權(quán), 李鍾天 申請人:海力士半導(dǎo)體有限公司