專利名稱：半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及具有多個(gè)可以相互替換功能的模塊的半導(dǎo)體集成電路，尤其涉及因模塊故障而導(dǎo)致產(chǎn)量降低的集成電路。
背景技術(shù)：
近來(lái)，半導(dǎo)體集成電路的工藝尺寸越來(lái)越小而電路的尺寸越來(lái)越大。因產(chǎn)品故障而引起的產(chǎn)量降低因此變得嚴(yán)重。因此，提出了一種技術(shù)，就是預(yù)先為整個(gè)電路的各部件提供冗余電路并且用冗余電路替換故障部件，從而防止整個(gè)半導(dǎo)體芯片因故障而被廢棄。
例如，在日本專利No.3491579中所描述的現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)的邏輯電路的數(shù)據(jù)生成方法中，防止故障的必要性通過(guò)故障信息和邏輯信息進(jìn)行判斷，需要的話，改變邏輯信息從而以備用部件的功能來(lái)替換故障部件的功能。
此外，在日本專利No.3192220中所描述的半導(dǎo)體器件中，通過(guò)存儲(chǔ)器圖尋址在多個(gè)電路模塊之間傳送數(shù)據(jù)。為每個(gè)電路模塊指定ID碼，對(duì)ID碼進(jìn)行處理，從而控制數(shù)據(jù)的傳送目的地并進(jìn)而以冗余電路模塊替換故障電路模塊。

發(fā)明內(nèi)容
然而，上述相關(guān)技術(shù)存在下列缺陷。
在日本專利No.3491579中所描述的FPGA中，當(dāng)基本單元，即邏輯電路結(jié)構(gòu)的基本單元發(fā)生故障時(shí)，就改變互連線路從而旁路該基本單元。根據(jù)故障的出現(xiàn)情況存在各種可能的防止故障的旁路連接。難以預(yù)知互連線路到哪個(gè)互連線路會(huì)被改變。為此，難以設(shè)定一個(gè)清楚的延遲余量，啟動(dòng)期望的延遲條件以滿足任何基本單元的故障。考慮延遲特性明顯退化的可能性，需要預(yù)設(shè)一個(gè)較大的延遲余量。
在日本專利No.3192220中所描述的半導(dǎo)體器件中，根據(jù)故障出現(xiàn)的情況在電路模塊之間的數(shù)據(jù)傳送的距離長(zhǎng)度可能有很大的變化，所以需要通過(guò)假設(shè)所有電路模塊都是最大極限的相互獨(dú)立來(lái)限定每個(gè)模塊的操作。因此，在設(shè)計(jì)階段需要預(yù)設(shè)較大的余量，所以難以優(yōu)化整個(gè)系統(tǒng)的性能。
因此本發(fā)明中期望提供一種半導(dǎo)體集成電路，其能夠修復(fù)電路中出現(xiàn)的任何故障從而使整個(gè)電路正常運(yùn)行，同時(shí)，能夠降低隨故障修復(fù)出現(xiàn)的信號(hào)延遲變化。
根據(jù)本發(fā)明的第一實(shí)施例，提供一種半導(dǎo)體集成電路，包括N(N表示大于2的整數(shù))個(gè)根據(jù)輸入功能設(shè)定數(shù)據(jù)設(shè)定功能的模塊，具有R(R表示大于1而小于N的整數(shù))個(gè)輸入/輸出部件的電路模塊和模塊選擇部件，其中每個(gè)輸入/輸出部件將至少一個(gè)信號(hào)輸出到一個(gè)模塊并且接收在該一個(gè)模塊中生成的至少一個(gè)信號(hào)，模塊選擇部件用于根據(jù)輸入控制信號(hào)從N個(gè)模塊中選擇R個(gè)模塊，將所選擇的R個(gè)模塊與電路模塊中R個(gè)輸入/輸出部件一一對(duì)應(yīng)的連接，并且將響應(yīng)控制信號(hào)從至少兩個(gè)模塊中選擇的一個(gè)模塊連接到R個(gè)輸入/輸出部件的每一個(gè)。R個(gè)輸入/輸出部件的每一個(gè)都具有數(shù)據(jù)保持部件，用于保持功能設(shè)定數(shù)據(jù)并且將所保持的功能設(shè)定數(shù)據(jù)輸入到目的模塊。當(dāng)輸入功能設(shè)定數(shù)據(jù)相同時(shí)N個(gè)模塊的功能能夠相互替換。
優(yōu)選地，根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體集成電路可以包括控制部件，用于生成控制模塊選擇部件的信號(hào)使得N個(gè)模塊中的故障模塊與R個(gè)輸入/輸出部件斷開(kāi)連接。
根據(jù)本發(fā)明的第二實(shí)施例，提供一種半導(dǎo)體集成電路，包括排列成具有M行(N+1)列(M表示1或大于1的整數(shù)，N表示大于1的整數(shù))矩陣的多個(gè)模塊，每個(gè)模塊根據(jù)輸入功能設(shè)定數(shù)據(jù)設(shè)定功能，包含排列成具有M行N列矩陣的多個(gè)輸入/輸出部件的電路模塊，每個(gè)輸入/輸出部件將至少一個(gè)信號(hào)輸出到一個(gè)模塊并且接收該一個(gè)模塊中生成的至少一個(gè)信號(hào)，以及模塊選擇部件，用于響應(yīng)輸入控制信號(hào)對(duì)通過(guò)從M行(N+1)列模塊中排除一列而得到的M行N列模塊進(jìn)行選擇，將所選擇的M行N列模塊與M行N列輸入/輸出部件進(jìn)行一一對(duì)應(yīng)的連接，并且從屬于同一行的兩個(gè)模塊中響應(yīng)控制信號(hào)選擇的一個(gè)模塊連接到屬于同一行的輸入/輸出部件的每一個(gè)。M行N列輸入/輸出部件的每一個(gè)都具有數(shù)據(jù)保持部件，用于保持功能設(shè)定數(shù)據(jù)并且將所保持的功能設(shè)定數(shù)據(jù)輸入到目的模塊。當(dāng)輸入功能設(shè)定數(shù)據(jù)相同時(shí)屬于同一行模塊的功能能夠相互替換。
優(yōu)選地，本發(fā)明的第二實(shí)施例的半導(dǎo)體集成電路可以包括控制部件，用于生成模塊選擇部件的控制信號(hào)以從M行(N+1)列模塊中選擇除去故障模塊列的M行N列模塊。
根據(jù)本發(fā)明的上述第一和第二實(shí)施例，可以設(shè)置兩個(gè)或多個(gè)連接到屬于同一輸入/輸出部件的模塊使得從這個(gè)輸入/輸出部件的距離差變小。當(dāng)輸入/輸出部件與模塊之間的距離之差變小時(shí)，連接二者的互連長(zhǎng)度之差變小，從而在模塊與輸入/輸出部件之間的連接隨故障修復(fù)等轉(zhuǎn)換時(shí)出現(xiàn)的信號(hào)延遲變化變小。
此外，即使當(dāng)連接到一個(gè)輸入/輸出部件的模塊隨故障修復(fù)等轉(zhuǎn)換時(shí)，連接到該一個(gè)輸入/輸出部件的模塊的功能總是通過(guò)保持在位于該一個(gè)輸入/輸出部件中的數(shù)據(jù)保持部件中的功能設(shè)定數(shù)據(jù)而設(shè)置為恒定功能。
數(shù)據(jù)保持部件可以包括用于將功能設(shè)定數(shù)據(jù)的位數(shù)據(jù)傳送到目的模塊的多個(gè)第一互連，用于傳送多個(gè)位數(shù)據(jù)的多個(gè)第二互連，以及用于將多個(gè)第二互連中的任一個(gè)連接到多個(gè)第一互連中的任一個(gè)的多個(gè)通路。
這種情況下，第一互連可以形成在第一互連層中，第二互連可以形成在與第一互連層成直角相交的第二互連層中。通道將第一互連和第二互連進(jìn)行連接。
此外，數(shù)據(jù)保持部件可以包括能夠?qū)⒋鎯?chǔ)的數(shù)據(jù)至少重寫(xiě)一次的存儲(chǔ)元件。
此外，每個(gè)模塊可以包括選擇電路，其用于根據(jù)來(lái)自輸入/輸出部件的至少部分信號(hào)輸入選擇功能設(shè)定數(shù)據(jù)的多個(gè)位數(shù)據(jù)中的一個(gè)，并且輸出所選擇的位數(shù)據(jù)或者其邏輯反相數(shù)據(jù)到輸入/輸出部件。
模塊選擇部件可以響應(yīng)控制信號(hào)選擇第k行(k表示從1到M的整數(shù))的第i(i表示從1到N的整數(shù))列模塊或者第(i+1)列模塊中的一個(gè)，并且將所選模塊連接到第k行第i列的輸入/輸出部件。
此外，每一行的N個(gè)輸入/輸出部件可以等間距排列，第k行第i列模塊以及第k行第(i+1)列模塊的位置可以這樣排列，使得從第k行第i列的輸入/輸出部件到彼此之間的距離都相等。
更優(yōu)選地，半導(dǎo)體集成電路具有(N+1)個(gè)電源開(kāi)關(guān)電路，每個(gè)電路都插入到每一列的N個(gè)模塊的公共電源線上并且響應(yīng)控制信號(hào)切斷沒(méi)有連接到輸入/輸出部件的列上的模塊的電源。
由于這個(gè)原因，沒(méi)有連接到輸入/輸出部件的模塊中不再無(wú)用地消耗電力。此外，如果切斷故障模塊的電源，則輸出提高。
此外，與模塊的M行(N+1)列相比，電路模塊和模塊選擇部件可以在同一互連層的互連之間具有較寬的間距，并且可以增加用于將不同互連層的互連彼此相連的通路數(shù)量。
由此，會(huì)降低電路模塊和模塊選擇部件中出現(xiàn)故障的可能性，并且可以提高輸出。
此外，與電路模塊和模塊選擇部件相比，M行(N+1)列模塊中每單位面積上的電路元件密度更高。因此，電路面積會(huì)變小。
半導(dǎo)體集成電路可以包括存儲(chǔ)部件，用于存儲(chǔ)與M行N列輸入/輸出部件斷開(kāi)連接的一列信號(hào)選定模塊。這種情況下，控制部件可以根據(jù)存儲(chǔ)在存儲(chǔ)部件中的信號(hào)來(lái)生成控制信號(hào)。
此外，半導(dǎo)體集成電路可以包括信號(hào)輸入部件，用于接收與上述M行N列輸入/輸出部件斷開(kāi)連接的一列信號(hào)選定模塊作為輸入。這種情況下，控制部件可以根據(jù)檢測(cè)時(shí)輸入到信號(hào)輸入部件中的信號(hào)來(lái)生成控制信號(hào)。
此外，控制部件可以根據(jù)檢測(cè)時(shí)輸入到信號(hào)輸入部件的信號(hào)來(lái)生成控制信號(hào)，并且響應(yīng)檢測(cè)結(jié)果存儲(chǔ)選定斷開(kāi)連接的一組模塊的信號(hào)。
模塊選擇部件可以響應(yīng)控制信號(hào)將與所有輸入/輸出部件斷開(kāi)連接的模塊的信號(hào)輸入端連接到具有預(yù)定電位的互連。由此，沒(méi)有連接到任何輸入/輸出部件的模塊的信號(hào)輸入端的電位會(huì)變得穩(wěn)定。
歸納本發(fā)明的效果，根據(jù)本發(fā)明，連接到同一輸入/輸出部件的多個(gè)模塊可以這樣設(shè)置，使得從該輸入/輸出部件的距離之差變小，從而，在輸入/輸出部件與模塊之間的連接隨故障修復(fù)等轉(zhuǎn)換時(shí)出現(xiàn)的信號(hào)延遲變化變小。
此外，通過(guò)保持在設(shè)置在輸入/輸出部件中的數(shù)據(jù)保持部件的功能設(shè)定數(shù)據(jù)來(lái)設(shè)定模塊功能，因此即使當(dāng)保持在數(shù)據(jù)存儲(chǔ)部件中的功能設(shè)定數(shù)據(jù)是在生產(chǎn)時(shí)給定的，也可以在生產(chǎn)之后來(lái)修復(fù)通過(guò)檢測(cè)發(fā)現(xiàn)的模塊故障。


本發(fā)明的這些和其它目的和特征將從結(jié)合附圖的優(yōu)選實(shí)施例的下列描述中變得更加清楚。
圖1是示出半導(dǎo)體集成電路的結(jié)構(gòu)實(shí)例的框圖；圖2是示出輸入/輸出部件和模塊的結(jié)構(gòu)實(shí)例的框圖；圖3是示出修復(fù)圖1所示的半導(dǎo)體集成電路中的故障的實(shí)例的框圖；圖4是用于解釋功能設(shè)定數(shù)據(jù)的輸入方向隨故障修復(fù)的變化情況的第一框圖；圖5是用于解釋功能設(shè)定數(shù)據(jù)的輸入方向隨故障修復(fù)的變化情況的第二框圖；圖6是示出另一半導(dǎo)體集成電路的結(jié)構(gòu)實(shí)例的框圖；圖7是示出圖6所示的半導(dǎo)體集成電路中模塊的結(jié)構(gòu)實(shí)例的框圖；圖8是示出圖6所示的半導(dǎo)體集成電路中數(shù)據(jù)保持部件的結(jié)構(gòu)實(shí)例的框圖；圖9是示出開(kāi)關(guān)元件的第一結(jié)構(gòu)實(shí)例的框圖，該開(kāi)關(guān)元件用于導(dǎo)通/斷開(kāi)從輸入/輸出部件傳送到模塊的信號(hào)；圖10是示出開(kāi)關(guān)元件的第一結(jié)構(gòu)實(shí)例的框圖，該開(kāi)關(guān)元件用于導(dǎo)通/斷開(kāi)從模塊傳送到輸入/輸出部件的信號(hào)；圖11是示出開(kāi)關(guān)元件的第二結(jié)構(gòu)實(shí)例的框圖，該開(kāi)關(guān)元件用于導(dǎo)通/斷開(kāi)從輸入/輸出部件傳送到模塊的信號(hào)；圖12是示出開(kāi)關(guān)元件的第二結(jié)構(gòu)實(shí)例的框圖，該開(kāi)關(guān)元件用于導(dǎo)通/斷開(kāi)從模塊傳送到輸入/輸出部件的信號(hào)；圖13是示出開(kāi)關(guān)元件的第三結(jié)構(gòu)實(shí)例的框圖，該開(kāi)關(guān)元件用于導(dǎo)通/斷開(kāi)從輸入/輸出部件傳送到模塊的信號(hào)；圖14是示出開(kāi)關(guān)元件的第三結(jié)構(gòu)實(shí)例的框圖，該開(kāi)關(guān)元件用于導(dǎo)通/斷開(kāi)從模塊傳送到輸入/輸出部件的信號(hào)；圖15A和15B是示出圖9和圖10所示的第一結(jié)構(gòu)實(shí)例的開(kāi)關(guān)元件的結(jié)構(gòu)實(shí)例的平面圖；
圖16A和16B是示出圖11和圖12所示的第二結(jié)構(gòu)實(shí)例的開(kāi)關(guān)元件的結(jié)構(gòu)實(shí)例的平面圖；圖17是示出控制部件的結(jié)構(gòu)實(shí)例的框圖；圖18A和18B是示出電源開(kāi)關(guān)電路的結(jié)構(gòu)實(shí)例的框圖；圖19示出了圖6所示的半導(dǎo)體集成電路的故障連接狀態(tài)；圖20是示出圖6所示的半導(dǎo)體集成電路中故障修復(fù)的實(shí)例的框圖；圖21是示出與模塊檢測(cè)相關(guān)的電路實(shí)例的框圖；圖22是示出圖21所示的電路進(jìn)行檢測(cè)處理實(shí)例的流程圖；圖23是示出模塊選擇部件的結(jié)構(gòu)實(shí)例的框圖，該模塊選擇部件具有開(kāi)關(guān)電路中用于將信號(hào)輸入端連接到預(yù)定電位的互連。
具體實(shí)施例方式
第一實(shí)施方式圖1是示出半導(dǎo)體集成電路的結(jié)構(gòu)實(shí)例的框圖。例如，如圖1所示，根據(jù)本實(shí)施例的半導(dǎo)體集成電路具有模塊M11到M19，M21到M29，M31到M39，M41到M49，通用電路模塊100和模塊選擇部件50。
模塊M11到M19，M21到M29，M31到M39，M41到M49是本發(fā)明模塊的具體實(shí)施方式
。通用電路模塊100是本發(fā)明電路模塊的具體實(shí)施方式
。模塊選擇部件50是本發(fā)明模塊選擇部件的具體實(shí)施方式
。
模塊M11到M19，M21到M29，M31到M39，M41到M49排列成由四行九列構(gòu)成的矩陣。這里，“k”是從1到4的整數(shù)，“n”是從1到9的整數(shù)，模塊Mkn屬于第k行第n列。
模塊Mkn是根據(jù)輸入功能設(shè)定數(shù)據(jù)設(shè)定其功能的電路，即，是可編程電路。模塊Mkn可以具有任意電路結(jié)構(gòu)和功能，并且可以包括例如具有如數(shù)字信號(hào)處理器(DSP)的計(jì)算和處理功能的電路，以及執(zhí)行簡(jiǎn)單邏輯計(jì)算的電路。作為后一種電路，可以采用例如選擇器SEL(圖2)，用于根據(jù)至少部分來(lái)自輸入/輸出部件(后面提到的)的信號(hào)輸入選擇功能設(shè)定數(shù)據(jù)的多個(gè)位數(shù)據(jù)之一，并且將所選位數(shù)據(jù)或者其邏輯反相數(shù)據(jù)輸出到輸入/輸出部件。
此外，模塊Mkn不限于數(shù)字電路，可以是能夠根據(jù)功能設(shè)定數(shù)據(jù)設(shè)定功能的模擬電路。
當(dāng)輸入功能設(shè)定數(shù)據(jù)相同時(shí)，屬于同一行的模塊可以相互替換功能。即，當(dāng)相同的功能設(shè)定數(shù)據(jù)被輸入到屬于第k行的模塊Mk1到Mk9時(shí)，這些模塊的功能等效。
屬于同一行的所有模塊Mk1到Mk9可以具有相同的電路結(jié)構(gòu)，或者可以包括其部分不同的電路結(jié)構(gòu)的模塊，只要當(dāng)輸入相同的功能設(shè)定數(shù)據(jù)時(shí)它們可以相互替換功能即可。
通用電路模塊100具有輸入/輸出部件P11到P18，P21到P28，P31到P38，P41到P48，用于傳送關(guān)于上述模塊M11到M19，M21到M29，M31到M39，M41到M49的信號(hào)，并且與這些模塊共同執(zhí)行預(yù)定處理。通用電路模塊100可以具有任意電路結(jié)構(gòu)和功能并且可以只通過(guò)例如互連來(lái)配置。
輸入/輸出部件P11到P18，P21到P28，P31到P38，P41到P48排列成由四行八列構(gòu)成的矩陣。這里，“I”是從1到8的整數(shù)，輸入/輸出部件Pki屬于第k行第i列。
每個(gè)輸入/輸出部件P11到P18，P21到P28，P31到P38，P41到P48都輸出至少一個(gè)信號(hào)到一個(gè)模塊，并且接收在這一個(gè)模塊中生成的至少一個(gè)信號(hào)作為輸入。在圖1中，符號(hào)“I/O”表示輸入/輸出部件和在后面提到的功能設(shè)定數(shù)據(jù)以外的模塊之間傳送的信號(hào)。
注意，屬于同一行的所有輸入/輸出部件Pk1到Pk8可以輸入/輸出相同組合的信號(hào)，或者可以包括用于接收作為不同組合的輸入/輸出信號(hào)的不同類(lèi)型的輸入/輸出部件。例如，當(dāng)模塊Mkn具有三個(gè)輸入/輸出端時(shí)，從所有這三個(gè)輸出端接收信號(hào)作為輸入的輸入/輸出部件，接收只來(lái)自一個(gè)輸出端的信號(hào)作為輸入的輸入/輸出部件等等，可以混入輸入/輸出部件Pk1到Pk8中。
此外，輸入/輸出部件Pki具有用于保持上述功能設(shè)定數(shù)據(jù)的數(shù)據(jù)保持部件PD。當(dāng)輸入/輸出部件Pki通過(guò)后面提到的模塊選擇部件50連接到一個(gè)模塊時(shí)，設(shè)置在這個(gè)輸入/輸出部件Pki中的數(shù)據(jù)保持部件PD將保持的功能設(shè)定數(shù)據(jù)輸入到目的模塊。
數(shù)據(jù)保持部件PD至少可以保持?jǐn)?shù)據(jù)并且可以具有任意結(jié)構(gòu)。
例如，數(shù)據(jù)保持部件PD可以是通過(guò)使用像通路這樣的互連并且生成固定數(shù)據(jù)而配置的電路。這種情況下，數(shù)據(jù)保持部件PD可以通過(guò)利用多個(gè)互連LA(第一互連)，多個(gè)互連LB(第二互連)和多個(gè)互連LC(第三互連)來(lái)配置。互連LA是用于將功能設(shè)定數(shù)據(jù)的位數(shù)據(jù)傳送到目的模塊的互連?；ミBLB是用于傳送預(yù)定的位數(shù)據(jù)的互連。例如，它們包括例如電源線和接地線的用于傳送恒定值(“1”，“0”)的位數(shù)據(jù)的互連，以及用于通過(guò)包含在通用電路模塊100中的電路傳送設(shè)定為任意值的位數(shù)據(jù)的互連?；ミBLC是用于將多個(gè)互連LB中的任一個(gè)連接到多個(gè)互連LA的每一個(gè)的互連。
例如，第一互連LA形成在某一的金屬互連層ML1中，而第二互連LB形成在位于該金屬互連層ML1之上的金屬互連層ML2中。這種情況下，第三互連LC包括貫穿這兩個(gè)金屬互連層(ML1，ML2)的通路。
當(dāng)數(shù)據(jù)保持部件PD通過(guò)利用這種方式的互連而配置時(shí)，在半導(dǎo)體集成電路形成之后，保持在數(shù)據(jù)保持部件PD中的功能設(shè)定數(shù)據(jù)就不能被改變。
另一方面，數(shù)據(jù)保持部件PD可以通過(guò)利用各種類(lèi)型的存儲(chǔ)元件配置，使得能夠?qū)⒋鎯?chǔ)數(shù)據(jù)至少重寫(xiě)一次，如靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)，只讀存儲(chǔ)器(ROM)，觸發(fā)器和非易失存儲(chǔ)器。當(dāng)對(duì)于數(shù)據(jù)保持部件PD采用存儲(chǔ)元件時(shí)，即使在制造半導(dǎo)體集成電路之后也能夠重寫(xiě)保持在數(shù)據(jù)存儲(chǔ)部件PD中的功能設(shè)定數(shù)據(jù)。
圖2是示出輸入/輸出部件和模塊的結(jié)構(gòu)實(shí)例的框圖。設(shè)置在輸入/輸出部件Pki中的數(shù)據(jù)保持部件PD保持例如4位的功能設(shè)定數(shù)據(jù)(FD0，…，F(xiàn)D3)，并且將該功能設(shè)定數(shù)據(jù)輸入到通過(guò)后面提到的模塊選擇部件50連接的模塊Mki。此外，輸入/輸出部件Pki通過(guò)模塊選擇部件50輸出2位信號(hào)(IN0，IN1)到模塊Mki，并且通過(guò)模塊選擇部件50接收來(lái)自模塊Mki的1位(OUT)信號(hào)作為輸入。模塊Mki具有例如選擇器SEL，響應(yīng)信號(hào)IN0和IN1從數(shù)據(jù)保持部件PD輸入的位數(shù)據(jù)(FD0，…，F(xiàn)D3)中選擇一位數(shù)據(jù)，并且將其作為信號(hào)OUT輸出到輸入/輸出部件Pki。
在圖2的實(shí)例中，數(shù)據(jù)保持部件PD和選擇器SEL構(gòu)成為兩輸入和一輸出的查找表。在根據(jù)本實(shí)施方式的半導(dǎo)體集成電路中，例如圖2所示，構(gòu)成查找表的組成部分的數(shù)據(jù)保持部件和選擇器是分開(kāi)的，就是說(shuō)，數(shù)據(jù)保持部件設(shè)置在輸入/輸出部件內(nèi)部，選擇器設(shè)置在模塊內(nèi)部。
模塊選擇部件50響應(yīng)從未示出的控制部件提供的控制信號(hào)對(duì)從上述四行九列模塊中排除一行而得到的四行八列模塊進(jìn)行選擇，并且將四行八列模塊和四行八列的上述輸入/輸出部件一一對(duì)應(yīng)進(jìn)行連接。這種情況下，模塊選擇部件50響應(yīng)控制信號(hào)將從屬于同一行的兩個(gè)模塊之間選擇的一個(gè)模塊連接到屬于相同行的輸入/輸出部件的每一個(gè)。即，模塊選擇部件50選擇屬于第k行的模塊Mki和模塊Mk(i+1)中的一個(gè)，并且將其連接到第k行的輸入/輸出部件Pki。
模塊選擇部件50響應(yīng)未示出的控制部件提供的控制信號(hào)，對(duì)例如除去包括故障模塊(當(dāng)沒(méi)有故障模塊時(shí)為冗余提供的特定列)的列而得到的四行八列模塊進(jìn)行選擇。
當(dāng)沒(méi)有故障模塊時(shí)，例如圖1所示，模塊Mki和輸入/輸出部件Pki一一對(duì)應(yīng)地連接，第九列的所有模塊M19到M49與所有輸入/輸出部件斷開(kāi)連接。在下而的描述中，當(dāng)以這種方式?jīng)]有故障模塊時(shí)，在正常狀態(tài)與輸入/輸出部件斷開(kāi)連接的模塊列有時(shí)被稱為“冗余列”。
圖3是示出圖1所示的半導(dǎo)體集成電路中修復(fù)故障的實(shí)例的框圖，并且示出了當(dāng)模塊M22故障時(shí)輸入/輸出部件和模塊之間的連接狀態(tài)。當(dāng)模塊M22故障時(shí)，未示出的控制部件斷開(kāi)包括模塊M22的第二列模塊M12到M42與第二列輸入/輸出部件P12到P42的連接。第二列輸入/輸出部件P12到P42連接到代替第二列模塊M12到M42的第三列模塊M13到M43，并且第三列輸入/輸出部件P21到P22連接到代替第三列模塊M13到M43的第四列模塊M14到M44。這樣，通過(guò)相繼轉(zhuǎn)換每個(gè)輸入/輸出部件的目的模塊到冗余列(第九列)方向，四行八列的輸入/輸出部件與除去第二列的四行八列模塊一一對(duì)應(yīng)連接，并且修復(fù)模塊M22的故障。
圖4和圖5是示出功能設(shè)定數(shù)據(jù)的輸入方向隨故障修復(fù)的變化情況的框圖。下側(cè)框圖示出了圖1所示的半導(dǎo)體集成電路的截面圖。當(dāng)沒(méi)有故障模塊時(shí)(圖4)，每個(gè)輸入/輸出部件的數(shù)據(jù)保持部件PD將功能設(shè)定數(shù)據(jù)輸入到位于圖左側(cè)的模塊選擇器SEL。另一方面，當(dāng)存在故障模塊時(shí)(圖5)，位于包括該故障模塊列右側(cè)的每個(gè)輸入/輸出部件的數(shù)據(jù)保持部件PD將功能設(shè)定數(shù)據(jù)輸入到位于圖右側(cè)的模塊選擇器SEL。由此，與故障修復(fù)之前相比，包括故障模塊列右側(cè)存在的每個(gè)模塊的功能整個(gè)移位到右側(cè)。
如上面的解釋，根據(jù)圖1所示的半導(dǎo)體集成電路，對(duì)從四行九列模塊中除去一列而得到的四行八列模塊進(jìn)行選擇，四行八列的這些所選模塊與四行八列的輸入/輸出部件一一對(duì)應(yīng)連接。此外，從同一行的兩個(gè)模塊之間選擇的一個(gè)模塊被連接到同一行的每個(gè)輸入/輸出部件。由此，能夠設(shè)置連接到同一輸入/輸出部件Pki的兩個(gè)模塊(Mki，Mk(i+1))，使得與輸入/輸出部件Pki的距離差變小。例如，如圖1所示，通過(guò)將每行的八個(gè)輸入/輸出部件(Pk1到Pk8)設(shè)置為等間距，可以設(shè)置兩個(gè)模塊(Mki，Mk(i+1))使得與輸入/輸出部件Pki的距離變?yōu)楸舜讼嗟?。通過(guò)使輸入/輸出部件與模塊之間的距離差變小，連接到二者的互連長(zhǎng)度差可以變小。因此，轉(zhuǎn)換模塊與輸入/輸出部件之間的連接時(shí)隨故障修復(fù)出現(xiàn)的信號(hào)延遲變化可以變小。
此外，根據(jù)模塊Mki，Mk(i+1)與輸入/輸出部件Pki之間的位置關(guān)系可以準(zhǔn)確預(yù)測(cè)因故障修復(fù)而引起的信號(hào)延遲的變化程度，從而，例如與如前面提到的日本專利No.3491579的難以準(zhǔn)確預(yù)測(cè)的情況相比，可以將延遲余量估計(jì)得很小。由此，可以實(shí)現(xiàn)高速運(yùn)行的電路。
此外，根據(jù)圖1所示的半導(dǎo)體集成電路，能夠通過(guò)選擇兩個(gè)模塊中的一個(gè)并且將這個(gè)模塊連接到一個(gè)輸入/輸出部件這樣的簡(jiǎn)單電路結(jié)構(gòu)來(lái)修復(fù)故障，從而能夠?qū)㈦娐吩黾雍彤a(chǎn)生的過(guò)量功耗抑制到最小極限。對(duì)于用于轉(zhuǎn)換連接的開(kāi)關(guān)電路和控制部件以及對(duì)于保持故障信息的存儲(chǔ)部件來(lái)說(shuō)，可以采用能夠根據(jù)常規(guī)通用方法來(lái)設(shè)計(jì)和生產(chǎn)的電路，從而能夠使因提供故障修復(fù)而引起的成本增加保持在很小。
此外，根據(jù)圖1所示的半導(dǎo)體集成電路，用于保持功能設(shè)定數(shù)據(jù)的數(shù)據(jù)保持部件PD設(shè)置在每個(gè)輸入/輸出部件中，保持在這個(gè)數(shù)據(jù)保持部件PD中的功能設(shè)定數(shù)據(jù)通過(guò)模塊選擇部件被輸入到每個(gè)模塊。每個(gè)模塊的功能根據(jù)輸入功能設(shè)定數(shù)據(jù)來(lái)設(shè)定。由此，即使當(dāng)連接到一個(gè)輸入/輸出部件的模塊因修復(fù)故障而轉(zhuǎn)換時(shí)，連接到這一個(gè)輸入/輸出部件的模塊能夠根據(jù)保持在數(shù)據(jù)保持部件PD中的功能設(shè)定數(shù)據(jù)而被設(shè)定為恒定功能。
當(dāng)輸入/輸出部件與模塊之間的連接隨故障修復(fù)而轉(zhuǎn)換時(shí)，必須根據(jù)目的輸入/輸出部件改變每個(gè)模塊的功能。為此，如果數(shù)據(jù)保持部件PD設(shè)置在模塊內(nèi)部，則當(dāng)修復(fù)故障時(shí)，數(shù)據(jù)保持部件PD中的功能設(shè)定數(shù)據(jù)必須根據(jù)目的輸入/輸出部件重寫(xiě)。為了完成此功能，例如，可以考慮的一種方法是通過(guò)可重寫(xiě)存儲(chǔ)元件構(gòu)成數(shù)據(jù)保持部件PD，一種方法是通過(guò)在檢測(cè)模塊的故障之后用電子束系統(tǒng)來(lái)固定數(shù)據(jù)保持部件PD的互連。然而，對(duì)于通過(guò)利用可重寫(xiě)存儲(chǔ)元件構(gòu)成數(shù)據(jù)保持部件PD的方法來(lái)說(shuō)，缺陷在于電路結(jié)構(gòu)比通過(guò)通路等固定互連的方法復(fù)雜，并且會(huì)導(dǎo)致電路面積增加和故障率上升。此外，對(duì)于通過(guò)電子束系統(tǒng)等來(lái)固定數(shù)據(jù)保持部件PD的互連的方法來(lái)說(shuō)，缺陷在于不能夠再利用常規(guī)的通用生產(chǎn)線并且生產(chǎn)效率降低。與此相反，根據(jù)圖1所示的半導(dǎo)體集成電路，即使當(dāng)輸入/輸出部件與模塊之間的連接轉(zhuǎn)換時(shí)，也不需要改變保持在數(shù)據(jù)保持部件PD中的功能設(shè)定數(shù)據(jù)，從而數(shù)據(jù)保持部件PD可以通過(guò)固定的互連而構(gòu)成。因此，能夠避免在利用可重寫(xiě)存儲(chǔ)元件的方法和通過(guò)利用電子束系統(tǒng)等來(lái)固定互連的方法中的上述缺陷。
此外，根本不需要在通用電路模塊100上增加電路來(lái)進(jìn)行故障修復(fù)，因此可以利用常規(guī)電路，并且能夠減小因提供故障修復(fù)而引起的設(shè)計(jì)工作量。
此外，通過(guò)規(guī)則排列模塊的結(jié)構(gòu)，能夠容易地使互連的間距，元件的特性等等最優(yōu)化，因此與隨意排列模塊的結(jié)構(gòu)相比，能夠抑制電路面積的增加以及電路特性的變化。
另外，根據(jù)圖1所示的半導(dǎo)體集成電路，輸入/輸出部件與模塊之間的連接狀態(tài)可以每一列一起控制，從而與輸入/輸出部件的連接狀態(tài)每個(gè)模塊單獨(dú)控制的情況相比能夠大大減少控制信號(hào)的數(shù)量，因此能夠簡(jiǎn)化控制部件的電路結(jié)構(gòu)。
此外，當(dāng)檢測(cè)故障時(shí)，對(duì)于每一列來(lái)說(shuō)可以檢測(cè)任一故障的出現(xiàn)，從而與依次檢測(cè)模塊的情況相比可以縮短檢測(cè)時(shí)間。
此外，當(dāng)利用像保險(xiǎn)絲這樣的存儲(chǔ)元件將故障模塊的信息寫(xiě)入到半導(dǎo)體集成電路的內(nèi)部時(shí)，對(duì)于每一列來(lái)說(shuō)可以寫(xiě)入任一故障出現(xiàn)的信息，從而信息量變小并且能夠縮短寫(xiě)處理所需的時(shí)間。
注意，在根據(jù)本實(shí)施方式的半導(dǎo)體集成電路中，當(dāng)存在故障模塊時(shí)，同一列的所有模塊都因此與輸入/輸出部件斷開(kāi)連接，從而正常模塊也變?yōu)闊o(wú)效。為此，當(dāng)故障出現(xiàn)的可能性很高時(shí)，變?yōu)闊o(wú)效的模塊的數(shù)量就增加。然而，與對(duì)單個(gè)模塊的連接狀態(tài)進(jìn)行控制的方法相比，在故障出現(xiàn)的可能性不高的情況下或者在提供大量具有較小尺寸的模塊的情況下，可以減小實(shí)現(xiàn)相同輸出所需的電路面積。
此外，在圖1所示的半導(dǎo)體集成電路中，同一行的輸入/輸出部件(Pk1到Pk8)排列成一直線。但是它們可以排列成曲線或折線或者可以排列成之字狀態(tài)。在任一線上，只要輸入/輸出部件Pk1到Pk8等間距設(shè)置，就可以排列兩個(gè)模塊(Mki，Mk(i+1))使得自輸入/輸出部件Pki的距離彼此相等。
第二實(shí)施方式接下來(lái)，將對(duì)第二實(shí)施方式進(jìn)行描述。
在根據(jù)第一實(shí)施方式的半導(dǎo)體集成電路中，故障能夠被修復(fù)的部件(四行九列模塊)和故障不能夠被修復(fù)的部件(通用電路模塊100)是分開(kāi)的。當(dāng)故障不能夠被修復(fù)的部件中出現(xiàn)故障時(shí)整個(gè)電路必須被廢棄，因此期望這個(gè)部件的故障率盡可能低。因此，在根據(jù)第二實(shí)施方式的半導(dǎo)體集成電路中，采用例如“制造設(shè)計(jì)”(DFM)或其它技術(shù)使故障不能夠被修復(fù)的部件(通用電路模塊100)比故障能夠被修復(fù)的部件(四行九列模塊)更能夠抗故障。
例如，在通用電路模塊100中，互連模式這樣形成使得同一互連層的互連之間的間距比四行九列模塊之間要寬。由此，能夠降低因互連彼此間的短路而引起故障出現(xiàn)的可能性。
此外，在通用電路模塊100中，與四行九列模塊相比，用于相互連接不同互連層的互連的通路的數(shù)量增加。例如，通常通過(guò)一個(gè)通路連接的互連的連接的對(duì)策是通過(guò)采用兩個(gè)通路。由此，能夠降低因缺少通路而引起故障出現(xiàn)的可能性。
相反，在四行九列模塊中，每單位面積上電路元件的密度可以比通用電路模塊100要高。電路元件的密度越高，故障出現(xiàn)的可能性越高，但是在四行九列模塊中，可以預(yù)測(cè)故障修復(fù)的效果，因此只要在適當(dāng)?shù)姆秶鷥?nèi)，即使當(dāng)故障變得較容易出現(xiàn)也對(duì)輸出沒(méi)有大的影響。因此，通過(guò)增加四行九列模塊中電路元件的密度，能夠?qū)崿F(xiàn)整個(gè)電路的面積減小和高性能，而對(duì)輸出沒(méi)有大的影響。
注意，模塊選擇部件50可以包含在上述故障能夠被修復(fù)的部件中并且可以包含在故障不能夠被修復(fù)的部件中。
當(dāng)模塊選擇部件50包含在故障不能夠被修復(fù)的部件中時(shí)，模塊選擇部件50采取與通用電路模塊100相同的對(duì)策。即，形成互連模式的對(duì)策，使得與四行九列模塊相比同一互連層的互連的間距較寬，與四行九列模塊相比采用通過(guò)利用大量通路來(lái)連接互連的對(duì)策等等。由此，能夠抑制因模塊選擇部件50的故障而引起的輸出降低。
另一方面，當(dāng)模塊選擇部件50包含在故障不能被修復(fù)的部件中時(shí)，與采取上述對(duì)策的情況相比故障出現(xiàn)的可能性變高。關(guān)于開(kāi)關(guān)電路的故障影響整個(gè)電路的情況，可以是例如這種情況，用于接收輸入到通用電路模塊100的信號(hào)作為輸入的設(shè)置在線路中像開(kāi)關(guān)這樣的電路短路且故障并且恒定電壓信號(hào)持續(xù)從這個(gè)故障電路輸入到通用電路模塊100。如果這樣的故障不是經(jīng)常發(fā)生，那么通過(guò)在故障不能夠被修復(fù)的部件中包括模塊選擇部件50，能夠減小互連之間的間距和通路的數(shù)量，從而能夠減小電路的面積。
第三實(shí)施方式接下來(lái)，將對(duì)第三實(shí)施方式進(jìn)行描述。
圖6是示出根據(jù)第三實(shí)施方式的半導(dǎo)體集成電路的結(jié)構(gòu)實(shí)例的框圖。圖1和圖6的相同符號(hào)表示相同的部件。圖6所示的半導(dǎo)體集成電路具有四行九列模塊(M11到M19，M21到M29，M31到M39，M41到M49)，設(shè)置在通用電路模塊100中的四行八列輸入/輸出部件(P11到P18，P21到P28，P31到P38，P41到P48)，包含在模塊選擇部件50中的開(kāi)關(guān)電路SWA11到SWA18，SWA21到SWA28，SWA31到SWA38，SWA41到SWA48，SWB11到SWB18，SWB21到SWB28，SWB31到SWB38，SWB41到SWB48，電源開(kāi)關(guān)電路PS1到PS9，控制部件1，信號(hào)輸入部件2，以及存儲(chǔ)部件3。
開(kāi)關(guān)電路組SWA11到SWA18，SWA21到SWA28，SWA31到SWA38，SWA41到SWA48是本發(fā)明第一開(kāi)關(guān)組的具體實(shí)施方式
。開(kāi)關(guān)電路組SWB11到SWB18，SWB21到SWB28，SWB31到SWB38，SWB41到SWB48是本發(fā)明的第二開(kāi)關(guān)組的具體實(shí)施方式
。電源開(kāi)關(guān)電路PS1到PS9是本發(fā)明的電源開(kāi)關(guān)電路的具體實(shí)施方式
?？刂撇考?是本發(fā)明的控制部件的具體實(shí)施方式
。信號(hào)輸入部件2是本發(fā)明的信號(hào)輸入部件的具體實(shí)施方式
。存儲(chǔ)部件3是本發(fā)明的存儲(chǔ)部件的具體實(shí)施方式
。
在本發(fā)明的半導(dǎo)體集成電路中，模塊Mkn(k＝1，…，4，n＝1，…，9)是可編程邏輯電路，每個(gè)都具有兩個(gè)輸入(IN1和IN2)和一個(gè)輸出(OUT)。
圖7是示出模塊Mkn的結(jié)構(gòu)實(shí)例的框圖。圖7所示的模塊Mkn具有n溝道MOS晶體管Qn1到Qn8和Qn10到Qn14，p溝道MOS晶體管Qp1，以及反相器電路INV1，INV2，INV4和INV5。
在圖7所示的模塊Mkn中，晶體管Qn1到Qn6和Qp1以及反相器電路INV1，INV2，INV3，INV4和INV5構(gòu)成4選1(4-to-1)選擇器SEL。這個(gè)選擇器SEL根據(jù)輸入到輸入節(jié)點(diǎn)A和B的信號(hào)選擇節(jié)點(diǎn)N1到N4之一并且將輸入到被選節(jié)點(diǎn)的1位數(shù)據(jù)(1位功能設(shè)定數(shù)據(jù)的數(shù)據(jù))輸出到輸出節(jié)點(diǎn)Y。
晶體管Qn1的源極連接到節(jié)點(diǎn)N1，其漏極通過(guò)晶體管Qn5連接到反相器電路INV4的輸入。晶體管Qn2的源極連接到節(jié)點(diǎn)N2，其漏極通過(guò)晶體管Qn5連接到反相器電路INV4的輸入。晶體管Qn3的源極連接到節(jié)點(diǎn)N3，其漏極通過(guò)晶體管Qn6連接到反相器電路INV4的輸入。晶體管Qn4的源極連接到節(jié)點(diǎn)N4，其漏極通過(guò)晶體管Qn6連接到反相器電路INV4的輸入。反相器INV4的輸出通過(guò)反相器電路INV5連接到輸出節(jié)點(diǎn)Y。
晶體管Qn1和Qn3的柵極連接到輸入節(jié)點(diǎn)B。晶體管Qn2和Qn4的柵極連接到反相器電路INV2的輸出用于將輸入節(jié)點(diǎn)B的邏輯信號(hào)反相。晶體管Qn5的柵極連接到輸入節(jié)點(diǎn)A。晶體管Qn6的柵極連接到反相器電路INV1的輸出用于將輸入節(jié)點(diǎn)A的邏輯信號(hào)反相。
當(dāng)反相器電路INV4的輸出為低電平時(shí)晶體管Qp1停止反相器電路INV4的輸入。晶體管Qp1的源極連接到電源線VCC，其漏極連接到反相器電路INV4的輸入，其柵極連接到反相器電路INV4的輸出。
此外，在圖7所示的模塊Mkn中，晶體管Qn7，Qn8，以及Qn10到Qn13構(gòu)成這樣的電路，該電路接收在檢測(cè)模塊的工作模式(下文中，稱“測(cè)試模式”)下輸入到上述選擇器SEL的測(cè)試信號(hào)作為輸入。
晶體管Qn7的漏極連接到測(cè)試信號(hào)的輸入節(jié)點(diǎn)Ta，其源極連接到輸入節(jié)點(diǎn)A。晶體管Qn8的漏極連接到測(cè)試信號(hào)的輸入節(jié)點(diǎn)Tb，其源極連接到輸入節(jié)點(diǎn)B。晶體管Qn7和Qn8的柵極共同連接到在測(cè)試模式下設(shè)置為高電平的節(jié)點(diǎn)Tmod。
晶體管Qn10的漏極連接到節(jié)點(diǎn)N1。晶體管Qn11的漏極連接到節(jié)點(diǎn)N2。晶體管Qn12的漏極連接到節(jié)點(diǎn)N3。晶體管Qn13的漏極連接到節(jié)點(diǎn)N4。晶體管Qn10到Qn13的源極共同連接到反相器電路INV2的輸出，它們的柵極共同連接到節(jié)點(diǎn)Tmod。
晶體管Qn14在測(cè)試模式下將表示上述選擇器SEL的測(cè)試結(jié)果的信號(hào)輸出到校驗(yàn)輸出線SL。晶體管Qn14的漏極連接到輸出節(jié)點(diǎn)Y，其源極連接到校驗(yàn)輸出線SL，其柵極連接到列選擇線CL。當(dāng)列選擇線CL通過(guò)后面提到的列選擇電路10設(shè)置為高電平時(shí)，晶體管Qn14變?yōu)镺N狀態(tài)并且從輸出節(jié)點(diǎn)Y輸出的選擇器SEL的輸出信號(hào)通過(guò)晶體管Qn14被輸出到校驗(yàn)輸出線SL。
當(dāng)節(jié)點(diǎn)A和B用作輸入且節(jié)點(diǎn)Y用作輸出時(shí)，圖7所示的模塊Mkn的邏輯功能根據(jù)輸入到輸入節(jié)點(diǎn)N1到N4的功能設(shè)定數(shù)據(jù)來(lái)確定。
例如，當(dāng)位數(shù)據(jù)“0”，“1”，“1”和“1”(“0”表示低電平，“1”表示高電平)被輸入到節(jié)點(diǎn)N1，N2，N3和N4時(shí)，得到利用節(jié)點(diǎn)A和B作為輸入并上且利用節(jié)點(diǎn)Y作為輸出的二輸入NAND電路。即，當(dāng)節(jié)點(diǎn)A為低電平時(shí)，晶體管Qn6導(dǎo)通，同時(shí)，晶體管Qn3或Qn4之一導(dǎo)通。為此，反相器電路INV4的輸入通過(guò)晶體管Qn3和Qn6或者晶體管Qn4和Qn6被驅(qū)動(dòng)為高電平，節(jié)點(diǎn)Y變?yōu)楦唠娖健．?dāng)節(jié)點(diǎn)B為低電平時(shí)，晶體管Qn2和Qn4導(dǎo)通，同時(shí)，晶體管Qn5或Qn6導(dǎo)通。為此，反相器電路INV4的輸入通過(guò)晶體管Qn2和Qn5或者晶體管Qn4和Qn6被驅(qū)動(dòng)為高電平，節(jié)點(diǎn)Y變?yōu)楦唠娖?。?dāng)兩個(gè)節(jié)點(diǎn)A和B都為高電平時(shí)，晶體管Qn1和Qn5導(dǎo)通，晶體管Qn6截止，從而反相器電路INV4的輸入通過(guò)晶體管Qn1和Qn5被驅(qū)動(dòng)到低電平，節(jié)點(diǎn)Y變?yōu)榈碗娖?。以這種方式，實(shí)現(xiàn)了當(dāng)輸入節(jié)點(diǎn)A和B任一個(gè)為“0”(低電平)時(shí)輸出節(jié)點(diǎn)Y變?yōu)椤?”(高電平)并且當(dāng)輸入節(jié)點(diǎn)A和B都為“1”(高電平)時(shí)輸出節(jié)點(diǎn)Y變?yōu)椤?”(低電平)的NAND功能。
此外，在節(jié)點(diǎn)Tmod處于高電平的測(cè)試模式下，所有晶體管Qn7，Qn8和Qn10到Qn13都導(dǎo)通。由此，預(yù)定的校驗(yàn)信號(hào)從校驗(yàn)用輸入節(jié)點(diǎn)Ta和Tb被輸入到輸入節(jié)點(diǎn)A和B。此外，根據(jù)從節(jié)點(diǎn)Tb輸入的信號(hào)節(jié)點(diǎn)N1到N4的輸入信號(hào)都被設(shè)置為高電平或者都設(shè)置為低電平。校驗(yàn)選擇器SEL的邏輯功能，從而通過(guò)將輸入到校驗(yàn)用輸入節(jié)點(diǎn)Ta和Tb的校驗(yàn)信號(hào)與從節(jié)點(diǎn)Y輸出的校驗(yàn)結(jié)果信號(hào)進(jìn)行比較而確定是否正常。對(duì)模塊Mkn的解釋到此結(jié)束。
根據(jù)本實(shí)施方式的半導(dǎo)體集成電路中，每個(gè)輸入/輸出部件的數(shù)據(jù)保持部件PD通過(guò)互連和通路構(gòu)成的電路保持4位功能設(shè)定數(shù)據(jù)。
圖8是示出數(shù)據(jù)保持部件PD的結(jié)構(gòu)實(shí)例的框圖。圖8中的符號(hào)“P11”，…，“P41”和“P12”，…，“P42”表示通路的形成位置，該通路用于接收輸入到互連L1到L4的預(yù)定位數(shù)據(jù)作為輸入。在位置P11到P41，形成用于接收輸入到互連L1到L4的具有值“1”的位數(shù)據(jù)作為輸入的通路。當(dāng)在位置P11到P41形成通路時(shí)，互連L1到L4連接到用于傳送具有值“1”的位數(shù)據(jù)的互連，即電源線VCC。在位置P12到P42，形成用于接收輸入到互連L1到L4的具有值“0”的位數(shù)據(jù)作為輸入的通路。當(dāng)在位置P12到P42形成通路時(shí)，互連L1到L4連接到用于傳送具有值“0”的位數(shù)據(jù)的互連，即接地線VSS。
根據(jù)本實(shí)施方式的半導(dǎo)體集成電路中，模塊選擇部件50具有用于每個(gè)輸入/輸出部件的兩個(gè)開(kāi)關(guān)電路。
開(kāi)關(guān)電路SWAki連接在第k行第i列輸入/輸出部件Pki和第k行第i列模塊Mki之間，并且當(dāng)從控制部件1提供的控制信號(hào)Sci具有值“1”時(shí)導(dǎo)通，而在控制信號(hào)Sci具有值“0”時(shí)關(guān)斷。
開(kāi)關(guān)電路SWBki連接在第k行第i列輸入/輸出部件Pk和第k行第(i+1)列模塊Mk(i+1)之間，并且當(dāng)從控制部件1提供的控制信號(hào)Sci具有值“1”時(shí)關(guān)斷，而在控制信號(hào)Sci具有值“0”時(shí)導(dǎo)通。
開(kāi)關(guān)電路SWAki具有至少一個(gè)用于將從輸入/輸出部件Pki傳送到模塊Mki的信號(hào)Sin導(dǎo)通/斷開(kāi)的電路以及一個(gè)用于將從模塊Mki傳送到輸入/輸出部件Pki的信號(hào)Sout導(dǎo)通/斷開(kāi)的電路。以同樣的方式，開(kāi)關(guān)電路SWBki具有至少一個(gè)用于將從輸入/輸出部件Pki傳送到模塊Mk(i+1)的信號(hào)Sin導(dǎo)通/斷開(kāi)的電路以及一個(gè)用于將從模塊Mk(i+1)傳送到輸入/輸出部件Pki的信號(hào)Sout導(dǎo)通/斷開(kāi)的電路。下面將用于導(dǎo)通/斷開(kāi)單個(gè)信號(hào)的電路稱之為“開(kāi)關(guān)元件”。其結(jié)構(gòu)的一些實(shí)例將被描述。
圖9是示出開(kāi)關(guān)元件結(jié)構(gòu)的第一實(shí)例的框圖，該開(kāi)關(guān)元件用于導(dǎo)通/斷開(kāi)從輸入/輸出部件傳送到模塊的信號(hào)。圖9所示的開(kāi)關(guān)元件SE1是用于導(dǎo)通/斷開(kāi)從輸入/輸出部件Pki傳送到模塊Mki的信號(hào)Sin1的電路并且包含在開(kāi)關(guān)電路SWAki中。
開(kāi)關(guān)元件SE1具有用于接收來(lái)自輸入/輸出部件Pki的信號(hào)作為輸入的輸入端Ti和用于將信號(hào)輸出到模塊Mki的輸出端To。當(dāng)控制信號(hào)Sci具有值“1”(高電平)時(shí)，輸入到輸入端Ti的信號(hào)邏輯反相并且從輸出端To輸出，而當(dāng)控制信號(hào)Sci具有值“0”(低電平)時(shí)，輸出端To變?yōu)楦咦锠顟B(tài)。
圖9所示的開(kāi)關(guān)元件SE2是用于導(dǎo)通/斷開(kāi)從輸入/輸出部件Pki傳送到模塊Mk(i+1)的信號(hào)Sin2的電路并且包含在開(kāi)關(guān)電路SWBki中。開(kāi)關(guān)元件SE2具有用于接收來(lái)自輸入/輸出部件Pki的信號(hào)作為輸入的輸入端Ti和用于將信號(hào)輸出到模塊Mk(i+1)的輸出端To。當(dāng)控制信號(hào)Sci具有值“0”(低電平)時(shí)，輸入到輸入端Ti的信號(hào)邏輯反相并且從輸出端To輸出，而當(dāng)控制信號(hào)Sci具有值“1”(高電平)時(shí)，輸出端To變?yōu)楦咦锠顟B(tài)。此外，當(dāng)輸入表示目的模塊Mk(i+1)與所有輸入/輸出部件斷開(kāi)連接的信號(hào)時(shí)，開(kāi)關(guān)元件SE2將輸出端To連接到接地線VSS。
開(kāi)關(guān)元件SE1和SE2都具有四個(gè)晶體管(Q1到Q4)。p型MOS晶體管Q1和Q2串聯(lián)連接在電源線VCC和輸出端To之間，n型MOS晶體管Q3和Q4串聯(lián)連接在輸出端To和接地線VSS之間。來(lái)自輸入/輸出部件Pki的信號(hào)SMin1輸入到p型MOS晶體管Q1和Q2的柵極。
開(kāi)關(guān)元件SE1中，將控制信號(hào)Sci邏輯反相得到的控制信號(hào)/Sci被輸入到p型MOS晶體管Q2的柵極?？刂菩盘?hào)Sci被輸入到n型MOS晶體管Q3的柵極。另一方面，開(kāi)關(guān)元件SE2中，上述控制信號(hào)Sci被輸入到p型MOS晶體管Q2的柵極，控制信號(hào)/Sci被輸入到n型MOS晶體管Q3的柵極。
當(dāng)控制信號(hào)Sci為高電平(值為“1”)時(shí)，開(kāi)關(guān)元件SE1中的p型MOS晶體管Q2和n型MOS晶體管Q3導(dǎo)通，從而開(kāi)關(guān)元件SE1作為反相器電路工作。來(lái)自輸入/輸出部件Pki的信號(hào)SMin1借助該反相器電路邏輯反相并且被輸入到模塊Mki中。此外，開(kāi)關(guān)元件SE2中的p型MOS晶體管Q2和n型MOS晶體管Q3導(dǎo)通，輸出端To變?yōu)楦咦锠顟B(tài)，模塊Mk(i+1)與輸入/輸出部件Pki斷開(kāi)連接。當(dāng)控制信號(hào)Sci為低電平(值為“0”)時(shí)，與上述描述相反，開(kāi)關(guān)元件SE2作為反相器電路工作。來(lái)自輸入/輸出部件Pki的信號(hào)SMin1借助該反相器電路邏輯反相并且被輸入到模塊Mk(i+1)中。此外，開(kāi)關(guān)元件SE1中的輸出端To變?yōu)楦咦锠顟B(tài)，并且模塊Mki與輸入/輸出部件Pki斷開(kāi)連接。
圖10是示出開(kāi)關(guān)元件結(jié)構(gòu)的第一實(shí)例的框圖，該開(kāi)關(guān)元件用于導(dǎo)通/斷開(kāi)從模塊傳送到輸入/輸出部件的信號(hào)。
圖10所示的開(kāi)關(guān)元件SE3是用于導(dǎo)通/斷開(kāi)從模塊Mki傳送到輸入/輸出部件Pki的信號(hào)Sout1的電路并且包含在開(kāi)關(guān)電路SWAki中。開(kāi)關(guān)元件SE3具有用于接收來(lái)自模塊Mki的信號(hào)作為輸入的輸入端Ti和用于將信號(hào)輸出到輸入/輸出部件Pki的輸出端To。當(dāng)控制信號(hào)Sci具有值“1”(高電平)時(shí)，輸入到輸入端Ti的信號(hào)邏輯反相并且從輸出端To輸出，而當(dāng)控制信號(hào)Sci具有值“0”(低電平)時(shí)，輸出端To變?yōu)楦咦锠顟B(tài)。
圖10所示的開(kāi)關(guān)元件SE4是用于導(dǎo)通/斷開(kāi)從模塊Mk(i+1)傳送到輸入/輸出部件Pki的信號(hào)Sout2的電路并且包含在開(kāi)關(guān)電路SWBki中。開(kāi)關(guān)元件SE4具有用于接收來(lái)自模塊Mk(i+1)的信號(hào)作為輸入的輸入端Ti和用于將信號(hào)輸出到輸入/輸出部件Pki的輸出端To。當(dāng)控制信號(hào)Sci具有值“0”(低電平)時(shí)，輸入到輸入端Ti的信號(hào)邏輯反相并且從輸出端To輸出，而當(dāng)控制信號(hào)Sci具有值“1”(高電平)時(shí)，輸出端To變?yōu)楦咦锠顟B(tài)。
開(kāi)關(guān)元件SE3和SE4以與開(kāi)關(guān)元件SE1和SE2同樣的方式具有四個(gè)晶體管(Q1到Q4)。p型MOS晶體管Q1和Q2串聯(lián)連接在電源線VCC和輸出端To之間，n型MOS晶體管Q3和Q4串聯(lián)連接在輸出端To和接地線VSS之間。
開(kāi)關(guān)元件SE3中，控制信號(hào)/Sci被輸入到p型MOS晶體管Q2的柵極，控制信號(hào)Sci被輸入到n型MOS晶體管Q3的柵極，并且來(lái)自模塊Mki的信號(hào)Sout1被輸入到p型MOS晶體管Q1和Q4的柵極。另一方面，開(kāi)關(guān)元件SE4中，控制信號(hào)Sci被輸入到p型MOS晶體管Q2的柵極，控制信號(hào)/Sci被輸入到n型MOS晶體管Q3的柵極，并且來(lái)自模塊Mk(i+1)的信號(hào)Sout2被輸入到p型MOS晶體管Q1和Q4的柵極。
當(dāng)控制信號(hào)Sci為高電平(值為“1”)時(shí)，開(kāi)關(guān)元件SE3中的p型MOS晶體管Q2和n型MOS晶體管Q3導(dǎo)通，開(kāi)關(guān)元件SE3作為反相器電路工作。來(lái)自模塊Mki的信號(hào)Sout1借助該反相器電路邏輯反相并且被輸入到輸入/輸出部件Pki中。此外，開(kāi)關(guān)元件SE4中的p型MOS晶體管Q2和n型MOS晶體管Q3關(guān)斷，輸出端To變?yōu)楦咦锠顟B(tài)，模塊Mk(i+1)與輸入/輸出部件Pki斷開(kāi)連接。當(dāng)控制信號(hào)Sci為低電平(值為“0”)時(shí)，與上述相反，開(kāi)關(guān)元件SE4作為反相器電路工作。來(lái)自模塊Mk(i+1)的信號(hào)Sout2借助該反相器電路邏輯反相并且被輸入到輸入/輸出部件Pki中。開(kāi)關(guān)元件SE3中，輸出端To變?yōu)楦咦锠顟B(tài)，并且模塊Mki與輸入/輸出部件Pki斷開(kāi)連接。
圖11是示出開(kāi)關(guān)元件結(jié)構(gòu)的第二實(shí)例的框圖，該開(kāi)關(guān)元件用于導(dǎo)通/斷開(kāi)從輸入/輸出部件傳送到模塊的信號(hào)。
以圖9所示的開(kāi)關(guān)元件SE1同樣的方式，圖11所示的開(kāi)關(guān)元件SE1A是用于導(dǎo)通/斷開(kāi)從輸入/輸出部件Pki傳送到模塊Mki的信號(hào)Sin1的電路并且包含在開(kāi)關(guān)電路SWAki中。開(kāi)關(guān)元件SE1A具有插入在用于將信號(hào)從輸入/輸出部件Pki傳送到模塊Mki的線路中的傳輸門(mén)電路。該傳輸門(mén)電路由并聯(lián)連接的p型MOS晶體管Q5和n型MOS晶體管Q6構(gòu)成。
以與圖9所示的開(kāi)關(guān)元件SE2同樣的方式，圖11所示的開(kāi)關(guān)元件SE2A是用于導(dǎo)通/斷開(kāi)從輸入/輸出部件Pki傳送到模塊Mk(i+1)的信號(hào)Sin2的電路并且包含在開(kāi)關(guān)電路SWBki中。開(kāi)關(guān)元件SE2A具有插入在用于將信號(hào)從輸入/輸出部件Pki傳送到模塊Mk(i+1)的線路中的傳輸門(mén)電路。以與開(kāi)關(guān)元件SE1A同樣的方式，該傳輸門(mén)電路由并聯(lián)連接的p型MOS晶體管Q5和n型MOS晶體管Q6構(gòu)成。
開(kāi)關(guān)元件SE1A中，控制信號(hào)/Sci被輸入到p型MOS晶體管Q5的柵極，控制信號(hào)Sci被輸入到n型MOS晶體管Q6的柵極。另一方面，開(kāi)關(guān)元件SE2A中，控制信號(hào)Sci被輸入到p型MOS晶體管Q5的柵極，控制信號(hào)/Sci被輸入到n型MOS晶體管Q6的柵極。
當(dāng)控制信號(hào)Sci為高電平(值為“1”)時(shí)，開(kāi)關(guān)元件SE1A中的p型MOS晶體管Q5和n型MOS晶體管Q6被驅(qū)動(dòng)而導(dǎo)通，開(kāi)關(guān)元件SE1A變?yōu)閷?dǎo)通狀態(tài)。來(lái)自輸入/輸出部件Pki的信號(hào)SMin1通過(guò)該開(kāi)關(guān)元件SE1A被輸入到模塊Mki中。此外，開(kāi)關(guān)元件SE2A中的p型MOS晶體管Q5和n型MOS晶體管Q6被驅(qū)動(dòng)而關(guān)斷，開(kāi)關(guān)元件SE2A變?yōu)殛P(guān)斷狀態(tài)，并且模塊Mk(i+1)與輸入/輸出部件Pki斷開(kāi)連接。當(dāng)控制信號(hào)Sci為低電平(值為“0”)時(shí)，與上述描述相反，開(kāi)關(guān)元件SE2A變?yōu)閷?dǎo)通狀態(tài)。來(lái)自輸入/輸出部件Pki的信號(hào)SMin1通過(guò)該開(kāi)關(guān)元件SE2A被輸入到模塊Mk(i+1)中。此外，開(kāi)關(guān)元件SE1A變?yōu)殛P(guān)斷狀態(tài)，并且模塊Mki與輸入/輸出部件Pki斷開(kāi)連接。
注意，在圖11的實(shí)例中，為了增強(qiáng)因傳輸門(mén)電路的阻抗元件而引起的信號(hào)延遲，將反相器電路U5和U6插入在開(kāi)關(guān)元件SE1A和SE2A的輸入側(cè)(輸入/輸出部件側(cè))線路中。
圖12是示出開(kāi)關(guān)元件結(jié)構(gòu)的第二實(shí)例的框圖，該開(kāi)關(guān)元件用于導(dǎo)通/斷開(kāi)從模塊傳送到輸入/輸出部件的信號(hào)。
以與圖10的開(kāi)關(guān)元件SE3同樣的方式，圖12所示的開(kāi)關(guān)元件SE3A是用于導(dǎo)通/斷開(kāi)從模塊Mki傳送到輸入/輸出部件Pki的信號(hào)Sout1的電路并且包含在開(kāi)關(guān)電路SWAki中。開(kāi)關(guān)元件SE3A具有插入在用于將信號(hào)從模塊Mki傳送到輸入/輸出部件Pki的線路中的傳輸門(mén)電路。該傳輸門(mén)電路由并聯(lián)連接的p型MOS晶體管Q5和n型MOS晶體管Q6構(gòu)成。
以與圖10所示的開(kāi)關(guān)元件SE4同樣的方式，圖12所示的開(kāi)關(guān)元件SE4A是用于導(dǎo)通/斷開(kāi)從模塊Mk(i+1)傳送到輸入/輸出部件Pki的信號(hào)Sout2的電路并且包含在開(kāi)關(guān)電路SWBki中。開(kāi)關(guān)元件SE4A具有插入在用于將信號(hào)從模塊Mk(i+1)傳送到輸入/輸出部件Pki的線路中的傳輸門(mén)電路。以與開(kāi)關(guān)元件SE3A同樣的方式，該傳輸門(mén)電路由并聯(lián)連接的p型MOS晶體管Q5和n型MOS晶體管Q6構(gòu)成。
開(kāi)關(guān)元件SE3A中，控制信號(hào)/Sci被輸入到p型MOS晶體管Q5的柵極，控制信號(hào)Sci被輸入到n型MOS晶體管Q6的柵極。另一方面，開(kāi)關(guān)元件SE4A中，控制信號(hào)Sci被輸入到p型MOS晶體管Q5的柵極，控制信號(hào)/Sci被輸入到n型MOS晶體管Q6的柵極。
當(dāng)控制信號(hào)Sci為高電平(值為“1”)時(shí)，開(kāi)關(guān)元件SE3A的p型MOS晶體管Q5和n型MOS晶體管Q6被驅(qū)動(dòng)而導(dǎo)通，開(kāi)關(guān)元件SE3A變?yōu)閷?dǎo)通狀態(tài)。來(lái)自模塊Mki的信號(hào)Sout1通過(guò)該開(kāi)關(guān)元件SE3A被輸入到輸入/輸出部件Pki中。此外，開(kāi)關(guān)元件SE4A的p型MOS晶體管Q5和n型MOS晶體管Q6被驅(qū)動(dòng)而關(guān)斷，開(kāi)關(guān)元件SE4A變?yōu)殛P(guān)斷狀態(tài)，并且模塊Mk(i+1)與輸入/輸出部件Pki斷開(kāi)連接。當(dāng)控制信號(hào)Sci為低電平(值為“0”)時(shí)，開(kāi)關(guān)元件SE4A變?yōu)榕c上述相反的導(dǎo)通狀態(tài)。從模塊Mk(i+1)輸出的信號(hào)Sout2通過(guò)該開(kāi)關(guān)元件SE4A被輸入到輸入/輸出部件Pki中。此外，開(kāi)關(guān)元件SE3A變?yōu)殛P(guān)斷狀態(tài)，并且模塊Mki與輸入/輸出部件Pki斷開(kāi)連接。
注意，為了減小因傳輸門(mén)電路的阻抗元件而引起的信號(hào)延遲，將反相器電路插入在開(kāi)關(guān)元件SE1A和SE2A的輸入側(cè)(模塊側(cè))線路中。
圖13是示出開(kāi)關(guān)元件結(jié)構(gòu)的第三實(shí)例的框圖，該開(kāi)關(guān)元件用于導(dǎo)通/斷開(kāi)從輸入/輸出部件傳送到模塊的信號(hào)。
圖13所示的開(kāi)關(guān)元件SE1B和SE2B是通過(guò)去掉圖11所示的開(kāi)關(guān)元件SE1A和SE2A的p型MOS晶體管Q5而得到的。其基本操作與開(kāi)關(guān)元件SE1A和SE2A相同。即，當(dāng)控制信號(hào)Sci為高電平(值為“1”)時(shí)，來(lái)自輸入/輸出部件Pki的信號(hào)被傳送到模塊Mki中，并且輸入/輸出部件Pki與模塊Mk(i+1)斷開(kāi)連接。當(dāng)控制信號(hào)Sci為低電平(值為“0”)時(shí)，來(lái)自輸入/輸出部件Pki的信號(hào)被傳送到模塊Mk(i+1)中，并且輸入/輸出部件Pki與模塊Mki斷開(kāi)連接。
圖14是示出開(kāi)關(guān)元件結(jié)構(gòu)的第三實(shí)例的框圖，該開(kāi)關(guān)元件用于導(dǎo)通/斷開(kāi)從模塊傳送到輸入/輸出部件的信號(hào)。
圖14所示的開(kāi)關(guān)元件SE3B和SE4B是通過(guò)去掉圖12所示的開(kāi)關(guān)元件SE3A和SE4A的p型MOS晶體管Q5而得到的。其基本操作與開(kāi)關(guān)元件SE3A和SE4A相同。即，當(dāng)控制信號(hào)Sci為高電平(值為“1”)時(shí)，來(lái)自模塊Mki的信號(hào)被傳送到輸入/輸出部件Pki中，并且輸入/輸出部件Pki與模塊Mk(i+1)斷開(kāi)連接。當(dāng)控制信號(hào)Sci為低電平(值為“0”)時(shí)，來(lái)自模塊Mk(i+1)的信號(hào)被傳送到輸入/輸出部件Pki中，并且輸入/輸出部件Pki與模塊Mki斷開(kāi)連接。
注意，當(dāng)高電平信號(hào)被輸入到圖13和圖14所示的開(kāi)關(guān)元件(SE1B，SEB2，SE3B，SE4B)時(shí)，通過(guò)這些開(kāi)關(guān)元件的信號(hào)和輸出會(huì)引起相應(yīng)于n型MOS晶體管Q6的閾值的電壓降。為此，當(dāng)使用圖13和圖14所示的開(kāi)關(guān)元件時(shí)，需要將對(duì)電路操作的這種電壓降的影響(延遲，噪聲余量等等)包含在可容許范圍內(nèi)。
這里，將參考附圖15A和15B以及圖16A和16B對(duì)第一實(shí)例結(jié)構(gòu)(圖9和圖10)和第二實(shí)例結(jié)構(gòu)(圖11和圖12)的開(kāi)關(guān)元件形成在半導(dǎo)體襯底上的這種情況的構(gòu)成進(jìn)行解釋。圖15A和15B是示出圖9和圖10中所示的第一結(jié)構(gòu)實(shí)例的開(kāi)關(guān)元件(SE1到SE4)的構(gòu)成實(shí)例的平面圖。圖15A示出了每個(gè)都形成在兩個(gè)有源區(qū)(D1，D2)中的兩個(gè)MOS晶體管的實(shí)例，圖15B示出了每個(gè)都形成在四個(gè)有源區(qū)(D3到D6)中的一個(gè)MOS晶體管的實(shí)例。
在圖15A所示的構(gòu)成實(shí)例中，有源區(qū)D1和D2在半導(dǎo)體襯底上形成一直線。N型雜質(zhì)被引入有源區(qū)D1中，p型雜質(zhì)被引入有源區(qū)D2中。有源區(qū)D1和D2具有例如如圖15A所示的矩形形狀和幾乎同樣的大小。在有源區(qū)之間，設(shè)置將不同有源區(qū)彼此隔離(元件隔離區(qū))的電隔離元件區(qū)。
在有源區(qū)D1和D2上，通過(guò)未示出的柵極氧化膜設(shè)置柵極G1到G3。
柵極G1設(shè)置在兩個(gè)有源區(qū)(D1，D2)之上。在有源區(qū)D1中，p型MOS晶體管Q1的溝道形成在面向柵極G1的部分中。此外，在有源區(qū)D2中，n型MOS晶體管Q4的溝道形成在面向柵極G1的部分中。柵極G1對(duì)應(yīng)于第一結(jié)構(gòu)實(shí)例中開(kāi)關(guān)元件(SE1到SE4)的輸入端Ti。
柵極G2設(shè)置在附圖中柵極G1右側(cè)的有源區(qū)D1上。在有源區(qū)D1中，p型MOS晶體管Q2的溝道形成在面向柵極G2的部分中。柵極G3設(shè)置在附圖中柵極G1右側(cè)的有源區(qū)D2中。在有源區(qū)D2中，n型MOS晶體管Q3的溝道形成在面向柵極G3的部分中。柵極G2和G3對(duì)應(yīng)于用于接收控制信號(hào)Sci或者它的邏輯反相信號(hào)/Sci作為輸入的端子。
在有源區(qū)D1中，柵極G1左側(cè)的區(qū)域A1對(duì)應(yīng)于p型MOS晶體管Q1的源極。區(qū)域A1通過(guò)未示出的通路連接到金屬互連W1。金屬互連W1對(duì)應(yīng)于電源線VCC。
在有源區(qū)D1中，夾在柵極G1和G2之間的區(qū)域A2對(duì)應(yīng)于p型MOS晶體管Q1的漏極和p型MOS晶體管Q2的源極。p型MOS晶體管Q1的漏極和p型MOS晶體管Q2的源極在該區(qū)域A2中相互連接。
在有源區(qū)D1中，柵極G2右側(cè)的區(qū)域A3對(duì)應(yīng)于p型MOS晶體管Q2的漏極。此外，在有源區(qū)D2中，柵極G3右側(cè)的區(qū)域A4對(duì)應(yīng)于n型MOS晶體管Q3的漏極。這些區(qū)域A3和A4通過(guò)未示出的通路和金屬互連W2相互連接。區(qū)域A3和A4的連接點(diǎn)對(duì)應(yīng)于第一結(jié)構(gòu)實(shí)例中開(kāi)關(guān)元件(SE1到SE4)的輸出端To。
在有源區(qū)D2中，夾在柵極G1和G3之間的區(qū)域A5對(duì)應(yīng)于n型MOS晶體管Q3的源極和n型MOS晶體管Q4的漏極。n型MOS晶體管Q3的源極和n型MOS晶體管Q4的漏極在該區(qū)域A5中相互連接。
在有源區(qū)D2中，柵極G1左側(cè)的區(qū)域A6對(duì)應(yīng)于n型MOS晶體管Q4的源極。區(qū)域A6通過(guò)未示出的通路連接到金屬互連W3。金屬互連W3對(duì)應(yīng)于接地線VSS。
在圖15B所示的構(gòu)成實(shí)例中，四個(gè)有源區(qū)D3，D4，D5和D6在半導(dǎo)體襯底上形成矩陣。在圖15B的實(shí)例中，有源區(qū)D4形成在有源區(qū)D3的右側(cè)，有源區(qū)D6形成在有源區(qū)D3的下側(cè)，有源區(qū)D5形成在有源區(qū)D4的下側(cè)和有源區(qū)D6的右側(cè)。n型雜質(zhì)被引入到有源區(qū)D3和D4中，p型雜質(zhì)被引入到有源區(qū)D5和D6中。有源區(qū)D3到D6具有例如圖15B所示的矩形形狀和幾乎同樣的大小。元件隔離區(qū)設(shè)置在有源區(qū)之間。
柵極G4到G6通過(guò)未示出的柵極氧化膜被設(shè)置在有源區(qū)D3到D6上。
柵極G4設(shè)置在有源區(qū)D3和D6之上。在有源區(qū)D3中，p型MOS晶體管Q1的溝道形成在面向柵極G4的部分中。此外，在有源區(qū)D6中，n型MOS晶體管Q4的溝道形成在面向柵極G4的部分中。柵極G4對(duì)應(yīng)于第一結(jié)構(gòu)實(shí)例中開(kāi)關(guān)元件(SE1到SE4)的輸入端Ti。
柵極G5設(shè)置在有源區(qū)D4上。p型MOS晶體管Q2的溝道形成在有源區(qū)D4中面向柵極G5的部分中。柵極G6設(shè)置在有源區(qū)D5上。n型MOS晶體管Q3的溝道形成在有源區(qū)D5中面向柵極G6的部分中。柵極G5和G6對(duì)應(yīng)于用于接收控制信號(hào)Sci或者它的邏輯反相信號(hào)/Sci作為輸入的端子。
在有源區(qū)D3中，柵極G4左側(cè)的區(qū)域A7對(duì)應(yīng)于p型MOS晶體管Q1的源極。區(qū)域A7通過(guò)未示出的通路連接到金屬互連W4。金屬互連W4對(duì)應(yīng)于電源線VCC。
在有源區(qū)D3中，柵極G4右側(cè)的區(qū)域A8對(duì)應(yīng)于p型MOS晶體管Q1的漏極。此外，在有源區(qū)D4中，柵極G5左側(cè)的區(qū)域A9對(duì)應(yīng)于p型MOS晶體管Q2的源極。這些區(qū)域A8和A9通過(guò)未示出的通路和金屬互連W5，W6和W7相互連接。
在有源區(qū)D4中，柵極G5右側(cè)的區(qū)域A10對(duì)應(yīng)于p型MOS晶體管Q2的漏極。此外，在有源區(qū)D5中，柵極G6右側(cè)的區(qū)域A11對(duì)應(yīng)于n型MOS晶體管Q3的漏極。這些區(qū)域A10和A11通過(guò)未示出的通路和金屬互連W8相互連接。區(qū)域A10和A11的連接點(diǎn)對(duì)應(yīng)于第一結(jié)構(gòu)實(shí)例中開(kāi)關(guān)元件(SE1到SE4)的輸出端To。
在有源區(qū)D5中，柵極G6左側(cè)的區(qū)域A12對(duì)應(yīng)于n型MOS晶體管Q3的源極。此外，在有源區(qū)D6中，柵極G4右側(cè)的區(qū)域A13對(duì)應(yīng)于n型MOS晶體管Q1的漏極。這些區(qū)域A12和A13通過(guò)未示出的通路和金屬互連W9，W10和W11相互連接。
在有源區(qū)D6中，柵極G1左側(cè)的區(qū)域A14對(duì)應(yīng)于n型MOS晶體管Q4的源極。區(qū)域A14通過(guò)未示出的通路連接到金屬互連W12。金屬互連W12對(duì)應(yīng)于接地線VSS。
圖16A和16B是示出圖11和圖12中所示的第二結(jié)構(gòu)實(shí)例的開(kāi)關(guān)元件(SE1A到SE4A)的構(gòu)成實(shí)例的平面圖。圖16A示出了每個(gè)都形成在兩個(gè)有源區(qū)(D7，D8)中的兩個(gè)MOS晶體管的實(shí)例，圖16B示出了每個(gè)都形成在四個(gè)有源區(qū)(D9到D12)中的一個(gè)MOS晶體管的實(shí)例。
在圖16A所示的構(gòu)成實(shí)例中，有源區(qū)D7和D8在半導(dǎo)體襯底上形成一直線。n型雜質(zhì)被引入有源區(qū)D7中，p型雜質(zhì)被引入有源區(qū)D8中。有源區(qū)D7和D8具有例如如圖16A所示的矩形形狀和幾乎同樣的大小。元件隔離區(qū)設(shè)置在有源區(qū)之間。
在有源區(qū)D7和D8上，通過(guò)未示出的柵極氧化膜設(shè)置柵極G7到G9。
柵極G7設(shè)置在兩個(gè)有源區(qū)(D7，D8)之上。p型MOS晶體管Q7的溝道形成在有源區(qū)D7中面向柵極G7的部分中。此外，n型MOS晶體管Q8的溝道形成在有源區(qū)D8中面向柵極G7的部分中。
注意，p型MOS晶體管Q7和n型MOS晶體管Q8是構(gòu)成插入在開(kāi)關(guān)元件(SEA1到SEA4)輸入側(cè)的線路中的反相器電路的晶體管。柵極G7對(duì)應(yīng)于這個(gè)反相器電路的輸入端。
柵極G8設(shè)置在附圖中柵極G7右側(cè)的有源區(qū)D7上。p型MOS晶體管Q5的溝道形成在有源區(qū)D7中面向柵極G8的部分中。柵極G9設(shè)置在附圖中柵極G7右側(cè)的有源區(qū)D8上。n型MOS晶體管Q6的溝道形成在有源區(qū)D8中面向柵極G9的部分中。柵極G8和G9對(duì)應(yīng)于用于接收控制信號(hào)Sci或者它的邏輯反相信號(hào)/Sci作為輸入的端子。
在有源區(qū)D7中，柵極G7左側(cè)的區(qū)域A15對(duì)應(yīng)于p型MOS晶體管Q7的源極。區(qū)域A15通過(guò)未示出的通路連接到金屬互連W13。金屬互連W13對(duì)應(yīng)于電源線VCC。
在有源區(qū)D8中，柵極G7左側(cè)的區(qū)域20對(duì)應(yīng)于n型MOS晶體管Q8的源極。區(qū)域A20通過(guò)未示出的通路連接到金屬互連W15。金屬互連W15對(duì)應(yīng)于電源線VCC。
在有源區(qū)D7中，夾在柵極G7和G8之間的區(qū)域A16對(duì)應(yīng)于p型MOS晶體管Q7的漏極和p型MOS晶體管Q5的源極。此外，在有源區(qū)A8中，夾在柵極G7和G9之間的區(qū)域A19對(duì)應(yīng)于n型MOS晶體管Q8的漏極和n型MOS晶體管Q6的源極。這些區(qū)域A16和A19通過(guò)未示出的通路和金屬互連W14相互連接。區(qū)域A16和A19的連接點(diǎn)對(duì)應(yīng)于上述反相器電路的輸出端，同時(shí)，對(duì)應(yīng)于第二結(jié)構(gòu)實(shí)例的開(kāi)關(guān)元件(SE1A到SE4A)中輸入信號(hào)側(cè)的端子。
在有源區(qū)D7中，柵極G8右側(cè)的區(qū)域A17對(duì)應(yīng)于p型MOS晶體管Q5的漏極。此外，在有源區(qū)D8中，柵極G9右側(cè)的區(qū)域A18對(duì)應(yīng)于n型MOS晶體管Q6的漏極。這些區(qū)域A17和A18通過(guò)未示出的通路和金屬互連W16相互連接。區(qū)域A17和A18的連接點(diǎn)對(duì)應(yīng)于第二結(jié)構(gòu)實(shí)例的開(kāi)關(guān)元件(SE1A到SE4A)中輸出信號(hào)側(cè)的端子。
在圖16B所示的構(gòu)成實(shí)例中，四個(gè)有源區(qū)D9，D10，D11和D12在半導(dǎo)體襯底上形成矩陣。在圖16B的實(shí)例中，有源區(qū)D11形成在有源區(qū)D9的右側(cè)，有源區(qū)D10形成在有源區(qū)D9的下側(cè)，有源區(qū)D12形成在有源區(qū)D11的下側(cè)和有源區(qū)D10的右側(cè)。n型雜質(zhì)被引入到有源區(qū)D9和D11中，p型雜質(zhì)被引入到有源區(qū)D10和D12中。有源區(qū)D9到D12具有例如圖16B所示的矩形形狀和幾乎同樣的大小。元件隔離區(qū)設(shè)置在有源區(qū)之間。
柵極G10到G12通過(guò)未示出的柵極氧化膜被設(shè)置在有源區(qū)D9到D12上。
柵極G10設(shè)置在有源區(qū)D9和D10之上。p型MOS晶體管Q7的溝道形成在有源區(qū)D9中面向柵極G10的部分中。此外，n型MOS晶體管Q8的溝道形成在有源區(qū)D10中面向柵極G10的部分中。柵極G10對(duì)應(yīng)于由p型MOS晶體管Q7和n型MOS晶體管Q8構(gòu)成的反相器電路的輸入端。
柵極G11設(shè)置在有源區(qū)D11上。p型MOS晶體管Q5的溝道形成在有源區(qū)D11中面向柵極G11的部分中。柵極G12設(shè)置在有源區(qū)D12上。n型MOS晶體管Q6的溝道形成在有源區(qū)D12中面向柵極G12的部分中。柵極G11和G12對(duì)應(yīng)于用于接收控制信號(hào)Sci或者它的邏輯反相信號(hào)/Sci作為輸入的端子。
在有源區(qū)D9中，柵極G10左側(cè)的區(qū)域A21對(duì)應(yīng)于p型MOS晶體管Q7的源極。區(qū)域A21通過(guò)未示出的通路連接到金屬互連W17。金屬互連W17對(duì)應(yīng)于電源線VCC。
在有源區(qū)D10中，柵極G10左側(cè)的區(qū)域A28對(duì)應(yīng)于n型MOS晶體管Q8的源極。區(qū)域A28通過(guò)未示出的通路連接到金屬互連W19。金屬互連W19對(duì)應(yīng)于接地線VSS。
在有源區(qū)D9中，柵極G10右側(cè)的區(qū)域A22對(duì)應(yīng)于p型MOS晶體管Q7的漏極。此外，在有源區(qū)D10中，柵極G10右側(cè)的區(qū)域A27對(duì)應(yīng)于n型MOS晶體管Q8的漏極。這些區(qū)域A22和A27通過(guò)未示出的通路和金屬互連W18相互連接。區(qū)域A22和A27的連接點(diǎn)對(duì)應(yīng)于由p型MOS晶體管Q7和n型MOS晶體管Q8構(gòu)成的反相器電路的輸出端。
在有源區(qū)D11中，柵極G11左側(cè)的區(qū)域A23對(duì)應(yīng)于p型MOS晶體管Q5的源極。此外，在有源區(qū)D12中，柵極G12左側(cè)的區(qū)域A26對(duì)應(yīng)于n型MOS晶體管Q6的漏極。這些區(qū)域A23和A26通過(guò)未示出的通路和金屬互連W21相互連接。區(qū)域A23和A26的連接點(diǎn)對(duì)應(yīng)于用于接收第二結(jié)構(gòu)實(shí)例的開(kāi)關(guān)元件(SE1A到SE4A)中的信號(hào)作為輸入的那一側(cè)的端子。
金屬互連W18和W21通過(guò)金屬互連W20連接。由此，將反相器電路(Q7，Q8)的輸出端和開(kāi)關(guān)元件(SE1A到SE4A)的輸入端相連接。
在有源區(qū)D11中，柵極G11右側(cè)的區(qū)域A24對(duì)應(yīng)于p型MOS晶體管Q5的漏極。此外，在有源區(qū)D12中，柵極12右側(cè)的區(qū)域A25對(duì)應(yīng)于n型MOS晶體管Q6的漏極。這些區(qū)域A24和A25通過(guò)未示出的通路和金屬互連W22相互連接。區(qū)域A24和A25的連接點(diǎn)對(duì)應(yīng)于第二結(jié)構(gòu)實(shí)例的開(kāi)關(guān)元件(SE1A到SE4A)中用于輸出信號(hào)的那一側(cè)的端子。
在圖16A所示的第二結(jié)構(gòu)實(shí)例的開(kāi)關(guān)元件(SE1A到SE4A)中，為了將夾在柵極G7與柵極G8和G9之間的區(qū)域A16和A19進(jìn)行連接，設(shè)置金屬互連W14和通路。另一方面，在圖15A所示的第一結(jié)構(gòu)實(shí)例的開(kāi)關(guān)元件(SE1A到SE4A)中，不需要將夾在柵極G1與柵極G2和G3之間的區(qū)域A2和A5進(jìn)行連接，因此不需要如圖16A所示的金屬互連和通路。因此，與通過(guò)在第二結(jié)構(gòu)實(shí)例的開(kāi)關(guān)元件(SE1A到SE4A)中增加反相器電路(Q7，Q8)而得到的電路相比，能夠減小第一結(jié)構(gòu)實(shí)例中開(kāi)關(guān)元件(SE1A到SE4A)的面積。
注意，在晶體管形成在不同有源區(qū)的情況下，同樣從圖15B和16B的對(duì)比中可以看出，二者的面積不是這樣不同。此外，當(dāng)通過(guò)去掉反相器電路(Q7，Q8)而只采用第二結(jié)構(gòu)實(shí)例中的開(kāi)關(guān)元件(SE1A到SE4A)時(shí)，與第一結(jié)構(gòu)實(shí)例的開(kāi)關(guān)元件(SE1A到SE4A)相比，能夠減小第二結(jié)構(gòu)實(shí)例的開(kāi)關(guān)元件(SE1A到SE4A)的面積。然而，這種情況下，由于傳輸門(mén)電路(Q5，Q6)的阻抗元件會(huì)出現(xiàn)信號(hào)延遲，所以與采用第一結(jié)構(gòu)實(shí)例的開(kāi)關(guān)元件(SE1A到SE4A)的情況相比電路的運(yùn)行速度較慢。
上面是對(duì)包含在模塊選擇部件50的開(kāi)關(guān)電路SWAki和SWBki中的開(kāi)關(guān)元件的描述得出的結(jié)論。
控制部件1生成控制信號(hào)Sc1到Sc8用于根據(jù)存儲(chǔ)在存儲(chǔ)部件3中的信號(hào)或者從信號(hào)輸入部件2輸入的信號(hào)對(duì)模塊選擇部件50的開(kāi)關(guān)電路的操作進(jìn)行控制。
當(dāng)存儲(chǔ)在存儲(chǔ)部件3中的信號(hào)或者從信號(hào)輸入部件2輸入的信號(hào)指示使第n列(n＝1，…，9)模塊與所有輸入/輸出部件斷開(kāi)連接時(shí)，控制部件1根據(jù)整數(shù)n的值輸出下列控制信號(hào)Sc1到Sc8。
2≤n≤8這種情況下，控制部件1將控制信號(hào)Sc1到Sc(n-1)設(shè)置為值為“1”并且將控制信號(hào)Scn到Sc8設(shè)置為值為“0”。
當(dāng)控制信號(hào)Scn變?yōu)橹禐椤?”時(shí)，開(kāi)關(guān)電路SWA1n，SWA2n，SWA3n和SWA4n關(guān)斷，而當(dāng)控制信號(hào)Sc(n-1)變?yōu)橹禐椤?”時(shí)，開(kāi)關(guān)電路SWB1(n-1)，SWB2(n-1)，SWB3(n-1)和SWB4(n-1)關(guān)斷。由此，第n列的四個(gè)模塊與所有輸入/輸出部件斷開(kāi)連接。
此外，當(dāng)控制信號(hào)Sc1到Sc(n-1)變?yōu)橹禐椤?”時(shí)，開(kāi)關(guān)電路SWA1p，SWA2p，SWA3p和SWA4p導(dǎo)通并且開(kāi)關(guān)電路SWB1p，SWB2p，SWB3p和SWB4p關(guān)斷(p表示從1到(n-1)的整數(shù))。由此，第p列的四個(gè)輸入/輸出部件P1p，P2p，P3p和P4p連接到第p列的四個(gè)模塊M1p，M2p，M3p和M4p。就是說(shuō)，第一到第(n-1)列的輸入/輸出部件連接到第一到第(n-1)列模塊。
另一方面，當(dāng)控制信號(hào)Scn到Sc8變?yōu)橹禐椤?”時(shí)，開(kāi)關(guān)電路SWA1q，SWA2q，SWA3q和SWA4q關(guān)斷并且開(kāi)關(guān)電路SWB1q，SWB2q，SWB3q和SWB4q導(dǎo)通(q表示從n到8的整數(shù))。由此，第q列的四個(gè)輸入/輸出部件P1q，P2q，P3q和P4q連接到第q列的四個(gè)模塊M1(q+1)，M2(q+1)，M3(q+1)和M4(q+1)。就是說(shuō)，第n到第八列的輸入/輸出部件連接到第(n+1)到第九列模塊。
n＝1這種情況下，控制部件1將所有控制信號(hào)Sc1到Sc8設(shè)置為值為“0”。由此，所有開(kāi)關(guān)電路SWA11，SWA21，SWA31和SWA41關(guān)斷，從而第一列模塊與所有輸入/輸出部件斷開(kāi)連接。此外，當(dāng)“i”是從1到8的整數(shù)時(shí)，開(kāi)關(guān)電路SWA1i，SWA2i，SWA3i和SWA4i關(guān)斷，并且開(kāi)關(guān)電路SWB1i，SWB2i，SWB3i和SWB4i導(dǎo)通。由此，第i列的四個(gè)輸入/輸出部件P1i，P2i，P3i和P4i連接到第(i+1)列的四個(gè)模塊M1(i+1)，M2(i+1)，M3(i+1)和M4(i+1)。即，第一列到第八列的輸入/輸出部件連接到第二列到第九列模塊。
n＝9這種情況下，控制部件1將所有控制信號(hào)Sc1到Sc8設(shè)置為值為“1”。由此，所有開(kāi)關(guān)電路SWB18，SWB28，SWB38和SWB48關(guān)斷，從而第九列模塊與所有輸入/輸出部件斷開(kāi)連接。此外，當(dāng)“i”是從1到8的整數(shù)時(shí)，開(kāi)關(guān)電路SWA1i，SWA2i，SWA3i和SWA4i導(dǎo)通，并且開(kāi)關(guān)電路SWB1i，SWB2i，SWB3i和SWB4i關(guān)斷。由此，第i列的四個(gè)輸入/輸出部件P1i，P2i，P3i和P4i連接到第i列的四個(gè)模塊M1i，M2i，M3i和M4i。即，第一列到第八列的輸入/輸出部件連接到第一列到第八列模塊。
此外，當(dāng)存儲(chǔ)在存儲(chǔ)部件3的信號(hào)具有預(yù)定的初始值時(shí)，控制部件1根據(jù)來(lái)自信號(hào)輸入部件2的信號(hào)輸入生成控制信號(hào)Sc1到Sc8，而當(dāng)存儲(chǔ)在存儲(chǔ)部件3的信號(hào)具有不同于上述的預(yù)定初始值的值時(shí)，根據(jù)存儲(chǔ)在存儲(chǔ)部件3的信號(hào)生成控制信號(hào)Sc1到Sc8。因此，在例如沒(méi)有信號(hào)寫(xiě)入到存儲(chǔ)部件3(當(dāng)模塊被檢測(cè)等)的初始狀態(tài)下，根據(jù)從半導(dǎo)體集成電路外部輸入到輸入部件2的信號(hào)，控制信號(hào)Sc1到Sc8能夠被生成，因此在輸入/輸出部件和模塊之間的連接可以被自由地控制。此外，在寫(xiě)入信號(hào)到存儲(chǔ)部件3之后，控制信號(hào)Sc1到Sc8能夠根據(jù)寫(xiě)入信號(hào)被生成，因此在輸入/輸出部件和模塊之間的連接可以被固定到期望狀態(tài)，而不需要輸入任何來(lái)自外部的信號(hào)。
圖17是示出控制部件1結(jié)構(gòu)實(shí)例的框圖?？刂撇考?，例如圖17所示，具有解碼部件13，NOR電路11-2到11-8，以及反相器電路11-1和12-1到12-8。
解碼部件13譯解存儲(chǔ)在存儲(chǔ)部件3的信號(hào)或從輸入部件2輸入的信號(hào)，并且輸出其解碼結(jié)果作為指令信號(hào)Sd1到Sd8。即，當(dāng)存儲(chǔ)在存儲(chǔ)部件3中的信號(hào)或從輸入部件2輸入的信號(hào)指示第n列模塊與所有輸入/輸出部件斷開(kāi)連接時(shí)，解碼部件13根據(jù)整數(shù)n的值生成下述的指令信號(hào)Sd1到Sd8。當(dāng)“n”是1到8的整數(shù)時(shí)，只有指令信號(hào)Sdn設(shè)置為值為“1”。另外的指令信號(hào)設(shè)置為值為“0”。當(dāng)“n”是整數(shù)9時(shí)，所有指令信號(hào)Sd1到Sd8設(shè)置為值為“0”。
在解碼部件13中輸出的指令信號(hào)Sdi(i＝1，…，8)是用于指示第i列模塊是否與所有輸入/輸出部件斷開(kāi)連接的信號(hào)。當(dāng)指令信號(hào)Sdi的值為“1”時(shí)，第i列模塊通過(guò)模塊選擇部件50與所有輸入/輸出部件斷開(kāi)連接。
當(dāng)存儲(chǔ)在部件3的信號(hào)具有上述的預(yù)定初始值時(shí)，解碼部件13根據(jù)從信號(hào)輸入部件2輸入的信號(hào)產(chǎn)生指令信號(hào)Sd1到Sd8。當(dāng)存儲(chǔ)在存儲(chǔ)部件3的信號(hào)具有不同于上述的預(yù)定初始值的值時(shí)，解碼部件13根據(jù)存儲(chǔ)在存儲(chǔ)部件3的信號(hào)產(chǎn)生指令信號(hào)Sd1到Sd32。
NOR電路11-j(j表示從2到8的整數(shù))計(jì)算從反相器電路12-(j-1)輸出的控制信號(hào)/Sc(j-1)的反相OR邏輯以及指令信號(hào)Sdj，并且輸出計(jì)算結(jié)果作為控制信號(hào)Scj。
反相器電路12-j邏輯反相控制信號(hào)Scj并且輸出與控制信號(hào)/Scj同樣的信號(hào)。
反相器電路11-1邏輯反相指令信號(hào)Sd1并且輸出與控制信號(hào)Sc1同樣的信號(hào)。反相器電路12-1邏輯輯反相控制信號(hào)Sc1并且輸出與控制信號(hào)/Sc1同樣的信號(hào)。
當(dāng)解碼部件13的指令信號(hào)Sdj(j＝2，…，8)變?yōu)椤?”時(shí)，接收這個(gè)指令信號(hào)Sdj作為輸入的NOR電路11-j輸出具有值“0”的控制信號(hào)Scj。當(dāng)“j”比8小時(shí)，通過(guò)邏輯反相控制信號(hào)Scj得到的值為“1”的控制信號(hào)/Scj輸入到NOR電路11-(j+1)，因此NOR電路11-(j+1)還輸出具有值“0”的控制信號(hào)Sc(j+1)。這樣，從NOR電路11-j后級(jí)的NOR電路11-(j+1)到11-8輸出的所有控制信號(hào)Sc(j+1)到Sc8都變?yōu)橹怠?”。
當(dāng)解碼部件13的指令信號(hào)Sd1變?yōu)橹怠?”時(shí)，通過(guò)邏輯反相這個(gè)指令信號(hào)Sd1而得到的控制信號(hào)Sci變?yōu)橹怠?”，進(jìn)一步通過(guò)邏輯反相這個(gè)值而得到的控制信號(hào)/Sc1輸入到NOR電路11-2，并且其輸出信號(hào)(控制信號(hào)Sc2)變?yōu)橹怠?”。由此，從NOR電路11-2到11-8輸出的所有控制信號(hào)Sc2到Sc8的值都變?yōu)橹怠?”。即，當(dāng)指令信號(hào)Sd1具有值“1”時(shí)，所有控制信號(hào)Sc1到Sc8都變?yōu)橹怠?”。
另一方面，當(dāng)解碼部件13的所有指令信號(hào)Sd1到Sd8都變?yōu)橹怠?”時(shí)，反相器電路11-1和NOR電路11-2到11-8的所有輸入信號(hào)都變?yōu)橹怠?”，從而所有控制信號(hào)Sc1到Sc8都變?yōu)橹怠?”。
因此，在第n列模塊與所有輸入/輸出部件斷開(kāi)連接的情況下，當(dāng)“n”為從2到8的整數(shù)時(shí)，只有指令信號(hào)Sdn被解碼部件13設(shè)置為值“1”，從而控制信號(hào)Sc1到Sc(n-1)都變?yōu)橹怠?”，并且控制信號(hào)Scn到Sc8變?yōu)橹怠?”。當(dāng)“n”為整數(shù)“1”時(shí)，指令信號(hào)Sd1被解碼部件13設(shè)置為值“1”，從而所有控制信號(hào)Sc1到Sc8都變?yōu)橹怠?”。當(dāng)“n”為整數(shù)“8”時(shí)，所有指令信號(hào)Sd1到Sd8都被解碼部件13設(shè)置為值“0”，從而所有控制信號(hào)Sc1到Sc8都變?yōu)橹怠?”。
存儲(chǔ)部件3存儲(chǔ)用于指定一列與九列模塊中的所有輸入/輸出部件都斷開(kāi)連接的信號(hào)。此外，存儲(chǔ)部件3存儲(chǔ)具有在沒(méi)有執(zhí)行寫(xiě)入的初始狀態(tài)下的預(yù)定初始值的信號(hào)。存儲(chǔ)部件3可以由例如保險(xiǎn)絲元件或者非易失存儲(chǔ)器構(gòu)成。
信號(hào)輸入部件2是用于接收指定一列模塊與與所有輸入/輸出部件都斷開(kāi)連接的信號(hào)作為輸入的電路并且用于在例如半導(dǎo)體集成電路被檢測(cè)的情況下接收從外部設(shè)備到控制部件1的信號(hào)作為輸入。
電源開(kāi)關(guān)電路PS1到PS9根據(jù)從控制部件1輸出的信號(hào)導(dǎo)通或者切斷每一列模塊的電源。即，它們切斷與所有輸入/輸出部件斷開(kāi)連接的那一列模塊的電源。
電源開(kāi)關(guān)電路Psi(i＝1，…，8)插入在第i列模塊(M1i，M2i，M3i，M4i)的公共電源線中并且在指令信號(hào)Sdi具有值“0”時(shí)導(dǎo)通，而在指令信號(hào)Sdi具有值“1”時(shí)關(guān)斷。當(dāng)?shù)趇列模塊與所有輸入/輸出部件斷開(kāi)連接時(shí)指令信號(hào)Sdi變?yōu)橹怠?”，從而，在這種情況下，連接到第i列模塊的電源被切斷。
電源開(kāi)關(guān)電路PS9插入在第九列模塊(M19，M29，M39，M49)的公共電源線中，在控制信號(hào)Sc8具有值“0”時(shí)導(dǎo)通，而在控制信號(hào)Sc8具有值“1”時(shí)關(guān)斷。當(dāng)模塊M9與所有輸入/輸出部件斷開(kāi)連接時(shí)控制信號(hào)Sc8變?yōu)橹怠?”，從而，在這種情況下，連接到模塊M9的電源被切斷。
圖18A是示出電源開(kāi)關(guān)電路Psi(i＝1，…，8)的結(jié)構(gòu)實(shí)例的框圖。電源開(kāi)關(guān)電路Psi，例如圖16A所示，具有n型MOS晶體管Qnh1，p型MOS晶體管Qph1，和反相器電路U1。
p型MOS晶體管Qph1的源極連接到電源線VCC，其漏極連接到第i列模塊的虛擬電源線V-VCC，并且其柵極接收指令信號(hào)Sd1作為輸入。與半導(dǎo)體集成電路中常見(jiàn)的p型MOS晶體管相比，p型MOS晶體管Qph1也可以采用具有小漏電流和高閾值型的p型MOS晶體管。
n型MOS晶體管Qnh1的源極連接到接地線VSS，其漏極連接到第i列模塊的虛擬接地線V-VSS。與半導(dǎo)體集成電路中常見(jiàn)的n型MOS晶體管相比，n型MOS晶體管Qnh1也可以采用具有大漏電流的高閾值型的n型MOS晶體管。
反相器電路U1邏輯反相輸入到p型MOS晶體管Qph1的柵極的信號(hào)并且將其輸入到n型MOS晶體管Qnh1的柵極。
根據(jù)圖18A所示的電源開(kāi)關(guān)電路Psi，當(dāng)指令信號(hào)Sdi具有值“0”時(shí)(當(dāng)?shù)趇列模塊連接到任何輸入/輸出部件時(shí))，將低電平信號(hào)輸入到p型MOS晶體管Qph1的柵極，將高電平信號(hào)輸入到n型MOS晶體管Qnh1的柵極，并且這兩個(gè)晶體管都導(dǎo)通。從而，來(lái)自電源線VCC和接地線VSS的電源被施加到第i列模塊。另一方面，當(dāng)指令信號(hào)Sdi具有值“1”時(shí)(當(dāng)?shù)趇列模塊與所有輸入/輸出部件斷開(kāi)連接時(shí))，p型MOS晶體管Qph1和n型MOS晶體管Qnh1都關(guān)斷，并且提供到第i列模塊的電源被切斷。
圖18B是示出電源開(kāi)關(guān)電路PS9的結(jié)構(gòu)實(shí)例的框圖。電源開(kāi)關(guān)電路PS9具有與圖18A所示的電源開(kāi)關(guān)電路PSi(i＝1，…，8)相同的結(jié)構(gòu)。電源開(kāi)關(guān)電路PS8與圖18A所示的電源開(kāi)關(guān)電路PSi的不同之處在于代替指令信號(hào)Sdi輸入控制信號(hào)Sc8。當(dāng)任一指令信號(hào)Sd1到Sd8變?yōu)橹怠?”時(shí)控制信號(hào)Sc8變?yōu)橹怠?”。即，在第一列到第八列之間的任一列模塊與所有輸入/輸出部件斷開(kāi)連接并且第九列模塊連接到第八列輸入/輸出部件以替代前者的情況下它變?yōu)橹怠?”。這種情況下，將低電平信號(hào)輸入到p型MOS晶體管Qph1的柵極，將高電平信號(hào)輸入到n型MOS晶體管Qnh1的柵極，并且這兩個(gè)晶體管都導(dǎo)通，從而，來(lái)自電源線VCC和接地線VSS的電源被施加到第九列模塊。另一方面，當(dāng)所有的指令信號(hào)Sd1到Sd8變?yōu)橹怠?”時(shí)，控制信號(hào)Sc8變?yōu)橹怠?”。即，當(dāng)?shù)谝涣械降诎肆械哪K連接到輸入/輸出部件并且作為冗余列的第九列模塊與所有輸入/輸出部件斷開(kāi)連接時(shí)它變?yōu)椤?”。這種情況下，p型MOS晶體管Qph1和n型MOS晶體管Qnh1都關(guān)斷，并且提供到第九列模塊的電源被切斷。
這里，將參考圖19和圖20對(duì)具有上述結(jié)構(gòu)的本實(shí)施方式的半導(dǎo)體集成電路中的故障修復(fù)操作進(jìn)行描述。
圖19示出了故障檢測(cè)之前的故障連接狀態(tài)。在圖19所示的實(shí)例中，第一列到第八列的輸入/輸出部件連接到第一列到第八列模塊，第九列模塊變?yōu)槿哂嗔小?br> 圖20示出了在第二行第二列的模塊M22具有故障的情況下的連接狀態(tài)。這種情況下，包括模塊M22的第二列模塊(M12，M22，M32，M42)和第二列輸入/輸出部件被控制部件1斷開(kāi)連接。此外，第二列到第八列的輸入/輸出部件連接到第三列到第九列的模塊。即，指定每個(gè)輸入/輸出部件向前移位到冗余列(第九列)。由此，四行八列輸入/輸出部件與排除包含故障的第二列的四行八列模塊一一對(duì)應(yīng)地連接。接著，保持在每個(gè)輸入/輸出部件的數(shù)據(jù)保持部件PD中的功能設(shè)定數(shù)據(jù)被輸入到目的模塊，并且根據(jù)這個(gè)功能設(shè)定數(shù)據(jù)來(lái)設(shè)定每個(gè)模塊的邏輯功能。
如上述的描述，根據(jù)本實(shí)施方式的半導(dǎo)體集成電路，提供到與輸入/輸出部件斷開(kāi)連接的那一列的模塊的電源被切斷，從而能夠防止對(duì)電路操作不起作用的模塊中的不必要的功率消耗。當(dāng)模塊中出現(xiàn)引起在電源線中流動(dòng)的大電流的故障時(shí)，就被切斷并且能夠防止對(duì)電源系統(tǒng)或者其它電路的影響，從而能夠有效抑制因模塊故障引起的輸出降低。
此外，由于同一列的所有模塊的電源供應(yīng)都是公共控制，所以與控制單個(gè)模塊的電源供應(yīng)的情況相比，能夠減少電源開(kāi)關(guān)電路的數(shù)量。
此外，同一列的所有模塊的連接狀態(tài)都受控制部件1提供的同一控制信號(hào)的公共控制。由此，與單個(gè)模塊的輸入/輸出部件的連接狀態(tài)單獨(dú)控制的情況相比，能夠大大減少控制信號(hào)的數(shù)量，從而能夠簡(jiǎn)化控制部件1的電路結(jié)構(gòu)。
此外，當(dāng)檢測(cè)故障時(shí)，可以對(duì)每一列檢測(cè)任一故障的出現(xiàn)，從而與檢測(cè)單個(gè)模塊的情況相比，能夠縮短檢測(cè)時(shí)間。
此外，當(dāng)將故障模塊的信息寫(xiě)入到由存儲(chǔ)部件3構(gòu)成的存儲(chǔ)元件如保險(xiǎn)絲中時(shí)，模塊故障出現(xiàn)的信息可以被寫(xiě)入到每一列，從而信息量變小，并且能夠縮短寫(xiě)入處理所需的時(shí)間。
第四實(shí)施方式接下來(lái)，將對(duì)本發(fā)明的第四實(shí)施方式進(jìn)行解釋。本實(shí)施方式是關(guān)于模塊的檢測(cè)方法。
圖21是示出與模塊檢測(cè)相關(guān)的電路實(shí)例的框圖。與圖1和圖15相同的符號(hào)表示相同的部件。
根據(jù)本實(shí)施方式的半導(dǎo)體集成電路具有，如與模塊檢測(cè)相關(guān)的電路，列選擇電路500，預(yù)充電電路200，讀出放大器301，302，303，…以及掃描觸發(fā)器401，402，403，…。
列選擇電路500在測(cè)試模式中依次將列選擇線CL1，CL2，CL3，…設(shè)置為高電平用以電路的檢測(cè)。注意，列選擇線CL1，CL2，CL3，…共同連接到第一列，第二列，第三列，…的模塊。當(dāng)例如第i列的列選擇線CLi被列選擇電路500設(shè)置為高電平時(shí)，連接到這一列選擇線CLi的模塊中的晶體管Qn14導(dǎo)通。這樣，表示第i列模塊的檢測(cè)結(jié)果的信號(hào)被輸出到檢測(cè)輸出線SL1，SL2，SL3，…。
預(yù)充電電路200在列選擇電路500中的列選擇線被設(shè)置為高電平之前使檢測(cè)輸出線SL1，SL2，SL3，…預(yù)充電到電源電壓VDD。注意，檢測(cè)輸出線SL1，SL2，SL3，…共同連接到第一行，第二行，第三行，…的模塊。
讀出放大器301，302，303，…將輸出到檢測(cè)輸出線SL1，SL2，SL3，…的檢測(cè)結(jié)果的信號(hào)放大。
掃描觸發(fā)器401，402，403，…鎖存讀出放大器301，302，303，…中放大的檢測(cè)結(jié)果的信號(hào)并且將它們轉(zhuǎn)換為串行數(shù)據(jù)輸出。
圖22是描述由圖21所示的電路進(jìn)行檢測(cè)處理的實(shí)例的流程圖。
首先，在檢測(cè)開(kāi)始時(shí)刻，表示被測(cè)試列的編號(hào)(下文稱之為“測(cè)試列編號(hào)”)，表示測(cè)試信號(hào)模式的編號(hào)(下文稱之為“測(cè)試模式編號(hào)”)，和表示被測(cè)試行的編號(hào)(下文稱之為“測(cè)試位編號(hào)”)被初始化為“0”(步驟ST201到ST203)。
接著，由測(cè)試模式編號(hào)表示的信號(hào)從未示出的檢測(cè)系統(tǒng)提供到模塊。例如在圖7所示模塊的情況下，測(cè)試信號(hào)從未示出的檢測(cè)系統(tǒng)提供到輸入節(jié)點(diǎn)Ta和Tb。此外，每個(gè)模塊的端子Tmod被設(shè)置為高電平，同時(shí)，由測(cè)試列編號(hào)指示的列的列選擇線被列選擇電路500設(shè)置為高電平。此外，由測(cè)試列編號(hào)指示的列的所有模塊通過(guò)從信號(hào)輸入部件2輸入到控制部件1的信號(hào)與所有輸入/輸出部件斷開(kāi)連接。當(dāng)端子Tmod變?yōu)楦唠娖綍r(shí)，檢測(cè)系統(tǒng)的測(cè)試信號(hào)被輸入到每個(gè)模塊。接著，根據(jù)這個(gè)測(cè)試信號(hào)的檢測(cè)結(jié)果的信號(hào)從每個(gè)模塊輸出。此時(shí)，在列選擇線被設(shè)置為高電平的列的每個(gè)模塊中，晶體管Qn14變?yōu)镺N狀態(tài)。輸出端Y1b的信號(hào)通過(guò)晶體管Qn14輸出到相應(yīng)的一條檢測(cè)輸出線SL1，SL2，SL3，…。檢測(cè)輸出線SL1，SL2，SL3，…的信號(hào)在讀出放大器301，302，303，…處被放大，并且被掃描觸發(fā)器401，402，403，…鎖存(步驟ST204)。
鎖存在掃描觸發(fā)器401，402，403，…中的數(shù)據(jù)之中，由測(cè)試位編號(hào)指示的行的數(shù)據(jù)與期望值進(jìn)行比較(步驟ST205)，當(dāng)不同于期望值時(shí)，輸出這個(gè)數(shù)據(jù)的模塊的列的信息就作為具有故障的模塊信息被記錄(步驟ST206)。當(dāng)與期望值一致時(shí)，掃描觸發(fā)器401，402，403，…的數(shù)據(jù)就移位1位(步驟ST207)，并且使測(cè)試位編號(hào)增加“1”(步驟ST208)。此時(shí)，當(dāng)測(cè)試位編號(hào)沒(méi)有達(dá)到預(yù)定最大值(即，表示最后一行的編號(hào))時(shí)，對(duì)相應(yīng)于測(cè)試位編號(hào)增加“1”的下一行數(shù)據(jù)重復(fù)上述步驟ST205到ST208的操作。
當(dāng)判定測(cè)試位編號(hào)達(dá)到預(yù)定最大值(即，表示最后一行的編號(hào))(步驟ST209)時(shí)，使測(cè)試模式編號(hào)增加“1”(步驟ST210)。此時(shí)，當(dāng)測(cè)試模式編號(hào)沒(méi)有達(dá)到預(yù)定最大值(即，表示最后模式的編號(hào))時(shí)，在未示出的檢測(cè)系統(tǒng)中生成相應(yīng)于測(cè)試模式編號(hào)增加“1”的下一個(gè)測(cè)試模式，并且重復(fù)上述步驟ST203到ST210的操作。
當(dāng)判定測(cè)試模式編號(hào)達(dá)到預(yù)定最大值(即，表示最后模式的編號(hào))(步驟ST211)時(shí)，使測(cè)試模式編號(hào)增加“1”。此時(shí)，當(dāng)測(cè)試列編號(hào)沒(méi)有達(dá)到預(yù)定最大值(即，表示最后一列的編號(hào))時(shí)，相應(yīng)于測(cè)試列編號(hào)增加“1”的下一列變?yōu)闄z測(cè)對(duì)象。即，下一列的列選擇信號(hào)被列選擇電路500設(shè)置為高電平，并且重復(fù)上述步驟ST202到8T212的操作。
當(dāng)判定測(cè)試列編號(hào)達(dá)到預(yù)定最大值(即，表示最后一列的編號(hào))(步驟ST213)時(shí)，結(jié)束對(duì)所有模塊的檢測(cè)。
雖然在上面對(duì)本發(fā)明的一些實(shí)施方式進(jìn)行了描述，但是本發(fā)明并不僅僅限于上述實(shí)施方式。它包括例如接下來(lái)所述的各種變形。
本發(fā)明中的模塊選擇部件可以將與所有輸入/輸出部件斷開(kāi)連接的模塊的信號(hào)輸入端連接到處于預(yù)定電位的互連。在圖9，11和13所示的開(kāi)關(guān)元件中，輸出端To在OFF狀態(tài)的時(shí)刻變?yōu)楦咦锠顟B(tài)。為此，當(dāng)模塊與所有輸入/輸出部件斷開(kāi)時(shí)，這些模塊的信號(hào)輸入端變?yōu)楦咦锠顟B(tài)，并且電位變得不穩(wěn)定。在這種情況下將電源提供給模塊時(shí)，模塊內(nèi)部的電路根據(jù)信號(hào)輸入端的不穩(wěn)定電位進(jìn)行工作，因此無(wú)用功由于泄漏電流等被消耗。因此，如果與所有輸入/輸出部件斷開(kāi)的模塊的信號(hào)輸入端連接到預(yù)定電位的互連，可以使信號(hào)輸入端的電位穩(wěn)定，因此可以防止由于泄漏電流等導(dǎo)致的功率損耗的增加。
圖23示出了模塊選擇部件50的結(jié)構(gòu)實(shí)例的框圖，其中用于穩(wěn)定每個(gè)模塊的信號(hào)輸入端電位的電路添加到圖5所示的半導(dǎo)體集成電路中。在圖23中，只有與第一行的模塊有關(guān)的部件被示出，但是這對(duì)于其它行同樣是成立的。開(kāi)關(guān)元件SWCkn(K＝1，…，4；n＝1，…，9)被連接在模塊kn的信號(hào)輸入端和接地線VSS之間，此時(shí)當(dāng)模塊Mkn與所有輸入/輸出部件斷開(kāi)時(shí)，其信號(hào)輸入端被連接到接地線VSS。當(dāng)指令信號(hào)Sdi具有值“1”，即，模塊Mi與所有輸入/輸出部件斷開(kāi)時(shí)，開(kāi)關(guān)元件SWCki(i＝1，…，32)導(dǎo)通，并且在其它情況下關(guān)斷。當(dāng)控制信號(hào)Sc8為“1”，即，當(dāng)?shù)诰帕心K與所有輸入/輸出部件斷開(kāi)連接時(shí)，開(kāi)關(guān)電路SWCk9導(dǎo)通，并且在其它情況下關(guān)斷。
在上述實(shí)施例中，模塊和輸入/輸出部件排列成矩陣，但本發(fā)明不限于這種情況。例如，上述矩陣中行的數(shù)量可以設(shè)置為1。這種情況下，模塊和輸入/輸出部件可以沿一條直線排列，可以沿其它線條如曲線或折線排列，或者可以排列成Z字狀。
所有上述半導(dǎo)體集成電路可以形成在同一個(gè)半導(dǎo)體芯片上或者通過(guò)利用例如系統(tǒng)級(jí)封裝(SIP)技術(shù)借助分界線(division)形成在多個(gè)半導(dǎo)體芯片上。
在上述實(shí)施例中，CMOS型半導(dǎo)體集成電路主要作為實(shí)例進(jìn)行描述，當(dāng)時(shí)本發(fā)明不限于這些。本發(fā)明可以應(yīng)用于由各種電路元件如雙極性晶體管構(gòu)成的集成電路。
上述實(shí)施方式所示的特定數(shù)值(模塊的數(shù)量，輸入/輸出部件的數(shù)量，模塊數(shù)量，行數(shù)，列數(shù)等等)都只是舉例而且可以被適當(dāng)修改成任意數(shù)值。
本領(lǐng)域技術(shù)人員應(yīng)該理解，根據(jù)設(shè)計(jì)需要和其它因素可以進(jìn)行各種修改，組合，再組合和改變，只要是在所附權(quán)利要求或者其等效物的范圍內(nèi)即可。
權(quán)利要求
1.一種半導(dǎo)體集成電路，包括N(N表示大于2的整數(shù))個(gè)根據(jù)輸入功能設(shè)定數(shù)據(jù)設(shè)定功能的模塊，電路模塊，其具有R個(gè)(R表示大于1，而小于N的整數(shù))輸入/輸出部件，每個(gè)輸入/輸出部件將至少一個(gè)信號(hào)輸出到一個(gè)模塊并且接收在該一個(gè)模塊中生成的至少一個(gè)信號(hào)，以及模塊選擇部件，用于根據(jù)輸入控制信號(hào)從N個(gè)模塊中選擇R個(gè)模塊，將所選的R個(gè)模塊與電路模塊的R個(gè)輸入/輸出部件一一對(duì)應(yīng)地進(jìn)行連接，并且將響應(yīng)于控制信號(hào)從至少兩個(gè)模塊中選擇的一個(gè)模塊連接到R個(gè)輸入/輸出部件的每一個(gè)，R個(gè)輸入/輸出部件的每一個(gè)都具有數(shù)據(jù)保持部件，用于保持功能設(shè)定數(shù)據(jù)并且將該保持的功能設(shè)定數(shù)據(jù)輸入到目的模塊，當(dāng)輸入功能設(shè)定數(shù)據(jù)相同時(shí)N個(gè)模塊能夠相互替換功能。
2.如權(quán)利要求1所述的半導(dǎo)體集成電路，還包括控制部件，其用于生成對(duì)模塊選擇部件進(jìn)行控制的信號(hào)，使得N個(gè)模塊中的故障模塊與R個(gè)輸入/輸出部件斷開(kāi)連接。
3.如權(quán)利要求1所述的半導(dǎo)體集成電路，其中數(shù)據(jù)保持部件包括，多個(gè)第一互連，用于將功能設(shè)定數(shù)據(jù)的位數(shù)據(jù)傳送到目的模塊并且形成在第一層中，多個(gè)第二互連，用于傳送多個(gè)位數(shù)據(jù)并且形成在不同于第一層的第二層中，以及多個(gè)通路，用于將多個(gè)第二互連中的任一個(gè)連接到多個(gè)第一互連中的任一個(gè)。
4.如權(quán)利要求3所述的半導(dǎo)體集成電路，其中第一互連形成在作為第一層的第一互連層中，并且第二互連形成在第二互連層中，該第二互連層作為第二層并且與第一互連成直角相交。
5.如權(quán)利要求1所述的半導(dǎo)體集成電路，其中數(shù)據(jù)保持部件包括能夠?qū)⒋鎯?chǔ)的數(shù)據(jù)至少重寫(xiě)一次的存儲(chǔ)元件。
6.如權(quán)利要求1所述的半導(dǎo)體集成電路，其中每個(gè)模塊包括選擇電路，用于根據(jù)從箱入/輸出部件輸入的至少部分信號(hào)來(lái)選擇功能設(shè)定數(shù)據(jù)的多個(gè)位數(shù)據(jù)之，并且將所選位數(shù)據(jù)或者其邏輯反相數(shù)據(jù)輸出到輸入/輸出部件。
7.一種半導(dǎo)體集成電路，包括多個(gè)排列成具有M行(N+1)列(M表示1或者大于1的整數(shù)，N表示大于1的整數(shù))矩陣的模塊，每個(gè)模塊根據(jù)輸入功能設(shè)定數(shù)據(jù)設(shè)定功能，具有多個(gè)輸入/輸出部件的電路模塊，該輸入/輸出部件排列成具有M行N列的矩陣，每個(gè)輸入/輸出部件將至少一個(gè)信號(hào)輸出到一個(gè)模塊并且接收在該一個(gè)模塊中生成的至少一個(gè)信號(hào)，以及模塊選擇部件，用于響應(yīng)輸入控制信號(hào)對(duì)通過(guò)從M行(N+1)列模塊中排除一列而得到的M行N列模塊進(jìn)行選擇，將所選的M行N列模塊與M行N列輸入/輸出部件一一對(duì)應(yīng)地進(jìn)行連接，并且將屬于同一行的兩個(gè)模塊之間響應(yīng)于控制信號(hào)所選的一個(gè)模塊連接到屬于同一行的輸入/輸出部件的每一個(gè)，M行N列輸入/輸出部件的每一個(gè)都具有數(shù)據(jù)保持部件，用于保持功能設(shè)定數(shù)據(jù)并且將該保持的功能設(shè)定數(shù)據(jù)輸入到目的模塊，并且當(dāng)輸入功能設(shè)定數(shù)據(jù)相同時(shí)屬于同一行的模塊能夠相互替換功能。
8.如權(quán)利要求7所述的半導(dǎo)體集成電路，還包括用于產(chǎn)生模塊選擇部件的控制信號(hào)的控制部件，從而從M行(N+1)列模塊中排除包含故障模塊的列而對(duì)M行N列模塊進(jìn)行選擇。
9.如權(quán)利要求7所述的半導(dǎo)體集成電路，其中數(shù)據(jù)保持部件包括，多個(gè)第一互連，用于將功能設(shè)定數(shù)據(jù)的位數(shù)據(jù)傳送到目的模塊并且形成在第一層中，多個(gè)第二互連，用于傳送多個(gè)位數(shù)據(jù)并且形成在不同于第一層的第二層中，以及多個(gè)通路，用于將多個(gè)第二互連中的任一個(gè)連接到多個(gè)第一互連中的任一個(gè)。
10.如權(quán)利要求7所述的半導(dǎo)體集成電路，其中第一互連形成在作為第一層的第一互連層中，第二互連形成在第二互連層中，該第二互連層作為第二層并且與第一互連層成直角相交。
11.如權(quán)利要求7所述的半導(dǎo)體集成電路，其中數(shù)據(jù)保持部件包括能夠?qū)⒋鎯?chǔ)的數(shù)據(jù)至少重寫(xiě)一次的存儲(chǔ)元件。
12.如權(quán)利要求7所述的半導(dǎo)體集成電路，其中每個(gè)模塊包括選擇電路，用于根據(jù)從輸入/輸出部件輸入的至少部分信號(hào)來(lái)選擇功能設(shè)定數(shù)據(jù)的多個(gè)位數(shù)據(jù)之一，并且將所選位數(shù)據(jù)或者其邏輯反相數(shù)據(jù)輸出到輸入/輸出部件。
13.如權(quán)利要求8所述的半導(dǎo)體集成電路，其中模塊選擇部件響應(yīng)于控制信號(hào)選擇屬于第k行中的第i(i表示從1到N的整數(shù))列模塊或者第(i+1)列模塊中的一個(gè)，并且將所選模塊連接到第k行第i列的輸入/輸出部件。
14.如權(quán)利要求13所述的半導(dǎo)體集成電路，其中屬于每一行的N個(gè)輸入/輸出部件都以等間距排列，并且第k行第i列的模塊和第k行第(i+1)列的模塊排列在使從第k行第i列輸入/輸出部件的距離都彼此相等的位置上。
15.如權(quán)利要求13所述的半導(dǎo)體集成電路，其中模塊選擇部件具有多個(gè)開(kāi)關(guān)電路，其每?jī)蓚€(gè)都連接到M行N列輸入/輸出部件的每一個(gè)；連接到每一行的N個(gè)輸入/輸出部件的2×N個(gè)開(kāi)關(guān)電路被分組為包含從第一開(kāi)關(guān)電路到第N開(kāi)關(guān)電路的N個(gè)開(kāi)關(guān)電路的第一開(kāi)關(guān)組，以及包含從第一開(kāi)關(guān)電路到第N開(kāi)關(guān)電路的N個(gè)開(kāi)關(guān)電路的第二開(kāi)關(guān)組，屬于第k行的第一開(kāi)關(guān)組的第i個(gè)開(kāi)關(guān)電路連接在第k行第i列輸入/輸出部件和第k行第i列模塊之間，以及屬于第k行的第二開(kāi)關(guān)組的第i個(gè)開(kāi)關(guān)電路連接在第k行第i列的輸入/輸出部件和第k行第(i+1)列模塊之間。
16.如權(quán)利要求15所述的半導(dǎo)體集成電路，其中當(dāng)用于指示將屬于第n行(n表示從1到(N+1)的整數(shù))的模塊與所有輸入/輸出部件斷開(kāi)連接的控制信號(hào)被輸入時(shí)，當(dāng)n為從2到N的整數(shù)時(shí)，屬于第一開(kāi)關(guān)組的第一開(kāi)關(guān)電路到第(n-1)開(kāi)關(guān)電路導(dǎo)通，并且第n開(kāi)關(guān)電路到第N開(kāi)關(guān)電路關(guān)斷，屬于第二開(kāi)關(guān)組的第一開(kāi)關(guān)電路到第(n-1)開(kāi)關(guān)電路關(guān)斷，并且第n開(kāi)關(guān)電路到第N開(kāi)關(guān)電路導(dǎo)通，當(dāng)n為整數(shù)1時(shí)，屬于第一開(kāi)關(guān)組的所有開(kāi)關(guān)電路都關(guān)斷并且屬于第二開(kāi)關(guān)組的所有開(kāi)關(guān)電路都導(dǎo)通，以及當(dāng)n為整數(shù)(N+1)時(shí)，屬于第一開(kāi)關(guān)組的所有開(kāi)關(guān)電路都導(dǎo)通并且屬于第二開(kāi)關(guān)組的所有開(kāi)關(guān)電路都關(guān)斷。
17.如權(quán)利要求16所述的半導(dǎo)體集成電路，其中當(dāng)屬于第n行的模塊與所有的輸入/輸出部件斷開(kāi)連接時(shí)，控制單元在n為從2到N的整數(shù)時(shí)，將第一控制信號(hào)到第(n-1)控制信號(hào)設(shè)置為第一值，并且將第n控制信號(hào)到第N控制信號(hào)設(shè)置為第二值，在n為整數(shù)1時(shí)，將所有的第一控制信號(hào)到第N控制信號(hào)設(shè)置為第二值，并且在n為整數(shù)(N+1)時(shí)，將所有的第一控制信號(hào)到第N控制信號(hào)設(shè)置為第一值，屬于第一開(kāi)關(guān)組的第i開(kāi)關(guān)電路在控制部件的第i控制信號(hào)為第一值時(shí)導(dǎo)通，并且在其為第二值時(shí)關(guān)斷，并且屬于第二開(kāi)關(guān)組的第i開(kāi)關(guān)電路在控制部件的第i控制信號(hào)為第一值時(shí)關(guān)斷，并且在其為第二值時(shí)導(dǎo)通。
18.如權(quán)利要求15所述的半導(dǎo)體集成電路，其中開(kāi)關(guān)電路具有至少一個(gè)第一反相器電路，每個(gè)反相器電路具有用于接收來(lái)自輸入/輸出單元的信號(hào)的端子和用于將信號(hào)輸出到模塊的端子，該反相器電路邏輯地反相輸入到輸入端的信號(hào)并且在被控制信號(hào)設(shè)置為導(dǎo)通時(shí)從輸出端將其輸出，并且在被控制信號(hào)設(shè)置為關(guān)斷時(shí)將輸出端設(shè)置為高阻狀態(tài)，以及至少一個(gè)第二反相器電路，每個(gè)反相器電路具有用于接收來(lái)自模塊的信號(hào)的端子和用于將信號(hào)輸出到輸入/輸出部件的端子，該反相器電路邏輯反相輸入到輸入端的信號(hào)并且在被控制信號(hào)設(shè)置為導(dǎo)通時(shí)從輸出端將其輸出，并且在被控制信號(hào)設(shè)置為關(guān)斷時(shí)將輸出端設(shè)置為高阻狀態(tài)。
19.如權(quán)利要求18所述的半導(dǎo)體集成電路，其中每個(gè)第一反相器電路和第二反相器電路包括串聯(lián)連接在第一電源線和輸出端之間的第一導(dǎo)電類(lèi)型的第一晶體管和第二晶體管，以及串聯(lián)連接在第二電源線和輸出端之間的第二導(dǎo)電類(lèi)型的第三晶體管和第四晶體管；根據(jù)輸入到輸入端的信號(hào)，第一晶體管和第四晶體管之一被驅(qū)動(dòng)為導(dǎo)通而另一晶體管被驅(qū)動(dòng)為關(guān)斷；第二晶體管和第三晶體管根據(jù)控制信號(hào)都被驅(qū)動(dòng)為導(dǎo)通或者都被驅(qū)動(dòng)為關(guān)斷。
20.如權(quán)利要求15所述的半導(dǎo)體集成電路，其中每個(gè)開(kāi)關(guān)電路具有第一傳輸門(mén)電路，插入在將信號(hào)從輸入/輸出部件傳送到模塊的路徑中并且根據(jù)控制信號(hào)導(dǎo)通或關(guān)斷，以及第二傳輸門(mén)電路，插入在將信號(hào)從模塊傳送到輸入/輸出部件的路徑中并且根據(jù)控制信號(hào)導(dǎo)通或關(guān)斷。
21.如權(quán)利要求15所述的半導(dǎo)體集成電路，其中每個(gè)開(kāi)關(guān)電路具有第五晶體管，插入在將信號(hào)從輸入/輸出部件傳送到模塊的路徑中并且根據(jù)控制信號(hào)導(dǎo)通或關(guān)斷，和第六晶體管，插入在將信號(hào)從模塊傳送到輸入/輸出部件的路徑中并且根據(jù)控制信號(hào)導(dǎo)通或關(guān)斷。
22.如權(quán)利要求8所述的半導(dǎo)體集成電路，還包括(N+1)個(gè)電源開(kāi)關(guān)電路，其中每個(gè)電源開(kāi)關(guān)電路都插入在屬于每一列的M個(gè)模塊的公共電源線中，并且響應(yīng)控制信號(hào)切斷提供給屬于沒(méi)有連接到輸入/輸出部件的那一列的模塊的電源。
23.如權(quán)利要求17所述的半導(dǎo)體集成電路，其中電路還具有(N+1)個(gè)電源開(kāi)關(guān)電路，其中每個(gè)電源開(kāi)關(guān)電路都插入在屬于一列的M個(gè)模塊的公共電源線中；控制部件將從第一指令信號(hào)到第N指令信號(hào)的N個(gè)指令信號(hào)輸出，并且利用第i指令信號(hào)來(lái)指示屬于第i列的模塊是否與所有輸入/輸出部件斷開(kāi)連接，當(dāng)?shù)趇指令信號(hào)指示屬于第i列的模塊與所有的輸入/輸出部件斷開(kāi)連接時(shí)，插入在屬于第i列的模塊的電源線中的電源開(kāi)關(guān)電路關(guān)斷，并且當(dāng)?shù)贜控制信號(hào)為第一值時(shí)，插入在屬于第(N+1)列的模塊的電源線中的電源開(kāi)關(guān)電路關(guān)斷。
24.如權(quán)利要求7所述的半導(dǎo)體集成電路，其中與M行(N+1)列模塊相比，電路模塊和模塊選擇部件在屬于同一互連層的互連之間具有較寬的間距。
25.如權(quán)利要求7所述的半導(dǎo)體集成電路，其中與M行(N+1)列模塊相比，電路模塊和模塊選擇部件具有更多的用于連接屬于不同互連層的互連的通路。
26.如權(quán)利要求7所述的半導(dǎo)體集成電路，其中與電路模塊和模塊選擇電路相比，M行(N+1)列模塊在每單位面積上具有更高密度的電路元件。
27.如權(quán)利要求8所述的半導(dǎo)體集成電路，還包括存儲(chǔ)部件，用于存儲(chǔ)指定一列模塊與M行N列輸入/輸出部件斷開(kāi)連接的信號(hào)，控制部件，用于根據(jù)存儲(chǔ)在存儲(chǔ)部件中的信號(hào)生成控制信號(hào)。
28.如權(quán)利要求8所述的半導(dǎo)體集成電路，還包括信號(hào)輸入部件，用于接收指定與上述M行N列輸入/輸出部件斷開(kāi)連接的一列模塊的信號(hào)作為輸入，控制部件，用于根據(jù)檢測(cè)時(shí)輸入到信號(hào)輸入部件的信號(hào)生成控制信號(hào)。
29.如權(quán)利要求8所述的半導(dǎo)體集成電路，還包括存儲(chǔ)部件，用于存儲(chǔ)指定與M行N列輸入/輸出部件斷開(kāi)連接的一列模塊的信號(hào)，以及信號(hào)輸入部件，用于接收指定與上述M行N列輸入/輸出部件斷開(kāi)連接的一列模塊的信號(hào)，控制部件，根據(jù)檢測(cè)時(shí)輸入到信號(hào)輸入部件的信號(hào)生成控制信號(hào)，并且存儲(chǔ)響應(yīng)于檢測(cè)結(jié)果存儲(chǔ)指定斷開(kāi)連接的一系列模塊的信號(hào)。
30.如權(quán)利要求7所述的半導(dǎo)體集成電路，其中模塊選擇部件響應(yīng)于控制信號(hào)將與所有輸入/輸出部件斷開(kāi)連接的模塊的信號(hào)輸入端連接到具有預(yù)定電位的互連。
31.一種半導(dǎo)體集成電路，包括N(N表示大于2的整數(shù))個(gè)根據(jù)輸入功能設(shè)定數(shù)據(jù)設(shè)定其功能的模塊，電路模塊，具有R(R表示大于1，而小于N的整數(shù))個(gè)輸入/輸出部件，每個(gè)輸入/輸出部件將至少一個(gè)信號(hào)輸出到一個(gè)模塊并且接收在該一個(gè)模塊中生成的至少一個(gè)信號(hào)，以及模塊選擇裝置，用于根據(jù)輸入控制信號(hào)從N個(gè)模塊中選擇R個(gè)模塊，將所選的R個(gè)模塊與電路裝置的R個(gè)輸入/輸出部件一一對(duì)應(yīng)地進(jìn)行連接，并且響應(yīng)于控制信號(hào)將從至少兩個(gè)模塊中選擇的一個(gè)模塊連接到R個(gè)輸入/輸出裝置的每一個(gè)，R個(gè)輸入/輸出裝置的每一個(gè)具有數(shù)據(jù)保持裝置，用于保持功能設(shè)定數(shù)據(jù)并且將保持的功能設(shè)定數(shù)據(jù)輸入到目的模塊，當(dāng)輸入功能設(shè)定數(shù)據(jù)相同時(shí)N個(gè)模塊能夠相互替換功能。
32.一種半導(dǎo)體集成電路，包括排列成具有M行(N+1)列(M表示1或者大于1的整數(shù)，N表示大于1的整數(shù))矩陣的多個(gè)模塊，每個(gè)模塊根據(jù)輸入功能設(shè)定數(shù)據(jù)設(shè)定功能，具有多個(gè)排列成具有M行N列矩陣的輸入/輸出部件的電路裝置，每個(gè)輸入/輸出部件將至少一個(gè)信號(hào)輸出到一個(gè)模塊并且接收在該一個(gè)模塊中生成的至少一個(gè)信號(hào)，以及模塊選擇裝置，用于響應(yīng)輸入控制信號(hào)對(duì)通過(guò)從M行(N+1)列模塊中排除一列而得到的M行N列模塊進(jìn)行選擇，將所選的M行N列模塊與M行N列輸入/輸入裝置一一對(duì)應(yīng)地進(jìn)行連接，并且將從屬于同一行的兩個(gè)模塊之間響應(yīng)于控制信號(hào)選擇的一個(gè)模塊連接到屬于同一行的每一個(gè)輸入/輸出部件，M行N列輸入/輸出裝置的每一個(gè)具有數(shù)據(jù)保持部件，用于保持功能設(shè)定數(shù)據(jù)并且將保持的功能設(shè)定數(shù)據(jù)輸入到目的模塊，并且當(dāng)輸入功能設(shè)定數(shù)據(jù)相同時(shí)屬于同一行的模塊能夠相互替換功能。
全文摘要
一種半導(dǎo)體集成電路包括根據(jù)輸入功能設(shè)定數(shù)據(jù)設(shè)定功能的N個(gè)模塊，具有R個(gè)I/O部件的電路模塊，以及模塊選擇部件，用于對(duì)來(lái)自N個(gè)模塊中的R個(gè)模塊進(jìn)行選擇，將所選的R個(gè)模塊與電路模塊的R個(gè)I/O部件進(jìn)行連接，并且將從至少兩個(gè)模塊中選擇的一個(gè)模塊連接到R個(gè)I/O部件的每一個(gè)。R個(gè)I/O部件的每一個(gè)具有數(shù)據(jù)保持部件，用于保持功能設(shè)定數(shù)據(jù)并且將保持的功能設(shè)定數(shù)據(jù)輸入到目的模塊，并且當(dāng)輸入功能設(shè)定數(shù)據(jù)相同時(shí)N個(gè)模塊能夠相互替換功能。
文檔編號(hào)H03K17/687GK1913156SQ200610159378
公開(kāi)日2007年2月14日 申請(qǐng)日期2006年8月10日 優(yōu)先權(quán)日2005年8月10日
發(fā)明者荒川朋文, 大森睦弘 申請(qǐng)人:索尼株式會(huì)社