高壓 ed nmos 元件嵌入高壓橫向 njfet的制作方法
【專(zhuān)利摘要】本發(fā)明公開(kāi)了一種高壓ED?NMOS元件嵌入高壓橫向NJFET及其制造方法，該高壓ED?NMOS元件嵌入高壓橫向NJFET包含一高壓(HV)n型金屬氧化物半導(dǎo)體(NMOS)嵌入HV結(jié)柵極場(chǎng)效應(yīng)晶體管(JFET)的半導(dǎo)體裝置被提供。根據(jù)第一示例實(shí)施例，具有嵌入HV?JFET的HV?NMOS可包含襯底、被設(shè)置為鄰近該襯底的N型阱區(qū)、被設(shè)置為鄰近該N型阱區(qū)的P型阱區(qū)、以及被設(shè)置為鄰近該N型阱區(qū)且在該P(yáng)型阱區(qū)相對(duì)側(cè)的第一及第二N+摻雜區(qū)。該P(yáng)型阱區(qū)可包含P+摻雜區(qū)、第三N+摻雜區(qū)以與柵極結(jié)構(gòu)，該第三N+摻雜區(qū)介于該P(yáng)+摻雜區(qū)以及該柵極結(jié)構(gòu)之間。
【專(zhuān)利說(shuō)明】高壓ED NMOS元件嵌入高壓橫向NJFET
【技術(shù)領(lǐng)域】
[0001]本發(fā)明的具體實(shí)施例一般與半導(dǎo)體裝置有關(guān)，且更特別地，與包括嵌入的高壓結(jié)柵極場(chǎng)效應(yīng)晶體管(JFET)的一個(gè)η-通道金屬氧化物場(chǎng)效應(yīng)晶體管(NMOS)有關(guān)。
【背景技術(shù)】
[0002]高壓工藝已經(jīng)被廣泛地用于功率管理集成電路(PMIC)以及切換式電源供應(yīng)器(SMPS)，該兩者通常被作為L(zhǎng)ED驅(qū)動(dòng)器使用。
[0003]在近年內(nèi)，令人感興趣的有效“綠能”電子裝置穩(wěn)定增加，迫使裝置制造商尋求更高的變換效率和更低的備用功耗。切換模式功率IC需要整合的起動(dòng)電路和脈寬調(diào)變(PWM)電路。令人遺憾，一般的高壓起動(dòng)電路使用一功率電阻器方法，其中功率在起動(dòng)后持續(xù)由功率電阻器消散。功率電阻器是被選擇為使得它將在起動(dòng)操作期間為電容器和PWM電路提供充電電流。PWM電路將繼續(xù)操作，直到它的Vcc電壓低于最小工作電壓額定，在那個(gè)點(diǎn)輔助電壓被施加至PWM電路的Vcc。PWM電路是在5V?30V之間正常操作。
[0004]在近年的進(jìn)一步發(fā)展是在LED驅(qū)動(dòng)IC中使用電源線電壓(即AC100?240V)來(lái)驅(qū)動(dòng)LED。這些LED驅(qū)動(dòng)IC常規(guī)上使用降壓轉(zhuǎn)換器并且包括高壓切換類(lèi)型NMOS，以提供電流來(lái)驅(qū)動(dòng)LED。傳統(tǒng)的解決方法也使用高壓空乏型M0S，以提供參考電壓或者功率以供應(yīng)內(nèi)部電路。不過(guò)，高壓空乏型MOS需要額外的電路區(qū)域和額外的掩模以供形成。因此，有對(duì)現(xiàn)存的傳統(tǒng)解決辦法之外的另一種選擇的需求。

【發(fā)明內(nèi)容】

[0005]一些示例實(shí)施例因此指向一個(gè)η-通道金屬氧化物場(chǎng)效應(yīng)晶體管(NM0S或者nMOSFET)，其包括一嵌入的高壓結(jié)柵極場(chǎng)效應(yīng)晶體管(JFET)。在一些例子中，NMOS嵌入的JFET可能至少部分基于對(duì)標(biāo)準(zhǔn)高壓(HV)工藝的修改而提供，且可能不需要另外的掩模或者程序。以這種方法，本發(fā)明的具體實(shí)施例可能使用現(xiàn)有的半導(dǎo)體裝置工藝，通過(guò)把HVJFET嵌入NMOS的源極或漏極邊緣而提供在一相對(duì)小區(qū)域中的高壓JFET。
[0006]在一個(gè)示例實(shí)施例中，提供一半導(dǎo)體裝置，其包括P型襯底、設(shè)置為鄰近該襯底的N型阱區(qū)、設(shè)置為鄰近該N型阱區(qū)的P型阱區(qū)、以及設(shè)置為鄰近該N型阱及在該第一和第二P型阱區(qū)的相對(duì)側(cè)的N+摻雜區(qū)。P型阱區(qū)包括P+摻雜區(qū)、第三N+摻雜區(qū)和柵極結(jié)構(gòu)，第三N+摻雜區(qū)被安插在P+摻雜區(qū)和柵極結(jié)構(gòu)之間。
[0007]根據(jù)第二示例實(shí)施例，提供一半導(dǎo)體裝置，其包括P型襯底、設(shè)置為鄰近該襯底的N型阱區(qū)、設(shè)置為鄰近該N型阱區(qū)的第一和第二 P型阱區(qū)、以及設(shè)置為鄰近N型阱區(qū)及該襯底的一第三P型阱區(qū)。N型阱區(qū)包含第一和第二 P型阱區(qū)，使得該N型阱區(qū)的至少一部分被安插在該第一和第二，第二和第三，以及第一和第三P型阱區(qū)之間。半導(dǎo)體裝置更進(jìn)一步包括設(shè)置為鄰近該N型阱及在該第一和第二 P型阱區(qū)的相對(duì)側(cè)的第一和第二 N+摻雜區(qū)。第三P型阱包括第三P+摻雜區(qū)，第二 P型阱區(qū)包括第二 P+摻雜區(qū)，且該第一 P型阱包括第一P+摻雜區(qū)、第三N+摻雜區(qū)和一柵極結(jié)構(gòu)，第三N+摻雜區(qū)被安插在該第一 P+摻雜區(qū)和該柵極結(jié)構(gòu)之間。第一 P型阱區(qū)的至少一部分被安插在該第一 P+摻雜區(qū)及該第一 N+摻雜區(qū)之間。
[0008]根據(jù)第三示例實(shí)施例，提供一半導(dǎo)體裝置，其包含P型襯底、設(shè)置為鄰近襯底的N型阱區(qū)、設(shè)置為鄰近N型阱區(qū)的第一 P型阱區(qū)、設(shè)置為鄰近N型阱區(qū)以及襯底的第二 P型阱區(qū)、以及設(shè)置為鄰近N型阱區(qū)以及在第一 P型阱區(qū)的相對(duì)側(cè)的第一及第二 N+摻雜區(qū)。該N型阱區(qū)包含第一 P型阱區(qū)，使得N型阱區(qū)的至少一部分介于第一及第二 P型阱區(qū)之間。該第二 P型阱包含第二 P+摻雜區(qū)，以及第一 P型阱區(qū)包含第一 P+摻雜區(qū)、第三N+摻雜區(qū)以與柵極結(jié)構(gòu)，該第三N+摻雜區(qū)介于P+摻雜區(qū)以與柵極結(jié)構(gòu)之間。第二 P型阱區(qū)的至少一部分介于第一 P+摻雜區(qū)以及第一 N+摻雜區(qū)之間。
[0009]本發(fā)明以上所述的實(shí)施例和其他細(xì)節(jié)被描述于下文中，本發(fā)明中具有嵌入的JFET的NMOS的相應(yīng)和其他實(shí)施例亦被描述于下文中。
【專(zhuān)利附圖】

【附圖說(shuō)明】
[0010]上述已概括說(shuō)明本發(fā)明，現(xiàn)在伴隨圖式(其并不一定依比例繪制)作為參考，且其中:
[0011]圖1a描繪傳統(tǒng)的降壓轉(zhuǎn)換器電路的方塊圖；
[0012]圖1b描繪示例實(shí)施例的方塊圖；
[0013]圖2a描繪根據(jù)本發(fā)明第一示例實(shí)施例的等效電路表現(xiàn)；
[0014]圖2b描繪根據(jù)該第一示例實(shí)施例的半導(dǎo)體裝置的俯視圖；
[0015]圖2c描繪圖2b說(shuō)明的半導(dǎo)體裝置沿線A-A'以及B-B'的兩個(gè)橫截面圖；
[0016]圖3a描繪根據(jù)本發(fā)明第二示例實(shí)施例的等效電路表現(xiàn)；
[0017]圖3b描繪根據(jù)該第二示例實(shí)施例的半導(dǎo)體裝置的俯視圖；
[0018]圖3c描繪圖3b說(shuō)明的半導(dǎo)體裝置沿線A-A'以及B-B'的兩個(gè)橫截面圖；
[0019]圖4a描繪根據(jù)本發(fā)明第三示例實(shí)施例的等效電路表現(xiàn)；
[0020]圖4b描繪根據(jù)該第三示例實(shí)施例的半導(dǎo)體裝置的俯視圖；
[0021]圖4c描繪圖4b說(shuō)明的半導(dǎo)體裝置沿線A-A'以及B-B'的兩個(gè)橫截面圖；
[0022]圖5a描繪第四示例實(shí)施例的電性圖；
[0023]圖5b描繪根據(jù)該第四示例實(shí)施例的半導(dǎo)體裝置的俯視圖；
[0024]圖5c描繪圖5b說(shuō)明的半導(dǎo)體裝置沿線A-A'以及B-B'的兩個(gè)橫截面圖；
[0025]圖6a描繪根據(jù)第五示例實(shí)施例的半導(dǎo)體裝置的俯視圖；以及
[0026]圖6b描繪圖6a說(shuō)明的半導(dǎo)體裝置沿線A-A'以及B-B'的兩個(gè)橫截面圖。
[0027]【符號(hào)說(shuō)明】
[0028]101JFET
[0029]102NM OS
[0030]103IC 封裝
[0031]201P型材料襯底
[0032]205額外的P型阱區(qū)
[0033]207第一 P型阱區(qū)
[0034]208N 型阱區(qū)[0035]209第一 N+摻雜區(qū)
[0036]210第二 N+摻雜區(qū)
[0037]211柵極結(jié)構(gòu)
[0038]212P-頂部分
[0039]213N 型層
[0040]214P+摻雜區(qū)
[0041]215第三N+摻雜區(qū)
[0042]216場(chǎng)氧化部分
[0043]305第三P型阱區(qū)
[0044]307,405第二 P 型阱區(qū)
[0045]308、409第二 P+摻雜區(qū)
[0046]309第三P+摻雜區(qū)
【具體實(shí)施方式】
[0047]參照附圖，本發(fā)明的一些實(shí)施例將更充分地描述于下文，附圖中顯示部分，并非所有，本發(fā)明的實(shí)施例。事實(shí)上，本發(fā)明的各種實(shí)施例可以用許多不同的形式體現(xiàn)，且不應(yīng)被理解為僅限于此處提出的實(shí)施方案，反而是通過(guò)提供這些實(shí)施例使本
【發(fā)明內(nèi)容】
將符合適用的法律規(guī)定。
[0048]一些本發(fā)明的示例實(shí)施例可提供NM0S，例如具有嵌入JFET (例如高壓JFET)的高壓切換類(lèi)型NM0S。例如，該JFET可被嵌入在NMOS的源極或漏極邊緣。示例實(shí)施例的JFET可因此被提供在一相對(duì)小區(qū)域中。再者，示例實(shí)施例的JFET在一些例子中可提供相同于或近乎相同于高壓切換類(lèi)型NMOS的擊穿電壓。示例實(shí)施例可使用N型阱來(lái)形成該嵌入JFET的通道，例如NJFET。示例實(shí)施例可允許，例如通過(guò)調(diào)整與NMOS源極相關(guān)的P型阱或高壓N型阱(HVNW)的間隔來(lái)改變嵌入JFET的夾止電壓。另一示例實(shí)施例可允許通過(guò)調(diào)整與NMOS源極相關(guān)的P型阱的寬度來(lái)改變線性以及飽和區(qū)的特性。例如JFET從線性至飽和區(qū)的轉(zhuǎn)換可更急遽，例如突然增加P型阱的寬度。
[0049]示例實(shí)施例在一些例子中，可至少部分使用標(biāo)準(zhǔn)高壓(HV)工藝而制成，例如不需要使用任何額外掩?；蚬に?。示例實(shí)施例可使用硅局部氧化(LOCOS)工藝、淺溝道隔離(STI)工藝、深溝道隔離(DTI)工藝、絕緣層上硅晶(SOI)工藝、外延(EPI)(例如N/P-EPI)工藝、及/或非EPI工藝。嵌入JFET的N通道，例如NJFET，可被體現(xiàn)為，例如N型阱、N型漂移層、N型緩沖層、或/及N型深阱。根據(jù)示例實(shí)施例，HV JFET可被嵌入各種結(jié)構(gòu)的HVNMOS中，例如圓形結(jié)構(gòu)HV NMOS或橢圓結(jié)構(gòu)HV NMOS0本發(fā)明的示例實(shí)施例在一些例子中，可被應(yīng)用至電流源或減壓裝置。例如通過(guò)如上所討論地調(diào)整HV JFET夾止電壓，某些示例實(shí)施例可被配置以供應(yīng)5V以及30V之間的功率至脈寬調(diào)變(PWM)電路。
[0050]圖1a描繪傳統(tǒng)的降壓轉(zhuǎn)換電路的方塊圖，其例如可被用以驅(qū)動(dòng)LED。如圖1a所示，該傳統(tǒng)的降壓轉(zhuǎn)換電路需要高壓空乏型NM0S，以提供參考電壓或功率，以供應(yīng)內(nèi)部電路及個(gè)別的M0SFET，以提供電流來(lái)驅(qū)動(dòng)負(fù)載。因?yàn)镠V空乏型NMOS以及HV MOSFET存在于分開(kāi)的集成電路(IC)封裝中，傳統(tǒng)降壓轉(zhuǎn)換電路的整體尺寸可能會(huì)相對(duì)較大。比較之下，圖1b描繪本發(fā)明的示例實(shí)施例的方塊圖，其通過(guò)將JFET101嵌入在NM0S102中來(lái)將JFET101以及HV NM0S102提供在單一 IC封裝103中。因此，相較于圖1a所描繪的傳統(tǒng)降壓轉(zhuǎn)換電路，整個(gè)電路保持類(lèi)似的電性，但具有減小的封裝(footprint)。
[0051]現(xiàn)轉(zhuǎn)向圖2a至圖6b，各種本發(fā)明示例實(shí)施例的結(jié)構(gòu)現(xiàn)將討論如下。
[0052]圖2a描繪第一示例實(shí)施例的等效電路的方塊圖，其中嵌入JFET101的柵極(G)與NM0S102的源極(S)相結(jié)合。圖2b描繪第一示例實(shí)施例的示例配置的俯視圖，其中嵌入JFET101的柵極與NM0S102的源極相結(jié)合。如圖所示，此示例配置提供靠近NM0S102的源極端的兩嵌入JFET。嵌入JFET101的其中之一的大約位置由虛線所圍繞。為了理解嵌入JFET101的結(jié)構(gòu)以及其如何與NMOS的結(jié)構(gòu)相符，請(qǐng)參考圖2c，其中沿圖2b的線A-A'以及B-B'描繪兩橫截面圖。根據(jù)一些實(shí)施例，沿著B(niǎo)-B’線繪制的橫截面圖(從第2b圖的俯視圖的視角)可相同于沿著A-A’線繪制的橫截面圖，如第二條虛線的A-A’線所指出。根據(jù)此實(shí)施例，A-A’實(shí)線透過(guò)其通過(guò)的第一 P型阱區(qū)207與A-A’虛線透過(guò)其通過(guò)的第一 P型阱區(qū)207之間的距離可被調(diào)整，以調(diào)整嵌入JFET101的夾止電壓。然而，根據(jù)結(jié)構(gòu)其他示例實(shí)施例的結(jié)構(gòu)，該些橫截面圖可能不會(huì)相同。
[0053]從圖2c中沿線A-A’的橫截面圖可見(jiàn)，根據(jù)所描繪的示例實(shí)施例，P型材料襯底201可被提供為具有配置于其上的N型阱區(qū)208，例如高壓N型阱(HVNW)區(qū)。第一 P型阱區(qū)207可被設(shè)置為鄰近該N型阱區(qū)208。通過(guò)比較描繪于圖2b的俯視圖中沿著兩條A-A’線的兩個(gè)橫截面圖與沿著B(niǎo)-B’線的橫截面圖將可理解，根據(jù)一示例實(shí)施例，第二 P型阱區(qū)可更被設(shè)置為鄰近該N型阱區(qū)。該N型阱區(qū)208可因此包含該第一及第二 P型阱區(qū)207，使得N型阱區(qū)208的至少一部分介于第一及第二 P型阱區(qū)207之間。再如圖2c所示，第一及第二 N+摻雜區(qū)209、210可被設(shè)置為鄰近該N型阱區(qū)208以及在該第一 P型阱區(qū)207的相對(duì)側(cè)。如圖所示，該第一 N+摻雜區(qū)209對(duì)應(yīng)于嵌入JFET101的源極，而該第二 N+摻雜區(qū)210對(duì)應(yīng)于NM0S102以及嵌入JFET101的漏極。再如圖2c所示，第一 P型阱區(qū)207可包含P+摻雜區(qū)214、第三N+摻雜區(qū)215、以與柵極結(jié)構(gòu)211，該第三N+摻雜區(qū)215介于P+摻雜區(qū)214以及該柵極結(jié)構(gòu)211之間。柵極結(jié)構(gòu)211可賦能第三N+摻雜區(qū)215以及P+摻雜區(qū)214的共同操作，如圖所示，第三N+摻雜區(qū)215以及P+摻雜區(qū)214共同地對(duì)應(yīng)于NM0S102的源極以及嵌入JFET101的柵極。
[0054]場(chǎng)氧化部分(FOX) 216可更被設(shè)置為鄰近N型阱區(qū)208。例如第一 FOX部分可被設(shè)置為鄰近第一 N+摻雜區(qū)209的一末端，第二 FOX部分可介于第一 N+摻雜區(qū)209的末端以及P+摻雜區(qū)214的末端、以及第三FOX部分可介于P型阱區(qū)以及第二 N+摻雜區(qū)210的末端之間，且更介于柵極結(jié)構(gòu)211以及第一 P型阱區(qū)207之間。額外的P型阱區(qū)205亦可設(shè)置為鄰近N型阱區(qū)208以及介于第一 FOX部分216以及P型襯底之間。N型層213以及P-頂部分212亦可再設(shè)置為鄰近N型阱區(qū)208，N型層213介于第三FOX部分216以及P-頂部分212之間。
[0055]圖3a描繪第二示例實(shí)施例的等效電路的方塊圖，其中嵌入JFET101的柵極(G)被隔離。圖3b描繪第二示例實(shí)施例的示例配置的俯視圖，其中嵌入JFET101的柵極被隔離。雖然圖3b中僅示出一半的NM0S102，此示例配置亦可提供靠近NM0S102的源極端的兩個(gè)嵌入JFET0為了理解嵌入JFET101的結(jié)構(gòu)以及其如何與NMOS的結(jié)構(gòu)相符，請(qǐng)參考圖3c，其中沿圖3b的線A-A'以及B-B'描繪兩橫截面圖。
[0056]從圖3c中沿著線B-B’的橫截面圖可看到，根據(jù)所描繪的示例實(shí)施例，P型材料襯底201可被提供為具有設(shè)置于其上的N型阱區(qū)208。參考描繪于圖2c的第一實(shí)施例，第一P型阱區(qū)207可被設(shè)置為鄰近N型阱區(qū)208，以及第一及第二 N+摻雜區(qū)209、210可被設(shè)置為鄰近N型阱區(qū)208以及在第一 P型阱區(qū)207的相對(duì)側(cè)。如圖所示，該第一 N+摻雜區(qū)209對(duì)應(yīng)于嵌入JFET101的源極，而該第二 N+摻雜區(qū)210對(duì)應(yīng)于NM0S102以及嵌入JFET101的漏極。再如圖2c所示，第一 P型阱區(qū)207可包含第一 P+摻雜區(qū)214、第三N+摻雜區(qū)215、以與柵極結(jié)構(gòu)211，該第三N+摻雜區(qū)215介于第一 P+摻雜區(qū)214以與柵極結(jié)構(gòu)211之間。柵極結(jié)構(gòu)211可賦能第三N+摻雜區(qū)215以及第一 P+摻雜區(qū)的共同操作，如圖所示，第三N+摻雜區(qū)215以及第一 P+摻雜區(qū)共同地對(duì)應(yīng)于HV NM0S102的源極。
[0057]第二 P型阱區(qū)307可亦被設(shè)置為鄰近該N型阱區(qū)208。如圖所示，N型阱區(qū)可包含第一及第二 P型阱區(qū)207、307，使得N型阱區(qū)208的部分介于該兩者之間。第一 P型阱區(qū)207以及第二 P型阱區(qū)307之間的距離可被調(diào)整，以調(diào)整嵌入JFET的夾止電壓。如圖所示，第二 P型阱區(qū)可包含第二 P+摻雜區(qū)308，其對(duì)應(yīng)于嵌入JFET的被隔離柵極。
[0058]如沿線A-A’的橫截面圖所示，第三P型阱區(qū)305可亦被設(shè)置為鄰近N型阱區(qū)208以及P型襯底201。如圖所示，第三P型阱區(qū)305可具有設(shè)置于其上的第三P+摻雜區(qū)309，其可對(duì)應(yīng)于嵌入JFET101的基極。通過(guò)回去參閱圖3b將更容易理解，第三P型阱區(qū)305的部分可介于第三P+摻雜區(qū)309以及第一 N+摻雜區(qū)209之間。再者，部分的N型阱區(qū)208可介于第二 P型阱區(qū)307以及第三P型阱區(qū)305之間以及介于第一 P型阱區(qū)207以及第三P型阱區(qū)305之間。
[0059]FOX部分216可亦被設(shè)置為鄰近N型阱區(qū)208。例如參考沿線B_B’的橫截面圖，第一 FOX部分可被設(shè)置為鄰近第一 N+摻雜區(qū)209的末端，第二 FOX部分可介于第一 N+摻雜區(qū)209的末端以及第二 P+摻雜區(qū)308的末端之間，第三FOX部分可介于第二 P+摻雜區(qū)308的末端以及第一 P+摻雜區(qū)214的末端之間，以及第四FOX部分可介于第一 P型阱區(qū)207以及第二 N+摻雜區(qū)210的末端之間，且第四FOX部分更介于柵極結(jié)構(gòu)211以及第一 P型阱區(qū)207之間。N型層213以及P-頂部分212亦可被設(shè)置為鄰近N型阱區(qū)208，該N型層213介于第四FOX部分216以及P-頂部分212之間。
[0060]圖4a描繪第三示例實(shí)施例的等效電路的方塊圖，其中嵌入JFET101的柵極(G)是單獨(dú)的。圖4b描繪第二示例實(shí)施例的示例配置的俯視圖，其中嵌入JFET101的柵極是單獨(dú)的。雖然僅有一半的NM0S102示于圖3b中，此示例配置亦可提供靠近NM0S102的源極端的兩個(gè)嵌入JFET。為了理解嵌入JFET101的結(jié)構(gòu)以及其如何與NMOS的結(jié)構(gòu)相符，請(qǐng)參考圖4c，其中沿圖4b的線A-A'以及B-B'描繪兩橫截面圖。
[0061]從圖4c中沿著線B-B’的橫截面圖可看到，根據(jù)所描繪的示例實(shí)施例，P型材料襯底201可被提供為具有設(shè)置于其上的N型阱區(qū)208。參考描繪于圖2c的第一實(shí)施例，第一P型阱區(qū)207可被設(shè)置為鄰近N型阱區(qū)208，以及第一及第二 N+摻雜區(qū)209、210可被設(shè)置為鄰近N型阱區(qū)208以及在第一 P型阱區(qū)207的相對(duì)側(cè)。如圖所示，該第一 N+摻雜區(qū)209對(duì)應(yīng)于嵌入JFET101的源極，而該第二 N+摻雜區(qū)210對(duì)應(yīng)于NM0S102以及嵌入JFET101的漏極。再如圖2c所示，第一 P型阱區(qū)207可包含P+摻雜區(qū)214、第三N+摻雜區(qū)215、以與柵極結(jié)構(gòu)211，該第三N+摻雜區(qū)215介于P+摻雜區(qū)214以及該柵極結(jié)構(gòu)211之間。柵極結(jié)構(gòu)211可賦能第三N+摻雜區(qū)215以及P+摻雜區(qū)214的共同操作，如圖所示，第三N+摻雜區(qū)215以及P+摻雜區(qū)214共同地對(duì)應(yīng)于NM0S102的源極。[0062]如沿著線A-A’的橫截面圖所示，第二 P型阱區(qū)405亦可被設(shè)置為鄰近N型阱區(qū)208以及P型襯底201。如圖所示，第二 P型阱區(qū)405可具有設(shè)置于其上的第二 P+摻雜區(qū)409，其可對(duì)應(yīng)于嵌入JFET101的柵極。通過(guò)回去參閱圖4b將更容易理解，部分的第二 P型阱區(qū)405可介于第一 P+摻雜區(qū)409以及第一 N+摻雜區(qū)209之間。繼續(xù)參閱圖4b，“上面的” P型阱區(qū)405以及“下面的”P(pán)型阱區(qū)405之間的距離(也就是說(shuō)，P型阱區(qū)405在HVNW208的任一側(cè))可被調(diào)整，以調(diào)整嵌入JFET101的夾止電壓。
[0063]FOX部分216可被設(shè)置為鄰近N型阱區(qū)208。例如第一 FOX部分可被設(shè)置為鄰近第一 N+摻雜區(qū)209的末端；第二 FOX部分可介于第一 N+摻雜區(qū)209的末端以及第一 P+摻雜區(qū)214的末端之間；以及第三FOX部分可介于第一 P型阱區(qū)以及第二 N+摻雜區(qū)210的末端之間以及更介于柵極結(jié)構(gòu)211以及第一 P型阱區(qū)207之間。N型層213以及P-頂部分212亦可被設(shè)置為鄰近N型阱區(qū)208，N型層213介于第三FOX部分216以及P-頂部分212之間。
[0064]現(xiàn)在參考圖5a、圖5b以及圖5c，第三示例實(shí)施例中嵌入JFET101的柵極是單獨(dú)的，第三示例實(shí)施例可形成多通道嵌入JFET結(jié)構(gòu)的基礎(chǔ)，其可增加JFET漏極電流。例如圖5a描繪五通道JFET與單一通道JFET的漏極電流之間的比較。如圖所示，在可比較的Vds電壓之下，五通道JFET結(jié)構(gòu)可產(chǎn)生比單一通道JFET結(jié)構(gòu)多于五倍的漏極電流。如圖5b所示，多通道嵌入JFET結(jié)構(gòu)可通過(guò)復(fù)制沿著NMOS周邊的描繪于圖4b中的單一通道單獨(dú)柵極嵌入JFET的結(jié)構(gòu)而提供。更確切地，由描繪于圖5c中的A-A’以及B-B’橫截面圖可看到，其內(nèi)部結(jié)構(gòu)近乎相同于描繪于圖4c中單一通道單獨(dú)柵極嵌入JFET的內(nèi)部結(jié)構(gòu)。然而，某些示例實(shí)施例可呈現(xiàn)差異，例如描繪于圖5b以及圖5c中的第二 P+摻雜區(qū)409的配置中，可(例如)向內(nèi)偏移。
[0065]圖6a以及圖6b描繪圖4b以及圖4c的單獨(dú)柵極嵌入JFET的其他變化。在此示例實(shí)施例中，嵌入JFET是形成為鄰近NMOS漏極210，而非鄰近NMOS源極。如由圖6a以及圖6b中所示，在如上討論的漏極側(cè)嵌入JFET以及源極側(cè)嵌入JFET之間可有微小至不顯著的結(jié)構(gòu)差異。
[0066]示例實(shí)施例的N型阱區(qū)208可由N型阱、N型漂移層、N型緩沖層、N型深阱所形成。示例實(shí)施例的P型阱區(qū)可利用P型阱以及P+埋層或P-注入進(jìn)行疊層。在一些例子中，示例實(shí)施例的N型阱區(qū)208亦可為N-注入。
[0067]示例實(shí)施例可因此提供嵌入于NMOS (例如HV NM0S)的相對(duì)小尺寸的JFET，例如NJFET或HV NJFET0再者，示例實(shí)施例可被應(yīng)用至標(biāo)準(zhǔn)HV工藝而不需要使用額外掩?；蚬に?。因此，可包含JFET以及NMOS兩者的電路(例如降壓轉(zhuǎn)換電路)可從此處提供的NMOS嵌入JFET結(jié)構(gòu)所提供的減小的電路封裝獲益。
[0068]在本文提出的本發(fā)明的其他實(shí)施例及許多修改將提示熟悉本領(lǐng)域人士所作出的發(fā)明，然而這些發(fā)明已涉及上述說(shuō)明和相關(guān)圖式所提出的教導(dǎo)。因此，可以理解的的是，發(fā)明不局限于已公開(kāi)的特定實(shí)施例，修改和其他實(shí)施例將被包含在所附權(quán)利要求項(xiàng)的范圍之中，再者，盡管上述說(shuō)明和相關(guān)圖式只描述了涵蓋某些單元和/或功能的示例性的組合的示例性實(shí)施例，應(yīng)當(dāng)理解的是，不同單元和/或功能的組合可以由不同實(shí)施例所提供，卻不偏離所附權(quán)利要求項(xiàng)的范圍。在這方面，例如不僅前述所明確地描述的，除了以上所述，單元和/或功能上的不同組合也包括于一些所附權(quán)利要求項(xiàng)之內(nèi)。雖然本文使用特定名詞，它們被只用于通例和描述之用，而不為了局限的目的。
【權(quán)利要求】
1.一種半導(dǎo)體裝置，包括: 一 P型襯底； 一 N型阱區(qū)，被設(shè)置為鄰近該襯底； 一 P型阱區(qū)，被設(shè)置為鄰近該N型阱區(qū)；以及 第一及第二 N+摻雜區(qū)，被設(shè)置為鄰近該N型阱以及在該第一及第二 P型阱區(qū)的相對(duì)側(cè)； 其中該P(yáng)型阱區(qū)包含一 P+摻雜區(qū)、一第三N+摻雜區(qū)以及一柵極結(jié)構(gòu)，該第三N+摻雜區(qū)介于該P(yáng)+摻雜區(qū)以及該柵極結(jié)構(gòu)之間。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，更包含一第二P型阱區(qū)，該N型阱區(qū)包含該第一及第二 P型阱區(qū)，使得該N型阱區(qū)的至少一部分介于該第一及第二 P型阱區(qū)之間。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，更包含被設(shè)置為鄰近該N型阱區(qū)的第一、第二、以及第三場(chǎng)氧化(FOX)部分，該第一FOX部分更被設(shè)置為鄰近該第一N+摻雜區(qū)，該第二FOX部分介于該第一 N +摻雜區(qū)以及該P(yáng)+摻雜區(qū)之間，以及該第三FOX部分介于該P(yáng)型阱以及該第二 N+摻雜區(qū)之間及介于該柵極結(jié)構(gòu)以及該P(yáng)型阱之間。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體裝置，更包含被設(shè)置為鄰近該N型阱區(qū)的一N型層以及一 P-頂部分，該N型層介于該第三FOX部分以及該P(yáng)-頂部分之間。
5.根據(jù)權(quán)利要求3所述的半導(dǎo)體裝置，更包含一額外P型阱區(qū)，其被設(shè)置為鄰近該N型阱以及介于該第一 FOX部分以及該P(yáng)型襯底之間。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其中一結(jié)柵極場(chǎng)效應(yīng)晶體管(JFET)的一源極是關(guān)聯(lián)于該第一 N+摻雜區(qū)，該JFET的一漏極是關(guān)聯(lián)于該第二 N+摻雜區(qū)，以及該JFET的一柵極是關(guān)聯(lián)于該P(yáng)+摻雜區(qū)以及該第三N+摻雜區(qū)。
7.根據(jù)權(quán)利要求6所述的半導(dǎo)體裝置，其中一η-通道金屬氧化物場(chǎng)效應(yīng)晶體管(NMOS)的一源極是關(guān)聯(lián)于該P(yáng)+摻雜區(qū)以及該第三N+摻雜區(qū)，以及該NMOS的一漏極是關(guān)聯(lián)于該第二 N+摻雜區(qū)。
8.一種用以制造一半導(dǎo)體裝置的方法，包括: 提供一 P型襯底； 提供一 N型阱區(qū)，被設(shè)置為鄰近該襯底； 提供一 P型阱區(qū)，被設(shè)置為鄰近該N型阱區(qū)；以及 提供第一及第二 N+摻雜區(qū)，被設(shè)置為鄰近該N型阱以及在該第一及第二 P型阱區(qū)的相對(duì)側(cè)； 其中該P(yáng)型阱區(qū)包含一 P+摻雜區(qū)、一第三N+摻雜區(qū)以及一柵極結(jié)構(gòu)，該第三N+摻雜區(qū)介于該P(yáng)+摻雜區(qū)以及該柵極結(jié)構(gòu)之間。
9.根據(jù)權(quán)利要求8所述的方法，更包含提供一第二P型阱區(qū)，該N型阱區(qū)包含該第一及第二 P型阱區(qū)，使得該N型阱區(qū)的至少一部分介于該第一及第二 P型阱區(qū)之間。
10.根據(jù)權(quán)利要求8所述的方法，更包含提供被設(shè)置為鄰近該N型阱區(qū)的第一、第二、以及第三場(chǎng)氧化(FOX)部分，該第一FOX部分更被設(shè)置為鄰近該第一N+摻雜區(qū)，該第二FOX部分更介于該第一 N+摻雜區(qū)以及該P(yáng)+摻雜區(qū)之間，以及該第三FOX部分介于該P(yáng)型阱以及該第二 N+摻雜區(qū)之間以及更介于該柵極結(jié)構(gòu)以及該P(yáng)型阱之間。
11.根據(jù)權(quán)利要求10所述的方法，更包含提供一N型層以及一 P-頂部分，被設(shè)置為鄰近該N型阱區(qū)，該N型層介于該第三FOX部分以及該P(yáng)-頂部分之間。
12.根據(jù)權(quán)利要求10所述的方法，更包含提供一額外P型阱區(qū)，其被設(shè)置為鄰近該N型阱以及介于該第一 FOX部分以及該P(yáng)型襯底之間。
13.根據(jù)權(quán)利要求8所述的方法，其中一結(jié)柵極場(chǎng)效應(yīng)晶體管(JFET)的一源極是關(guān)聯(lián)于該第一 N+摻雜區(qū),該JFET的一漏極是關(guān)聯(lián)于該第二 N+摻雜區(qū),該JFET的一柵極是關(guān)聯(lián)于該P(yáng)+摻雜區(qū)以及該第三N+摻雜區(qū)，一 η-通道金屬氧化物場(chǎng)效應(yīng)晶體管(NMOS)的一源極是關(guān)聯(lián)于該P(yáng)+摻雜區(qū)以及該第三N+摻雜區(qū)，以及該NMOS的一漏極是關(guān)聯(lián)于該第二 N+慘雜區(qū)。
14.一種半導(dǎo)體裝置，包括: 一 P型襯底； 一 N型阱區(qū)，被設(shè)置為鄰近該襯底； 一第一 P型阱區(qū)，被設(shè)置為鄰近該N型阱區(qū)； 一第二 P型阱區(qū)，被設(shè)置為鄰近該N型阱區(qū)以及該襯底，該N型阱區(qū)包含該第一 P型阱區(qū)，使得該N型阱區(qū)的至少一部分介于該第一及第二 P型阱區(qū)之間；以及 第一及第二 N+摻雜區(qū)，其被設(shè)置為鄰近該N型阱區(qū)以及在該第一 P型阱區(qū)的相對(duì)側(cè)； 其中該第二 P型阱區(qū)包含一第二 P+摻雜區(qū)，以及該第一 P型阱區(qū)包含一第一 P+摻雜區(qū)、一第三N+摻雜區(qū)以及一柵極結(jié)構(gòu)，該第三N+摻雜區(qū)介于該P(yáng)+摻雜區(qū)以及該柵極結(jié)構(gòu)之間；以及 其中該第二 P型阱區(qū)的至少一部分介于該第一 P+摻雜區(qū)以及該第一 N+摻雜區(qū)之間。
15.根據(jù)權(quán)利要求14所述的半導(dǎo)體裝置，更包含一場(chǎng)氧化(FOX)部分，被設(shè)置為鄰近該N型阱區(qū)以及介于該第一 P型阱區(qū)以及該第二 N+摻雜區(qū)之間以及更介于該柵極結(jié)構(gòu)以及該第一 P型阱區(qū)之間。
16.根據(jù)權(quán)利要求15所述的半導(dǎo)體裝置，更包含被設(shè)置為鄰近該N型阱區(qū)的一P-頂部分以及一 N型層，該N型層介于該FOX部分以及該P(yáng)-頂部分之間。
17.根據(jù)權(quán)利要求14所述的半導(dǎo)體裝置，更包含一第三P型阱區(qū)，其包含一第三P+摻雜區(qū)，該第三P型阱區(qū)被設(shè)置為鄰近該N型阱區(qū)以及該襯底，使得該第三P型阱區(qū)的至少一部分介于該第三P+摻雜區(qū)以及該第一 N+摻雜區(qū)之間。
18.根據(jù)權(quán)利要求14所述的半導(dǎo)體裝置，其中一結(jié)柵極場(chǎng)效應(yīng)晶體管(JFET)的一源極是關(guān)聯(lián)于該第一 N+摻雜區(qū)，該JFET的一漏極是關(guān)聯(lián)于該第二 N+摻雜區(qū)，以及該JFET的一柵極是關(guān)聯(lián)于該第二 P+摻雜區(qū)。
19.根據(jù)權(quán)利要求18所述的半導(dǎo)體裝置，其中一η-通道金屬氧化物場(chǎng)效應(yīng)晶體管(NMOS)的一源極是關(guān)聯(lián)于該第一 P+摻雜區(qū)以及該第三N+摻雜區(qū)，以及該NMOS的一漏極是關(guān)聯(lián)于該第二 N+摻雜區(qū)。
20.根據(jù)權(quán)利要求17所述的半導(dǎo)體裝置，更包含: 第四、第五、第六以及第七P型阱區(qū)，其分別包含第四、第五、第六以及第七P+摻雜區(qū)；以及 被設(shè)置為鄰近該N型阱區(qū)的第四、第五、第六以及第七N+摻雜區(qū)，該第四、第五、第六以及第七N+摻雜區(qū)被設(shè)置在自該第二 N+摻雜區(qū)的該第二 P型阱區(qū)的一相對(duì)側(cè)； 其中該第四N+摻雜區(qū)介于該第二以及第四P型阱區(qū)之間，該第五N+摻雜區(qū)介于該第四以及第五P型阱區(qū)之間，該第六N+摻雜區(qū)介于該第五以及第六P型阱區(qū)之間，以及該第七N+摻雜區(qū)介于該第六以及第七P型阱區(qū)之間 。
【文檔編號(hào)】H01L27/085GK103928463SQ201310126266
【公開(kāi)日】2014年7月16日 申請(qǐng)日期:2013年4月12日 優(yōu)先權(quán)日:2013年1月11日
【發(fā)明者】陳永初, 陳立凡, 林鎮(zhèn)元 申請(qǐng)人:旺宏電子股份有限公司