接地屏蔽結(jié)構(gòu)及半導(dǎo)體器件的制作方法
【專利摘要】一種接地屏蔽結(jié)構(gòu)及半導(dǎo)體器件，該屏蔽結(jié)構(gòu)包括：襯底；位于襯底上方的介質(zhì)層；多個間隔排列的導(dǎo)電環(huán)，位于襯底或介質(zhì)層內(nèi)，導(dǎo)電環(huán)又包括多個間隔排列的子導(dǎo)電環(huán)，任意兩個子導(dǎo)電環(huán)中，其中一個子導(dǎo)電環(huán)被另一個子導(dǎo)電環(huán)包圍，相鄰兩個子導(dǎo)電環(huán)之間的間距小于相鄰兩個導(dǎo)電環(huán)之間的間距；接地環(huán)，與所有子導(dǎo)電環(huán)電連接。導(dǎo)電環(huán)被分割為多個子導(dǎo)電環(huán)，每個子導(dǎo)電環(huán)可等效為電阻，由于所有子導(dǎo)電環(huán)均與具有固定電位的接地環(huán)電連接，使得每個導(dǎo)電環(huán)中的所有子導(dǎo)電環(huán)并聯(lián)在一起；減小了每個導(dǎo)電環(huán)的電阻值，進(jìn)而使得接地屏蔽結(jié)構(gòu)向半導(dǎo)體器件中弓I入的寄生電阻效應(yīng)有所減小，提高了感應(yīng)器元件的品質(zhì)因數(shù)Q。
【專利說明】接地屏蔽結(jié)構(gòu)及半導(dǎo)體器件

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明屬于半導(dǎo)體【技術(shù)領(lǐng)域】，特別是涉及一種接地屏蔽結(jié)構(gòu)（Patterned Ground Shield，簡稱PGS)及一種具有該接地屏蔽結(jié)構(gòu)的半導(dǎo)體器件。

【背景技術(shù)】
[0002] 在現(xiàn)有集成電路如CMOS射頻集成電路（RFIC)中，電感是一種重要的電學(xué)器件，其 性能參數(shù)直接影響了集成電路的性能。集成電路中的電感大多為平面電感，如平面螺旋電 感。與傳統(tǒng)的線繞電感相比，平面電感具有成本低、易于集成、噪聲小和功耗低的優(yōu)點(diǎn)，更重 要的是它還能與現(xiàn)有集成電路工藝兼容。衡量電感性能好壞的一個重要指標(biāo)是品質(zhì)因數(shù)Q， 品質(zhì)因數(shù)Q越高，代表電感的性能越好。電感品質(zhì)因數(shù)Q的定義為：存儲于電感中的能量和 每一個振蕩周期損耗能量的比值。
[0003] 其中一種影響電感的品質(zhì)因數(shù)Q的重要因素為襯底損耗（substrate loss)。因 此，現(xiàn)有技術(shù)中有研究出利用減少襯底損耗的方法來提高電感的品質(zhì)因數(shù)Q，其中一種減少 襯底損耗的做法是在電感和襯底之間設(shè)置接地屏蔽結(jié)構(gòu)。這樣一來，電感所產(chǎn)生的大部分 電場線會終止于接地屏蔽結(jié)構(gòu)，而不會進(jìn)入襯底內(nèi)，從而減少了襯底損耗。
[0004] 雖然現(xiàn)有的接地屏蔽結(jié)構(gòu)減少了襯底損耗，但是實(shí)際應(yīng)用證明，向包含電感的半 導(dǎo)體器件中引入現(xiàn)有的接地屏蔽結(jié)構(gòu)之后，會降低電感的品質(zhì)因數(shù)Q。


【發(fā)明內(nèi)容】

[0005] 本發(fā)明要解決的問題是：現(xiàn)有接地屏蔽結(jié)構(gòu)無法提高電感的品質(zhì)因數(shù)Q。
[0006] 為解決上述問題，本發(fā)明提供了一種接地屏蔽結(jié)構(gòu)，包括：
[0007]襯底；
[0008] 位于所述襯底上方的介質(zhì)層；
[0009] 多個間隔排列的導(dǎo)電環(huán)，位于襯底或介質(zhì)層內(nèi)，任意兩個所述導(dǎo)電環(huán)中，一個導(dǎo)電 環(huán)被另一個導(dǎo)電環(huán)包圍；
[0010] 每個所述導(dǎo)電環(huán)包括多個間隔排列的子導(dǎo)電環(huán)，任意兩個所述子導(dǎo)電環(huán)中，一個 子導(dǎo)電環(huán)被另一個子導(dǎo)電環(huán)包圍，同一所述導(dǎo)電環(huán)中相鄰兩個所述子導(dǎo)電環(huán)之間的間距小 于相鄰兩個所述導(dǎo)電環(huán)之間的間距；
[0011] 接地環(huán)，與所有所述子導(dǎo)電環(huán)電連接。
[0012] 可選的，所述子導(dǎo)電環(huán)為：位于襯底內(nèi)的第一有源區(qū)環(huán)；
[0013] 或者，所述子導(dǎo)電環(huán)為：位于所述介質(zhì)層內(nèi)的多晶硅環(huán)，所述多晶硅環(huán)與襯底之間 被介質(zhì)層隔開；
[0014] 或者，所述子導(dǎo)電環(huán)為：位于所述介質(zhì)層內(nèi)的第一金屬環(huán)，所述第一金屬環(huán)與襯底 之間被所述介質(zhì)層隔開；
[0015] 或者，所述子導(dǎo)電環(huán)包括：位于所述介質(zhì)層內(nèi)的多晶硅環(huán)和第一金屬環(huán)，所述第一 金屬環(huán)位于多晶硅環(huán)上方，且所述第一金屬環(huán)和多晶硅環(huán)在襯底表面上的投影交疊，所述 多晶硅環(huán)與第一金屬環(huán)之間通過第一導(dǎo)電插塞電連接，所述多晶硅環(huán)與襯底之間被介質(zhì)層 隔開。
[0016] 可選的，當(dāng)所述子導(dǎo)電環(huán)為多晶硅環(huán)時，所述接地屏蔽結(jié)構(gòu)還包括：位于襯底內(nèi)的 第二有源區(qū)環(huán)，所述第二有源區(qū)環(huán)和多晶硅環(huán)在襯底表面上的投影交疊，且所述第二有源 區(qū)環(huán)和多晶硅環(huán)之間被介質(zhì)層隔開；
[0017] 當(dāng)所述子導(dǎo)電環(huán)為第一金屬環(huán)時，所述接地屏蔽結(jié)構(gòu)還包括：位于襯底內(nèi)的第二 有源區(qū)環(huán)，所述第二有源區(qū)環(huán)和第一金屬環(huán)之間被所述介質(zhì)層隔開；
[0018] 當(dāng)所述子導(dǎo)電環(huán)包括多晶硅環(huán)和第一金屬環(huán)時，所述接地屏蔽結(jié)構(gòu)還包括：位于 襯底內(nèi)的第二有源區(qū)環(huán)，所述第二有源區(qū)環(huán)、多晶硅環(huán)和第一金屬環(huán)在襯底表面上的投影 交疊，且所述第二有源區(qū)環(huán)和多晶硅環(huán)之間被介質(zhì)層隔開。
[0019] 可選的，當(dāng)所述子導(dǎo)電環(huán)包括所述多晶硅環(huán)和第一金屬環(huán)時，所述第一金屬環(huán)的 覽度小于多晶娃環(huán)的覽度。
[0020] 可選的，所述接地環(huán)包括：位于所述襯底內(nèi)的第三有源區(qū)環(huán)，所述第三有源區(qū)環(huán)在 襯底表面上的投影將所有所述子導(dǎo)電環(huán)在襯底表面上的投影包圍起來。
[0021] 可選的，還包括：互連線，位于所述介質(zhì)層內(nèi)；
[0022] 所述接地環(huán)與子導(dǎo)電環(huán)之間通過所述互連線電連接。
[0023] 可選的，所述接地環(huán)還包括：位于所述第三有源區(qū)環(huán)上方且位于介質(zhì)層內(nèi)的第二 金屬環(huán)，所述第二金屬環(huán)與所述互連線電連接，所述第三有源區(qū)環(huán)與第二金屬環(huán)之間通過 第二導(dǎo)電插塞電連接。
[0024] 可選的，所述第一金屬環(huán)、第二金屬環(huán)和互連線位于同一平面上，且所有所述第一 金屬環(huán)、第二金屬環(huán)和互連線為一體結(jié)構(gòu)。
[0025] 可選的，每個所述子導(dǎo)電環(huán)的形狀為長方形、六邊形、八邊形或圓形。
[0026] 可選的，每個所述子導(dǎo)電環(huán)具有2個開口，每個子導(dǎo)電環(huán)被所述2個開口分割為2 個子導(dǎo)電環(huán)單元，且所有子導(dǎo)電環(huán)的開口位于同一條直線上；
[0027] 位于所述開口一側(cè)的所有子導(dǎo)電環(huán)單元與一條互連線電連接，位于所述開口另一 側(cè)的所有子導(dǎo)電環(huán)單元與另一條互連線電連接；
[0028] 所述子導(dǎo)電環(huán)單元與互連線電連接的位置位于子導(dǎo)電環(huán)單元的二分之一處。
[0029] 可選的，所述導(dǎo)電環(huán)的數(shù)量為2至100個，每個導(dǎo)電環(huán)所包含的子導(dǎo)電環(huán)的數(shù)量為 2至10個。
[0030] 可選的，相鄰兩個所述導(dǎo)電環(huán)之間的間距為2微米至10微米，同一所述導(dǎo)電環(huán)中， 相鄰兩個所述子導(dǎo)電環(huán)之間的間距為〇. 01微米至2微米。
[0031] 可選的，所述導(dǎo)電環(huán)的寬度為0. 1微米至100微米，所述子導(dǎo)電環(huán)的寬度為0. 01 微米至2微米。
[0032] 另外，本發(fā)明還提供了一種半導(dǎo)體器件，包括：
[0033] 感應(yīng)器元件；
[0034] 上述任一所述的接地屏蔽結(jié)構(gòu)，位于所述感應(yīng)器元件下方，且所述接地屏蔽結(jié)構(gòu) 和感應(yīng)器元件之間被所述介質(zhì)層隔開。
[0035] 可選的，所述感應(yīng)器元件在襯底表面上的投影位于所述子導(dǎo)電環(huán)在襯底表面上的 投影內(nèi)。
[0036] 可選的，所述感應(yīng)器元件為電感、變壓器或巴倫。
[0037] 與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點(diǎn)：
[0038] 接地屏蔽結(jié)構(gòu)中的導(dǎo)電環(huán)被分割為多個子導(dǎo)電環(huán)，每個子導(dǎo)電環(huán)可等效為電阻， 由于所有子導(dǎo)電環(huán)均與具有固定電位的接地環(huán)電連接，使得每個導(dǎo)電環(huán)中的所有子導(dǎo)電環(huán) 并聯(lián)在一起；根據(jù)電阻的并聯(lián)原理可知，每個導(dǎo)電環(huán)中所有子導(dǎo)電環(huán)的并聯(lián)電連接方式，減 小了每個導(dǎo)電環(huán)的電阻值，故減小了接地屏蔽結(jié)構(gòu)中所有導(dǎo)電環(huán)的總電阻值，進(jìn)而使得接 地屏蔽結(jié)構(gòu)向包含感應(yīng)器元件的半導(dǎo)體器件中引入的寄生電阻效應(yīng)有所減小，提高了感應(yīng) 器元件的品質(zhì)因數(shù)Q。
[0039] 另外，將接地屏蔽結(jié)構(gòu)設(shè)置在感應(yīng)器元件下方，并給感應(yīng)器元件施加高頻信號時， 所有子導(dǎo)電環(huán)可形成多個耦合電容。由于所有子導(dǎo)電環(huán)均與具有固定電位的接地環(huán)電連 接，故使得接地屏蔽結(jié)構(gòu)中所有子導(dǎo)電環(huán)所形成的若干耦合電容串聯(lián)在一起；根據(jù)電容串 聯(lián)的原理可知，所有子導(dǎo)電環(huán)所形成的若干耦合電容的串聯(lián)電連接方式，減小了所有子導(dǎo) 電環(huán)所形成的若干耦合電容的總電容值，故使得接地屏蔽結(jié)構(gòu)向包含感應(yīng)器元件的半導(dǎo)體 器件中引入的寄生電容效應(yīng)有所減小，提高了感應(yīng)器元件的品質(zhì)因數(shù)Q。
[0040] 進(jìn)一步地，子導(dǎo)電環(huán)包括第一金屬環(huán)，接地環(huán)包括第二金屬環(huán)，接地屏蔽結(jié)構(gòu)還包 括與第二金屬環(huán)電連接的互連線，所述第一金屬環(huán)、第二金屬環(huán)及互連線位于同一平面上， 且所有第一金屬環(huán)、第二金屬環(huán)及互連線為一體結(jié)構(gòu)，不僅可以使得所有第一金屬環(huán)、第二 金屬環(huán)及互連線可以在同一步驟中形成，而且還可以減小接地屏蔽結(jié)構(gòu)中金屬互連線的密 度，使得在該接地屏蔽結(jié)構(gòu)上方設(shè)置感應(yīng)器元件時，可以避免接地屏蔽結(jié)構(gòu)中具有較大密 度的金屬互連線以致會造成較大的損耗，進(jìn)而提高了感應(yīng)器元件的品質(zhì)因數(shù)Q。
[0041] 進(jìn)一步地，子導(dǎo)電環(huán)包括多晶娃環(huán)及位于多晶娃環(huán)上方的第一金屬環(huán)，且第一金 屬環(huán)的寬度小于多晶硅環(huán)的寬度。這樣可以減小接地屏蔽結(jié)構(gòu)中金屬互連線的密度，使得 在該接地屏蔽結(jié)構(gòu)上方設(shè)置感應(yīng)器元件時，可以避免接地屏蔽結(jié)構(gòu)中具有較大密度的金屬 互連線會造成較大的損耗，進(jìn)而提高了感應(yīng)器元件的品質(zhì)因數(shù)Q。

【專利附圖】

【附圖說明】
[0042] 圖1是本發(fā)明的實(shí)施例一中接地屏蔽結(jié)構(gòu)的剖面圖；
[0043] 圖2是本發(fā)明的實(shí)施例一中接地屏蔽結(jié)構(gòu)的俯視圖，且圖1是沿圖2中AA方向的 剖面圖，為了能更清楚地說明接地屏蔽結(jié)構(gòu)的結(jié)構(gòu)，圖2未顯示襯底和襯底上方的介質(zhì)層；
[0044] 圖3是本發(fā)明的實(shí)施例二中接地屏蔽結(jié)構(gòu)的剖面圖；
[0045] 圖4是本發(fā)明的實(shí)施例二中接地屏蔽結(jié)構(gòu)的俯視圖，且圖3是沿圖4中AA方向的 剖面圖，為了能更清楚地說明接地屏蔽結(jié)構(gòu)的結(jié)構(gòu)，圖4未顯示襯底和襯底上方的介質(zhì)層；
[0046] 圖5是本發(fā)明的實(shí)施例二中接地屏蔽結(jié)構(gòu)的多晶硅環(huán)的俯視圖；
[0047] 圖6是本發(fā)明的實(shí)施例二中接地屏蔽結(jié)構(gòu)的第二有源區(qū)環(huán)及接地環(huán)的第三有源 區(qū)環(huán)的俯視圖；
[0048] 圖7是本發(fā)明的實(shí)施例三中接地屏蔽結(jié)構(gòu)的剖面圖；
[0049] 圖8是本發(fā)明的實(shí)施例三中接地屏蔽結(jié)構(gòu)的俯視圖，且圖7是沿圖8中AA方向的 剖面圖，為了能更清楚地說明接地屏蔽結(jié)構(gòu)的結(jié)構(gòu)，圖8未顯示襯底和襯底上方的介質(zhì)層；
[0050] 圖9是本發(fā)明的實(shí)施例四中接地屏蔽結(jié)構(gòu)的剖面圖；
[0051] 圖10是本發(fā)明的實(shí)施例四中接地屏蔽結(jié)構(gòu)的俯視圖，且圖9是沿圖10中AA方向 的剖面圖，為了能更清楚地說明接地屏蔽結(jié)構(gòu)的結(jié)構(gòu)，圖10未顯示襯底和襯底上方的介質(zhì) 層；
[0052] 圖11是本發(fā)明的一個實(shí)施例中電感的第一平面線圈的俯視圖；
[0053] 圖12是本發(fā)明的一個實(shí)施例中電感的第二平面線圈的俯視圖。

【具體實(shí)施方式】
[0054] 發(fā)明人經(jīng)過研究發(fā)現(xiàn)，造成現(xiàn)有接地屏蔽結(jié)構(gòu)無法提高電感的品質(zhì)因數(shù)Q的原因 為：在電感和襯底之間設(shè)置現(xiàn)有接地屏蔽結(jié)構(gòu)之后，給電感施加高頻信號時接地屏蔽結(jié)構(gòu) 會向包含電感的半導(dǎo)體器件中引入較大的寄生效應(yīng)，所述寄生效應(yīng)包括寄生電阻和寄生電 容，而接地屏蔽結(jié)構(gòu)向半導(dǎo)體器件中引入的寄生效應(yīng)會降低電感的品質(zhì)因素Q。
[0055] 鑒于此，發(fā)明人發(fā)明了一種新的接地屏蔽結(jié)構(gòu)，可在電感下方設(shè)置該接地屏蔽結(jié) 構(gòu)，該接地屏蔽結(jié)構(gòu)向包含該電感的半導(dǎo)體器件中引入的寄生效應(yīng)有所減小，進(jìn)而提高了 電感的品質(zhì)因數(shù)Q。
[0056] 為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更為明顯易懂，下面結(jié)合附圖對本發(fā)明 的具體實(shí)施例做詳細(xì)的說明。
[0057] 實(shí)施例一
[0058] 結(jié)合圖1至圖2所示，其中，圖1是沿圖2中AA方向的剖面圖，所述接地屏蔽結(jié)構(gòu) 包括：
[0059]襯底 100 ;
[0060] 位于襯底100上方的介質(zhì)層110 ;
[0061] 位于襯底100內(nèi)的多個間隔排列的導(dǎo)電環(huán)，任意兩個導(dǎo)電環(huán)中，其中一個導(dǎo)電環(huán) 被另一個導(dǎo)電環(huán)包圍，相鄰兩個導(dǎo)電環(huán)之間的間距為gi;而導(dǎo)電環(huán)又包括多個間隔排列的 子導(dǎo)電環(huán)120,任意兩個子導(dǎo)電環(huán)120中，其中一個子導(dǎo)電環(huán)120被另一個子導(dǎo)電環(huán)120包 圍，同一導(dǎo)電環(huán)中相鄰兩個子導(dǎo)電環(huán)120之間的間距為g 2，g2小于gl，因此，接地屏蔽結(jié)構(gòu)中 的所有子導(dǎo)電環(huán)120不均勻地間隔排列；
[0062] 接地環(huán)130,與所有子導(dǎo)電環(huán)120電連接。
[0063] 襯底100可為硅襯底、鍺襯底、絕緣體上硅襯底（SOI)、碳化硅襯底、鍺硅襯底、氮 化鎵襯底或玻璃襯底。在具體實(shí)施例中，襯底100的摻雜類型為P型。為了減少襯底100 的損耗以提高電感的品質(zhì)因數(shù)Q，在具體實(shí)施例中，襯底100的摻雜濃度小于le+18每立方 厘米，電阻率為8?12ohm · cm (歐姆?厘米)。
[0064] 在具體實(shí)施例中，導(dǎo)電環(huán)的數(shù)量為2至100個，每個導(dǎo)電環(huán)所包含的子導(dǎo)電環(huán)120 的數(shù)量為2至10個。在本實(shí)施例中，以每個導(dǎo)電環(huán)包含兩個子導(dǎo)電環(huán)120為例。
[0065] 在本實(shí)施例中，相鄰兩個導(dǎo)電環(huán)之間的間距gl為2微米至10微米，同一導(dǎo)電環(huán)中， 相鄰兩個子導(dǎo)電環(huán)120之間的間距 gl為0. 01微米至2微米。
[0066] 在本實(shí)施例中，導(dǎo)電環(huán)的寬度&為0. 1微米至100微米，子導(dǎo)電環(huán)120的寬度w2 為0. 01微米至2微米。
[0067] 在實(shí)際制造該接地屏蔽結(jié)構(gòu)的過程中，該接地屏蔽結(jié)構(gòu)往往與CMOS晶體管集成 在同一個襯底上，使該接地屏蔽結(jié)構(gòu)和CMOS晶體管的制作工藝兼容成為一個亟待解決的 技術(shù)問題。
[0068] 而CMOS晶體管的制作工藝常常包含制作有源區(qū)的工藝、制作多晶硅柵極的工藝， 以及制作金屬互連線的工藝。在制作有源區(qū)、多晶硅柵極和/或金屬互連線的工藝中，為了 保證具有足夠的制程窗口（process window),需使襯底上的有源區(qū)、多晶娃柵極和/或金 屬互連線的密度滿足最小制程要求。鑒于此，可在襯底的用于制作該接地屏蔽結(jié)構(gòu)的區(qū)域 上也形成有源區(qū)、多晶硅柵極和/或金屬互連線，所形成的有源區(qū)、多晶硅柵極和/或金屬 互連線既可以用于形成接地屏蔽結(jié)構(gòu)，還可以滿足CMOS晶體管的制作工藝的要求，使得該 接地屏蔽結(jié)構(gòu)和CMOS晶體管的制作工藝兼容成為可能。
[0069] 基于上述考慮，在本實(shí)施例中，子導(dǎo)電環(huán)120為：位于襯底100內(nèi)的第一有源區(qū)環(huán)。 在此情形下，所述接地屏蔽結(jié)構(gòu)還包括：位于襯底100內(nèi)的多個間隔排列的隔離結(jié)構(gòu)140， 相鄰兩個所述第一有源區(qū)環(huán)之間被隔離結(jié)構(gòu)140隔開。
[0070] 所述第一有源區(qū)環(huán)可以與CMOS晶體管的有源區(qū)在同一工藝步驟中形成。另外，隔 離結(jié)構(gòu)140可與CMOS晶體管中的隔離結(jié)構(gòu)在同一工藝步驟中形成。在具體實(shí)施例中，隔離 結(jié)構(gòu)140可為淺溝槽隔離結(jié)構(gòu)。
[0071] 所述第一有源區(qū)環(huán)所含摻雜劑的類型可為P型或N型，且第一有源區(qū)環(huán)的電阻小 于襯底100的電阻。在具體實(shí)施例中，所述第一有源區(qū)環(huán)的摻雜濃度為重?fù)诫s，摻雜濃度大 于le+18每立方厘米，以減小第一有源區(qū)環(huán)的電阻，進(jìn)一步降低損耗。
[0072] 在具體實(shí)施例中，可在所述第一有源區(qū)環(huán)表面形成金屬硅化物，以減小第一有源 區(qū)環(huán)的電阻，進(jìn)而使接地屏蔽結(jié)構(gòu)向包含電感的半導(dǎo)體器件中引入的寄生電阻效應(yīng)能有進(jìn) 一步的減小，從而提高了電感的品質(zhì)因數(shù)Q。所述金屬硅化物可以與CMOS晶體管中有源區(qū) 表面的金屬硅化物在同一工藝步驟中形成。
[0073] 在本實(shí)施例中，每個子導(dǎo)電環(huán)120的形狀為八邊形，每個子導(dǎo)電環(huán)120具有2個開 口，且所有子導(dǎo)電環(huán)120的開口位于同一條直線上，子導(dǎo)電環(huán)120被所述2個開口分割為2 個相同的子導(dǎo)電環(huán)單元121，使得在該接地屏蔽結(jié)構(gòu)上方設(shè)置電感時，可以更好地避免在子 導(dǎo)電環(huán)120內(nèi)形成渦流，進(jìn)而提高電感的品質(zhì)因數(shù)Q。需說明的是，當(dāng)所有子導(dǎo)電環(huán)120的 開口不位于同一條直線上時，也能起到避免在子導(dǎo)電環(huán)120內(nèi)形成渦流的效果。
[0074] 在本實(shí)施例中，所述接地屏蔽結(jié)構(gòu)還包括：位于介質(zhì)層110內(nèi)的互連線150。一方 面，互連線150與接地環(huán)130電連接；另一方面，互連線150還與所有子導(dǎo)電環(huán)120電連接， 以實(shí)現(xiàn)接地環(huán)130與所有子導(dǎo)電環(huán)120的電連接。
[0075] 在本實(shí)施例中，互連線150與子導(dǎo)電環(huán)120之間被介質(zhì)層110隔開，且互連線150 與子導(dǎo)電環(huán)120之間的介質(zhì)層110內(nèi)設(shè)有導(dǎo)電插塞111，以實(shí)現(xiàn)互連線150與子導(dǎo)電環(huán)120 的電連接。由于具有2個開口的子導(dǎo)電環(huán)120被分割為2個子導(dǎo)電環(huán)單元121，因此，互連 線150需與子導(dǎo)電環(huán)120中的每個子導(dǎo)電環(huán)單元121均電連接。
[0076] 在本實(shí)施例中，位于所述開口一側(cè)的所有子導(dǎo)電環(huán)單元121與同一條互連線150 電連接，位于所述開口另一側(cè)的所有子導(dǎo)電環(huán)單元121與另外的同一條互連線150電連接。 這樣可以減小接地屏蔽結(jié)構(gòu)中互連線150的密度，使得在該接地屏蔽結(jié)構(gòu)上方設(shè)置電感 時，可以避免接地屏蔽結(jié)構(gòu)中具有較大密度的互連線150會造成較大的損耗，進(jìn)而提高了 電感的品質(zhì)因數(shù)Q。
[0077] 以子導(dǎo)電環(huán)單元121與互連線150電連接的位置0為界，每個子導(dǎo)電環(huán)單元121 視作由兩個部分構(gòu)成，這兩個部分均可等效為一個電阻。在本實(shí)施例中，子導(dǎo)電環(huán)單元121 與互連線150電連接的位置0位于子導(dǎo)電環(huán)單元121的二分之一處，這樣能帶來以下好處：
[0078] 使得子導(dǎo)電環(huán)單元121的兩個部分，關(guān)于互連線150對稱，使得子導(dǎo)電環(huán)單元121 的兩個部分的等效電阻相等；而且，由于子導(dǎo)電環(huán)單元121通過互連線150與接地環(huán)130電 連接，使得子導(dǎo)電環(huán)單元121的兩個部分到接地環(huán)130的路徑相同；另外，使得接地屏蔽結(jié) 構(gòu)中的所有子導(dǎo)電環(huán)120的子導(dǎo)電環(huán)單元121對稱分布，而每個子導(dǎo)電環(huán)單元121的兩個 部分關(guān)于互連線150對稱，這樣，不僅可以使得接地屏蔽結(jié)構(gòu)的屏蔽效果更為均勻，還可以 滿足某些感應(yīng)器元件的特別要求，例如，差分電感。當(dāng)本發(fā)明中的接地屏蔽結(jié)構(gòu)應(yīng)用在差分 電感下方時，較佳地，要求位于差分電感下方的接地屏蔽結(jié)構(gòu)中，所有子導(dǎo)電環(huán)120的子導(dǎo) 電環(huán)單元121對稱分布，且每個子導(dǎo)電環(huán)單元121的兩個部分，又關(guān)于互連線150對稱。
[0079] 需說明的是，在其他實(shí)施例中，當(dāng)每個子導(dǎo)電環(huán)120的形狀為長方形、六邊形或圓 形時，也能帶來以上有益效果。
[0080] 互連線150可與CMOS晶體管的金屬互連線在同一工藝步驟中形成。在本實(shí)施例 中，互連線150的材料為銅或錯。
[0081] 在本實(shí)施例中，接地環(huán)130包括：位于襯底100內(nèi)的第三有源區(qū)環(huán)131，且第三有 源區(qū)環(huán)131在襯底100表面上的投影將所有子導(dǎo)電環(huán)120在襯底100表面上的投影包圍起 來；位于第三有源區(qū)環(huán)131上方、且位于介質(zhì)層110內(nèi)的第二金屬環(huán)132,第二金屬環(huán)132與 互連線150電連接，且第二金屬環(huán)132與第三有源區(qū)環(huán)131之間被介質(zhì)層110隔開；第二導(dǎo) 電插塞133,位于第二金屬環(huán)132與第三有源區(qū)環(huán)131之間的介質(zhì)層110內(nèi)，以實(shí)現(xiàn)第二金 屬環(huán)132與第三有源區(qū)環(huán)131的電連接，進(jìn)而實(shí)現(xiàn)接地環(huán)130與互連線150的電連接。
[0082] 在此情形下，所述接地屏蔽結(jié)構(gòu)還包括：位于襯底100內(nèi)的隔離結(jié)構(gòu)134,且第三 有源區(qū)環(huán)131和所述第一有源區(qū)環(huán)之間被隔離結(jié)構(gòu)134隔開。
[0083] 第三有源區(qū)環(huán)131和第二金屬環(huán)132均可等效為電阻，由于第三有源區(qū)環(huán)131和 第二金屬環(huán)132均與固定電位電連接，可視作第三有源區(qū)環(huán)131和第二金屬環(huán)132并聯(lián)，這 樣可以減小接地環(huán)130的等效電阻值，故使得接地屏蔽結(jié)構(gòu)向包含電感的半導(dǎo)體器件中引 入的寄生電阻效應(yīng)有了進(jìn)一步的減小，從而提商了電感的品質(zhì)因數(shù)Q。
[0084] 第三有源區(qū)環(huán)131可以與CMOS晶體管中的有源區(qū)在同一工藝步驟中形成。第三 有源區(qū)環(huán)131所含摻雜劑的類型可為P型或N型，且第三有源區(qū)環(huán)131的電阻小于襯底100 的電阻。在具體實(shí)施例中，第三有源區(qū)環(huán)131的摻雜濃度為重?fù)诫s，摻雜濃度大于le+18每 立方厘米，以減小第三有源區(qū)環(huán)131的電阻，進(jìn)一步降低損耗。隔離結(jié)構(gòu)134可與CMOS晶 體管中的隔離結(jié)構(gòu)在同一工藝步驟中形成。隔離結(jié)構(gòu)134可為淺溝槽隔離結(jié)構(gòu)。
[0085] 第二金屬環(huán)132可與CMOS晶體管的金屬互連線在同一工藝步驟中形成。在本實(shí) 施例中，第二金屬環(huán)132的材料為銅或鋁。
[0086] 在本實(shí)施例中，如圖2所不，第二金屬環(huán)132和互連線150位于同一平面上，且第 二金屬環(huán)132和互連線150為一體結(jié)構(gòu)，以實(shí)現(xiàn)第二金屬環(huán)132與互連線150的電連接。 艮P，第二金屬環(huán)132和互連線150可以在同一步驟中形成。在圖1和圖2中僅僅是為了能 夠區(qū)分出第二金屬環(huán)132和互連線150,故在兩者的分界位置用虛線表示。當(dāng)然，在其它實(shí) 施例中，第二金屬環(huán)132和互連線150也可以不位于同一平面上，在這種情況下，兩者可以 通過導(dǎo)電插塞電連接。在第二金屬環(huán)132和互連線150通過導(dǎo)電插塞電連接的技術(shù)方案中， 第二金屬環(huán)132和互連線150在導(dǎo)電插塞電連接處具有交疊部分，而在第二金屬環(huán)132和 互連線150為一體結(jié)構(gòu)以實(shí)現(xiàn)電連接的技術(shù)方案中，第二金屬環(huán)132和互連線150沒有交 疊部分，因此可以減小接地屏蔽結(jié)構(gòu)中金屬互連線的密度，使得在該接地屏蔽結(jié)構(gòu)上方設(shè) 置電感時，可以避免接地屏蔽結(jié)構(gòu)中具有較大密度的金屬互連線會造成較大的損耗，進(jìn)而 提商了電感的品質(zhì)因數(shù)Q。
[0087] 在本實(shí)施例中，接地環(huán)130具有2個開口，接地環(huán)130被所述開口分割為2個部 分，使得在該接地屏蔽結(jié)構(gòu)上方設(shè)置電感時，可以避免在接地環(huán)130內(nèi)形成渦流，進(jìn)而提高 電感的品質(zhì)因數(shù)Q。
[0088] 在本實(shí)施例中，第三有源區(qū)環(huán)131和第二金屬環(huán)132的形狀為八邊形。在其他本 實(shí)施例中，第三有源區(qū)環(huán)131和第二金屬環(huán)132也可以呈三角形、長方形、六邊形或圓形。
[0089] 在其它實(shí)施例中，接地環(huán)130也可僅包括位于襯底100內(nèi)的第三有源區(qū)環(huán)131，在 此情形下，第三有源區(qū)環(huán)131與互連線150之間被介質(zhì)層110隔開，且第三有源區(qū)環(huán)131與 互連線150之間的介質(zhì)層110內(nèi)設(shè)有導(dǎo)電插塞，以實(shí)現(xiàn)接地環(huán)130與互連線150的電連接。
[0090] 所述接地屏蔽結(jié)構(gòu)的一種應(yīng)用場合為：將接地屏蔽結(jié)構(gòu)設(shè)置在電感下方，給電感 施加高頻信號時，電感產(chǎn)生的高頻磁場穿透接地屏蔽結(jié)構(gòu)中的導(dǎo)電環(huán)，在導(dǎo)電環(huán)中產(chǎn)生感 應(yīng)電動勢并產(chǎn)生高頻電流，這樣所述接地屏蔽結(jié)構(gòu)中的每個導(dǎo)電環(huán)等效為電阻。由于所有 導(dǎo)電環(huán)均與具有固定電位的接地環(huán)130電連接，使得接地屏蔽結(jié)構(gòu)中所有導(dǎo)電環(huán)并聯(lián)在一 起；根據(jù)電阻的并聯(lián)原理可知，所有導(dǎo)電環(huán)的并聯(lián)電連接方式，減小了接地屏蔽結(jié)構(gòu)中所有 導(dǎo)電環(huán)的總電阻值，使得接地屏蔽結(jié)構(gòu)向包含電感的半導(dǎo)體器件中引入的寄生電阻效應(yīng)有 所減小，從而在一定程度上提高了電感的品質(zhì)因數(shù)Q。
[0091] 進(jìn)一步地，與導(dǎo)電環(huán)未被分割為多個子導(dǎo)電環(huán)120的技術(shù)方案相比，導(dǎo)電環(huán)被分 割為多個子導(dǎo)電環(huán)120之后，每個子導(dǎo)電環(huán)120也可等效為電阻，由于所有子導(dǎo)電環(huán)120均 與接地環(huán)130電連接，使得每個導(dǎo)電環(huán)中的所有子導(dǎo)電環(huán)120并聯(lián)在一起；根據(jù)電阻的并聯(lián) 原理可知，每個導(dǎo)電環(huán)中所有子導(dǎo)電環(huán)120的并聯(lián)電連接方式，減小了每個導(dǎo)電環(huán)的電阻 值，進(jìn)而減小了接地屏蔽結(jié)構(gòu)中所有導(dǎo)電環(huán)的總電阻值。且當(dāng)每個導(dǎo)電環(huán)所包含的子導(dǎo)電 環(huán)120的數(shù)量越多時，每個導(dǎo)電環(huán)的電阻值越小，因而能更大程度的減小向包含電感的半 導(dǎo)體器件中引入的寄生電阻效應(yīng)。
[0092] 舉例來講，假設(shè)導(dǎo)電環(huán)未被分割為多個子導(dǎo)電環(huán)120之前，導(dǎo)電環(huán)的電阻為R ;由 于高頻電流在導(dǎo)體中具有趨膚效應(yīng)（skin effect)以及鄰近效應(yīng)（proximity effect),故 導(dǎo)體的有效電阻實(shí)際上僅由導(dǎo)體表面幾個微米的區(qū)域貢獻(xiàn)，因此，導(dǎo)電環(huán)的有效電阻也是 由導(dǎo)電環(huán)表面幾個微米的區(qū)域貢獻(xiàn)的，這樣，將每個導(dǎo)電環(huán)分割為兩個相同的子導(dǎo)電環(huán)120 之后，每個子導(dǎo)電環(huán)120的電阻依然可以認(rèn)為是R，由于導(dǎo)電環(huán)中的兩個子導(dǎo)電環(huán)120并聯(lián) 在一起，故導(dǎo)電環(huán)被分割為兩個子導(dǎo)電環(huán)120之后，每個導(dǎo)電環(huán)的電阻值由R減小至0. 5R。 [0093] 另外，將接地屏蔽結(jié)構(gòu)設(shè)置在電感下方，并給電感施加高頻信號時，每個子導(dǎo)電環(huán) 120可等效為電阻，且每個子導(dǎo)電環(huán)120在不同位置的電勢不相同，所述接地屏蔽結(jié)構(gòu)的任 意兩個子導(dǎo)電環(huán)120中，其中一個子導(dǎo)電環(huán)120被另一個子導(dǎo)電環(huán)120包圍，即任意兩個子 導(dǎo)電環(huán)120均是相對設(shè)置，任意兩個子導(dǎo)電環(huán)120可形成耦合電容，子導(dǎo)電環(huán)120為電容的 極板；當(dāng)子導(dǎo)電環(huán)120的數(shù)量為三個以上時，所有子導(dǎo)電環(huán)120中，除了最外圈和最內(nèi)圈的 子導(dǎo)電環(huán)120之外，其它位置的每個子導(dǎo)電環(huán)120既可以與其外側(cè)的子導(dǎo)電環(huán)120形成耦 合電容，還可以與其內(nèi)側(cè)的導(dǎo)電環(huán)121形成另一耦合電容，故所有子導(dǎo)電環(huán)120可形成多 個耦合電容。由于所有子導(dǎo)電環(huán)120均與具有固定電位的接地環(huán)130電連接，故使得接地 屏蔽結(jié)構(gòu)中所有子導(dǎo)電環(huán)120所形成的若干耦合電容串聯(lián)在一起；根據(jù)電容串聯(lián)的原理可 知，所有子導(dǎo)電環(huán)120所形成的若干耦合電容的串聯(lián)電連接方式，減小了所有子導(dǎo)電環(huán)120 所形成的若干耦合電容的總電容值，故使得接地屏蔽結(jié)構(gòu)向包含電感的半導(dǎo)體器件中引入 的寄生電容效應(yīng)有所減小，從而提商了電感的品質(zhì)因數(shù)Q。
[0094] 實(shí)施例二
[0095] 本實(shí)施例與實(shí)施例一之間的區(qū)別在于：結(jié)合圖3至圖6所示，其中，圖3是沿圖4 中AA方向的剖面圖，圖3中的第一金屬環(huán)422是不可見的，故用虛線表示，在本實(shí)施例中， 子導(dǎo)電環(huán)420包括位于介質(zhì)層410內(nèi)的多晶娃環(huán)421和第一金屬環(huán)422,第一金屬環(huán)422位 于多晶娃環(huán)421上方，且第一金屬環(huán)422和多晶娃環(huán)421在襯底400表面上的投影交疊，多 晶娃環(huán)421與第一金屬環(huán)422之間通過第一導(dǎo)電插塞411電連接，多晶娃環(huán)421與襯底400 之間被介質(zhì)層隔開；另外，所述接地屏蔽結(jié)構(gòu)還包括：位于襯底400內(nèi)的第二有源區(qū)環(huán)460， 第二有源區(qū)環(huán)460、多晶硅環(huán)421和第一金屬環(huán)422在襯底400表面上的投影交疊，且第二 有源區(qū)環(huán)460和多晶硅環(huán)421之間被介質(zhì)層隔開，使得第二有源區(qū)環(huán)460無法與接地環(huán)430 電連接。任意兩個多晶硅環(huán)421中，其中一個多晶硅環(huán)421被另一個多晶硅環(huán)421包圍；任 意兩個第一金屬環(huán)422中，其中一個第一金屬環(huán)422被另一個第一金屬環(huán)422包圍。
[0096] 在具體實(shí)施例中，第一金屬環(huán)422的寬度小于多晶硅環(huán)421的寬度。這樣可以減 小接地屏蔽結(jié)構(gòu)中金屬互連線的密度，使得在該接地屏蔽結(jié)構(gòu)上方設(shè)置電感時，可以避免 接地屏蔽結(jié)構(gòu)中具有較大密度的金屬互連線會造成較大的損耗，進(jìn)而提高了電感的品質(zhì)因 數(shù)Q。
[0097] 多晶硅環(huán)421可以與CMOS晶體管的多晶硅柵極在同一工藝步驟中形成。多晶硅 環(huán)421的電阻小于襯底400的電阻。在具體實(shí)施例中，多晶硅環(huán)421的摻雜濃度為重?fù)诫s， 摻雜濃度大于le+18每立方厘米，以減小多晶硅環(huán)421的電阻，進(jìn)一步降低損耗。
[0098] 第一金屬環(huán)422可以與CMOS晶體管的金屬互連線在同一工藝步驟中形成。在具 體實(shí)施例中，第一金屬環(huán)422的材料為銅或鋁。
[0099] 第二有源區(qū)環(huán)460可以與CMOS晶體管的有源區(qū)在同一工藝步驟中形成。而且，由 于第二有源區(qū)環(huán)460和多晶娃環(huán)在襯底400表面上的投影交疊，故襯底400的對應(yīng)多晶娃 環(huán)421的區(qū)域被多個第二有源區(qū)環(huán)460分隔成多個間隔的部分，使得在該接地屏蔽結(jié)構(gòu)上 方設(shè)置電感時，可以避免在襯底400的對應(yīng)多晶硅環(huán)421的區(qū)域形成渦流，進(jìn)而提高了電感 的品質(zhì)因數(shù)Q。
[0100] 在本實(shí)施例中，第二有源區(qū)環(huán)460和多晶硅環(huán)421之間的介質(zhì)層可以與CMOS晶體 管中的柵介質(zhì)層在同一工藝步驟中形成。
[0101] 在本實(shí)施例中，所述接地屏蔽結(jié)構(gòu)還包括：位于介質(zhì)層410內(nèi)的互連線440。一方 面，互連線440與接地環(huán)430電連接；另一方面，互連線440還與所有子導(dǎo)電環(huán)420電連接， 以實(shí)現(xiàn)接地環(huán)430與所有子導(dǎo)電環(huán)420的電連接。
[0102] 在本實(shí)施例中，如圖4所示，互連線440和第一金屬環(huán)422位于同一平面上，且互 連線440和所有第一金屬環(huán)422為一體結(jié)構(gòu)，以實(shí)現(xiàn)互連線440與子導(dǎo)電環(huán)420的電連接。
[0103] 在本實(shí)施例中，接地環(huán)430包括：位于襯底400內(nèi)的第三有源區(qū)環(huán)431 ;位于第三 有源區(qū)環(huán)431上方的第二金屬環(huán)432,第二金屬環(huán)432與互連線440電連接，且第二金屬環(huán) 432與第三有源區(qū)環(huán)431之間被介質(zhì)層410隔開；第二導(dǎo)電插塞433,位于第二金屬環(huán)432 與第三有源區(qū)環(huán)431之間的介質(zhì)層410內(nèi)，以實(shí)現(xiàn)第二金屬環(huán)432與第三有源區(qū)環(huán)431的 電連接，進(jìn)而實(shí)現(xiàn)接地環(huán)430與互連線440的電連接。
[0104] 在本實(shí)施例中，如圖4所示，互連線440、第一金屬環(huán)422及第二金屬環(huán)432位于同 一平面上，且互連線440、所有第一金屬環(huán)422和第二金屬環(huán)432為一體結(jié)構(gòu)。
[0105] 在本實(shí)施例中，所述接地屏蔽結(jié)構(gòu)還包括：位于襯底400內(nèi)的多個隔離結(jié)構(gòu)450 ; 相鄰兩個第二有源區(qū)環(huán)460之間被隔離結(jié)構(gòu)450隔開。
[0106] 在本實(shí)施例中，所述接地屏蔽結(jié)構(gòu)還包括：位于襯底400內(nèi)的隔離結(jié)構(gòu)434,接地 環(huán)430的第三有源區(qū)環(huán)431和第二有源區(qū)環(huán)460之間被隔離結(jié)構(gòu)434隔開。
[0107] 需說明的是，在其他實(shí)施例中，第二有源區(qū)環(huán)460也可以沒有。
[0108] 需說明的是，在本實(shí)施例的技術(shù)方案中僅著重描述了一些與實(shí)施例一之間的區(qū)別 之處，其它未詳細(xì)說明的內(nèi)容或可替換方案可參照前面實(shí)施例，在本實(shí)施例中不再贅述。
[0109] 實(shí)施例三
[0110] 本實(shí)施例與實(shí)施例二之間的區(qū)別在于：結(jié)合圖7至圖8所示，其中，圖7是沿圖8 中AA方向的剖面圖，在本實(shí)施例中，子導(dǎo)電環(huán)420為位于介質(zhì)層410內(nèi)的多晶硅環(huán)。比較 可知，去除實(shí)施例二中的第一金屬環(huán)及第一導(dǎo)電插塞，即可獲得本實(shí)施例的技術(shù)方案。
[0111] 需說明的是，本實(shí)施例中的第二有源區(qū)環(huán)460也可以沒有。
[0112] 需說明的是，在本實(shí)施例的技術(shù)方案中僅著重描述了一些與實(shí)施例二之間的區(qū)別 之處，其它未詳細(xì)說明的內(nèi)容或可替換方案可參照前面實(shí)施例，在本實(shí)施例中不再贅述。
[0113] 實(shí)施例四
[0114] 本實(shí)施例與實(shí)施例二之間的區(qū)別在于：結(jié)合圖9至圖10所示，其中，圖9是沿圖10 中AA方向的剖面圖，在圖9中子導(dǎo)電環(huán)420是不可見的，故用虛線表示，在本實(shí)施例中，子 導(dǎo)電環(huán)420為位于介質(zhì)層410內(nèi)的第一金屬環(huán)。比較可知，去除實(shí)施例二中的多晶硅環(huán)及 第一導(dǎo)電插塞，即可獲得本實(shí)施例的技術(shù)方案。
[0115] 需說明的是，本實(shí)施例中的第二有源區(qū)環(huán)460也可以沒有。
[0116] 需說明的是，在本實(shí)施例的技術(shù)方案中僅著重描述了一些與實(shí)施例二之間的區(qū)別 之處，其它未詳細(xì)說明的內(nèi)容或可替換方案可參照前面實(shí)施例，在本實(shí)施例中不再贅述。
[0117] 與實(shí)施例一、實(shí)施例三及實(shí)施例四的技術(shù)方案相比，實(shí)施例二的技術(shù)方案能帶來 進(jìn)一步的有益效果：繼續(xù)參照圖3至圖6所示，在實(shí)際應(yīng)用所述接地屏蔽結(jié)構(gòu)時，會將接地 屏蔽結(jié)構(gòu)設(shè)置在電感下方，給電感施加高頻信號時，由于第一金屬環(huán)422與多晶硅環(huán)421之 間被介質(zhì)層410隔開，故第一金屬環(huán)422和多晶硅環(huán)421可形成耦合電容；由于多晶硅環(huán) 421和第二有源區(qū)環(huán)460之間被介質(zhì)層隔開，故多晶硅環(huán)421和第二有源區(qū)環(huán)460也形成耦 合電容，且這兩個耦合電容串聯(lián)在一起；根據(jù)電容串聯(lián)的原理可知，減小了接地屏蔽結(jié)構(gòu)中 所有子導(dǎo)電環(huán)420所形成的若干耦合電容的總電容值，故使得接地屏蔽結(jié)構(gòu)向包含電感的 半導(dǎo)體器件中引入的寄生效應(yīng)有了進(jìn)一步的減小，從而提商了電感的品質(zhì)因數(shù)Q。
[0118] 在上述接地屏蔽結(jié)構(gòu)的基礎(chǔ)上，本發(fā)明還提供了一種半導(dǎo)體器件，其包括：感應(yīng)器 元件（inductor device);如上所述的接地屏蔽結(jié)構(gòu)，位于所述感應(yīng)器元件下方，且所述接 地屏蔽結(jié)構(gòu)和感應(yīng)器元件之間被所述介質(zhì)層隔開。
[0119] 在本實(shí)施例中，所述感應(yīng)器元件為電感，且為平面螺旋電感，電感的線圈匝數(shù)為兩 匝，即電感的線圈包括第一平面線圈和第二平面線圈。其中，第一平面線圈位于第二平面線 圈下方，第一平面線圈和接地屏蔽結(jié)構(gòu)之間被介質(zhì)層隔開，第一平面線圈和第二平面線圈 之間也被介質(zhì)層隔開。
[0120] 如圖11所示，所述第一平面線圈具有第一金屬環(huán)500、接觸點(diǎn)501、接觸點(diǎn)502、接 觸層510和接觸層520 ;如圖12所示，所述第二平面線圈具有金屬環(huán)600、接觸點(diǎn)601、接觸 點(diǎn)602、接觸層610和接觸層620。
[0121] 所述第一平面線圈和第二平面線圈的接觸點(diǎn)和接觸點(diǎn)之間，通過位于第一平面線 圈和第二平面線圈之間的介質(zhì)層內(nèi)的導(dǎo)電插塞電連接。具體的，接觸點(diǎn)601和接觸點(diǎn)501 之間通過導(dǎo)電插塞(未圖示)電連接，接觸點(diǎn)602和接觸點(diǎn)502之間通過導(dǎo)電插塞電連接，接 觸層610和接觸層510之間通過導(dǎo)電插塞電連接，接觸層620和接觸層520之間通過導(dǎo)電 插塞電連接。
[0122] 所述第一平面線圈和第二平面線圈的形狀可以為三角形、正方形、圓形或八邊形， 且第一平面線圈和第二平面線圈的形狀可以與接地屏蔽結(jié)構(gòu)中的導(dǎo)電環(huán)形狀相同，也可以 不相同。
[0123] 在一種可選方案中，所述感應(yīng)器元件在襯底表面上的投影，位于所述接地屏蔽結(jié) 構(gòu)中的所述子導(dǎo)電環(huán)在襯底表面上的投影內(nèi)，以確保所述感應(yīng)器元件所產(chǎn)生的垂直于襯底 的磁場位于接地屏蔽結(jié)構(gòu)的子導(dǎo)電環(huán)內(nèi)。
[0124] 當(dāng)然，所述感應(yīng)器元件還可以為其它具有導(dǎo)電線圈、并能產(chǎn)生磁場，以致會在襯底 內(nèi)形成渦流的元件，變壓器、巴倫等等。當(dāng)將上述所有實(shí)施例中的接地屏蔽結(jié)構(gòu)設(shè)置在除電 感外的其它感應(yīng)器元件，如變壓器、巴倫等下方時，也可以達(dá)到提高相應(yīng)感應(yīng)器元件品質(zhì)因 數(shù)Q的目的。
[0125] 雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領(lǐng)域技術(shù)人員，在不脫離本 發(fā)明的精神和范圍內(nèi)，均可作各種更動與修改，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以權(quán)利要求所 限定的范圍為準(zhǔn)。
【權(quán)利要求】
1. 一種接地屏蔽結(jié)構(gòu)，其特征在于，包括： 襯底； 位于所述襯底上方的介質(zhì)層； 多個間隔排列的導(dǎo)電環(huán)，位于襯底或介質(zhì)層內(nèi)，任意兩個所述導(dǎo)電環(huán)中，一個導(dǎo)電環(huán)被 另一個導(dǎo)電環(huán)包圍； 每個所述導(dǎo)電環(huán)包括多個間隔排列的子導(dǎo)電環(huán)，任意兩個所述子導(dǎo)電環(huán)中，一個子導(dǎo) 電環(huán)被另一個子導(dǎo)電環(huán)包圍，同一所述導(dǎo)電環(huán)中相鄰兩個所述子導(dǎo)電環(huán)之間的間距小于相 鄰兩個所述導(dǎo)電環(huán)之間的間距； 接地環(huán)，與所有所述子導(dǎo)電環(huán)電連接。
2. 根據(jù)權(quán)利要求1所述的接地屏蔽結(jié)構(gòu)，其特征在于， 所述子導(dǎo)電環(huán)為：位于襯底內(nèi)的第一有源區(qū)環(huán)； 或者，所述子導(dǎo)電環(huán)為：位于所述介質(zhì)層內(nèi)的多晶硅環(huán)，所述多晶硅環(huán)與襯底之間被介 質(zhì)層隔開； 或者，所述子導(dǎo)電環(huán)為：位于所述介質(zhì)層內(nèi)的第一金屬環(huán)，所述第一金屬環(huán)與襯底之間 被所述介質(zhì)層隔開； 或者，所述子導(dǎo)電環(huán)包括：位于所述介質(zhì)層內(nèi)的多晶硅環(huán)和第一金屬環(huán)，所述第一金 屬環(huán)位于多晶硅環(huán)上方，且所述第一金屬環(huán)和多晶硅環(huán)在襯底表面上的投影交疊，所述多 晶硅環(huán)與第一金屬環(huán)之間通過第一導(dǎo)電插塞電連接，所述多晶硅環(huán)與襯底之間被介質(zhì)層隔 開。
3. 根據(jù)權(quán)利要求2所述的接地屏蔽結(jié)構(gòu)，其特征在于， 當(dāng)所述子導(dǎo)電環(huán)為多晶硅環(huán)時，所述接地屏蔽結(jié)構(gòu)還包括：位于襯底內(nèi)的第二有源區(qū) 環(huán)，所述第二有源區(qū)環(huán)和多晶硅環(huán)在襯底表面上的投影交疊，且所述第二有源區(qū)環(huán)和多晶 娃環(huán)之間被介質(zhì)層隔開； 當(dāng)所述子導(dǎo)電環(huán)為第一金屬環(huán)時，所述接地屏蔽結(jié)構(gòu)還包括：位于襯底內(nèi)的第二有源 區(qū)環(huán)，所述第二有源區(qū)環(huán)和第一金屬環(huán)之間被所述介質(zhì)層隔開； 當(dāng)所述子導(dǎo)電環(huán)包括多晶硅環(huán)和第一金屬環(huán)時，所述接地屏蔽結(jié)構(gòu)還包括：位于襯底 內(nèi)的第二有源區(qū)環(huán)，所述第二有源區(qū)環(huán)、多晶硅環(huán)和第一金屬環(huán)在襯底表面上的投影交疊， 且所述第二有源區(qū)環(huán)和多晶硅環(huán)之間被介質(zhì)層隔開。
4. 根據(jù)權(quán)利要求2所述的接地屏蔽結(jié)構(gòu)，其特征在于，當(dāng)所述子導(dǎo)電環(huán)包括所述多晶 娃環(huán)和第一金屬環(huán)時，所述第一金屬環(huán)的寬度小于多晶娃環(huán)的寬度。
5. 根據(jù)權(quán)利要求2所述的接地屏蔽結(jié)構(gòu)，其特征在于，所述接地環(huán)包括：位于所述襯底 內(nèi)的第三有源區(qū)環(huán)，所述第三有源區(qū)環(huán)在襯底表面上的投影將所有所述子導(dǎo)電環(huán)在襯底表 面上的投影包圍起來。
6. 根據(jù)權(quán)利要求5所述的接地屏蔽結(jié)構(gòu)，其特征在于，還包括：互連線，位于所述介質(zhì) 層內(nèi)； 所述接地環(huán)與子導(dǎo)電環(huán)之間通過所述互連線電連接。
7. 根據(jù)權(quán)利要求6所述的接地屏蔽結(jié)構(gòu)，其特征在于，所述接地環(huán)還包括：位于所述第 三有源區(qū)環(huán)上方且位于介質(zhì)層內(nèi)的第二金屬環(huán)，所述第二金屬環(huán)與所述互連線電連接，所 述第三有源區(qū)環(huán)與第二金屬環(huán)之間通過第二導(dǎo)電插塞電連接。
8. 根據(jù)權(quán)利要求7所述的接地屏蔽結(jié)構(gòu)，其特征在于，所述第一金屬環(huán)、第二金屬環(huán)和 互連線位于同一平面上，且所有所述第一金屬環(huán)、第二金屬環(huán)和互連線為一體結(jié)構(gòu)。
9. 根據(jù)權(quán)利要求6所述的接地屏蔽結(jié)構(gòu)，其特征在于，每個所述子導(dǎo)電環(huán)的形狀為長 方形、六邊形、八邊形或圓形。
10. 根據(jù)權(quán)利要求9所述的接地屏蔽結(jié)構(gòu)，其特征在于，每個所述子導(dǎo)電環(huán)具有2個開 口，每個子導(dǎo)電環(huán)被所述2個開口分割為2個子導(dǎo)電環(huán)單元，且所有子導(dǎo)電環(huán)的開口位于同 一條直線上； 位于所述開口一側(cè)的所有子導(dǎo)電環(huán)單元與一條互連線電連接，位于所述開口另一側(cè)的 所有子導(dǎo)電環(huán)單元與另一條互連線電連接； 所述子導(dǎo)電環(huán)單元與互連線電連接的位置位于子導(dǎo)電環(huán)單元的二分之一處。
11. 根據(jù)權(quán)利要求1所述的接地屏蔽結(jié)構(gòu)，其特征在于，所述導(dǎo)電環(huán)的數(shù)量為2至100 個，每個導(dǎo)電環(huán)所包含的子導(dǎo)電環(huán)的數(shù)量為2至10個。
12. 根據(jù)權(quán)利要求1所述的接地屏蔽結(jié)構(gòu)，其特征在于，相鄰兩個所述導(dǎo)電環(huán)之間的間 距為2微米至10微米，同一所述導(dǎo)電環(huán)中，相鄰兩個所述子導(dǎo)電環(huán)之間的間距為0. 01微米 至2微米。
13. 根據(jù)權(quán)利要求1所述的接地屏蔽結(jié)構(gòu)，其特征在于，所述導(dǎo)電環(huán)的寬度為0. 1微米 至100微米，所述子導(dǎo)電環(huán)的寬度為0. 01微米至2微米。
14. 一種半導(dǎo)體器件，其特征在于，包括： 感應(yīng)器元件； 權(quán)利要求1至13任一項(xiàng)所述的接地屏蔽結(jié)構(gòu)，位于所述感應(yīng)器元件下方，且所述接地 屏蔽結(jié)構(gòu)和感應(yīng)器元件之間被所述介質(zhì)層隔開。
15. 根據(jù)權(quán)利要求14所述的半導(dǎo)體器件，其特征在于，所述感應(yīng)器元件在襯底表面上 的投影位于所述子導(dǎo)電環(huán)在襯底表面上的投影內(nèi)。
16. 根據(jù)權(quán)利要求14所述的半導(dǎo)體器件，其特征在于，所述感應(yīng)器元件為電感、變壓器 或巴倫。
【文檔編號】H01L23/522GK104218020SQ201310224040
【公開日】2014年12月17日 申請日期:2013年6月5日 優(yōu)先權(quán)日:2013年6月5日
【發(fā)明者】王西寧, 程仁豪, 劉凌 申請人:中芯國際集成電路制造(上海)有限公司