靜電防護元件及其制造方法
【專利摘要】本發(fā)明一種靜電防護組件及其制造方法。該靜電防護組件至少包括：設置于P型基底上的二N型金屬氧化物半導體(N-MetalOxideSemiconductor，NMOS)；每一NMOS包括柵極、源極與漏極，其中該源極與漏極形成于該柵極的兩側(cè)；該靜電防護組件還包括注入漏極外側(cè)的高濃度摻雜，且該高濃度摻雜與該P型基底形成PN結(jié)。
【專利說明】靜電防護元件及其制造方法
【技術(shù)領域】
[0001] 本發(fā)明涉及一種靜電放電防護元件及靜電防護元件的制造方法。
【背景技術(shù)】
[0002] 隨著制程技術(shù)的進步，ESD之耐受力已經(jīng)是集成電路可靠度的主要考慮的參數(shù)之 一。一般的集成電路均須特別設計ESD防護電路，用以保護集成電路中的元件免于遭受ESD 損害。然而，目前的ESD防護電路一般會增加集成電路的復雜程度、占用面積及制造成本。
【發(fā)明內(nèi)容】
[0003] 有鑒于此，有必要提供一種靜電防護元件。
[0004] 還有必要提供一種靜電保護元件的制造方法。
[0005] -種靜電防護元件，至少包括： 設置于P型基底上的二N型金屬氧化物半導體（N-MetalOxideSemiconductor,NMOS)； 每一NMOS包括柵極、源極與漏極，其中該源極與漏極形成于該柵極的兩側(cè)； 該靜電防護元件還包括注入漏極外側(cè)的高濃度摻雜，且該高濃度摻雜與該P型基底形 成PN結(jié)。
[0006] -種靜電防護元件的制造方法，包括： 提供一P型基底，并于該P型基底中形成N型井； 于該N型井中形成P型井以定乂該_NMOS的所在區(qū)域； 于該N型井邊緣形成絕緣結(jié)構(gòu)； 利用絕緣結(jié)構(gòu)為屏蔽，將N型雜質(zhì)、P型雜質(zhì)摻雜至該P型井以形成P+摻雜區(qū)、第一N+ 摻雜區(qū)及第二N+摻雜區(qū)； 于一絕緣結(jié)構(gòu)上形成柵極；及 于該第一N+摻雜層外側(cè)注入高濃度N型雜質(zhì)，以形成高濃度摻雜。
[0007] 相較于現(xiàn)有技術(shù)，本發(fā)明的靜電防護元件及其制造方法將N型高濃度摻雜注入漏 極的外側(cè)，以與基底形成一個具有較低崩潰電壓的PN結(jié)，進而當靜電發(fā)生時可提供一較低 的觸發(fā)電壓將靜電釋放，同時將高濃度摻雜直接形成于基底上減小了集成電路面積與制造 難度。
【專利附圖】
【附圖說明】
[0008] 圖1是本發(fā)明的一靜電防護兀件一較佳實施方式的布局不意圖。
[0009] 圖2是圖1中靜電防護元件沿II-II線的剖面示意圖。
[0010] 圖3是本發(fā)明靜電防護元件制造方法流程圖。
[0011] 圖4是圖1所示的靜電防護元件應用于直流轉(zhuǎn)換器時之靜電防護等效電路圖。
[0012] 主要元件符號說明
【權(quán)利要求】
1. 一種靜電防護元件，至少包括： 設置于P型基底上的二NMOS ; 每一 NMOS包括柵極、源極與漏極，其中該源極與漏極形成于該柵極的兩側(cè)； 該靜電防護元件還包括注入漏極外側(cè)的高濃度慘雜，且該高濃度慘雜與該P型基底形 成PN結(jié)。
2. 如權(quán)利要求1所述的靜電防護元件，其中，該柵極跨接于一絕緣層及一高壓柵極氧 化層上。
3. 如權(quán)利要求2所述的靜電防護元件，其中，每一 NMOS中在柵極一側(cè)包括一互相她連 的P+慘雜區(qū)及第一化慘雜區(qū)，柵極另一側(cè)設置第二化慘雜區(qū)，該第一化慘雜區(qū)為NMOS 的源極，第二化慘雜區(qū)為NMOS的漏極。
4. 如權(quán)利要求3所述的靜電防護元件，其中，該P+慘雜區(qū)及第一化慘雜區(qū)形成于一 P 型井中，且該P型井形成于該P型基底的N型井中。
5. 如權(quán)利要求3所述的靜電防護元件，其中，該高濃度慘雜環(huán)形設置該P型井的外圍區(qū) 域W與該P型基板形成PN結(jié)。
6. 如權(quán)利要求5所述的靜電防護元件，其中，該高濃度慘雜中N型材料的濃度高于 8. 5E12 atom/cm2,且采用150KeV的高能量離子布植。
7. -種靜電防護元件的制造方法，包括： 提供一 P型基底，并于該P型基底中形成N型井； 于該N型井中形成P型井W定義該二NMOS的所在區(qū)域； 于該N型井邊緣形成絕緣結(jié)構(gòu)； 利用絕緣結(jié)構(gòu)為屏蔽，將N型雜質(zhì)、P型雜質(zhì)慘雜至該P型井W形成P+慘雜區(qū)、第一化 慘雜區(qū)及第二化慘雜區(qū)； 于一絕緣結(jié)構(gòu)上形成柵極；及 于該第一化慘雜層外側(cè)注入高濃度N型雜質(zhì)，W形成高濃度慘雜。
8. 如權(quán)利要求7所述的靜電防護元件的制造方法，其中，該第一化慘雜區(qū)為NMOS的源 極，該第二化慘雜區(qū)為NMOS的漏極。
9. 如權(quán)利要求7所述的靜電防護元件的制造方法，其中，于一絕緣結(jié)構(gòu)上形成柵極步 驟利用薄膜沉積技術(shù)，沉積形成柵極。
10. 如權(quán)利要求8所述的靜電防護元件的制造方法，其中，將濃度高于8.祀12 atom/cm2的N型材料，采用150KeV的高能量離子布植形成高濃度慘雜。
【文檔編號】H01L27/04GK104347623SQ201310351209
【公開日】2015年2月11日 申請日期:2013年8月14日 優(yōu)先權(quán)日:2013年8月9日
【發(fā)明者】鄭志男 申請人:天鈺科技股份有限公司