一種芯片堆疊封裝結(jié)構(gòu)和電子設(shè)備的制作方法
【專利摘要】本發(fā)明實施例公開一種芯片堆疊封裝結(jié)構(gòu)和電子設(shè)備，所述芯片堆疊封裝結(jié)構(gòu)包括第一芯片和第二芯片，所述第二芯片與所述第一芯片堆疊設(shè)置，所述第二芯片包括封裝層和第一布線層，所述封裝層包括至少兩個晶粒和用于固定所述至少兩個晶粒的固定部，所述固定部上開設(shè)有多個通孔，所述多個通孔的一部分通孔設(shè)置于所述至少兩個晶粒外圍，所述多個通孔的另一部分通孔設(shè)置于所述至少兩個晶粒之間；第一布線層，電性連接所述至少兩個晶粒；所述封裝層位于所述第一布線層和所述第一芯片之間，所述多個通孔內(nèi)設(shè)置有導(dǎo)電材料，通過所述導(dǎo)電材料電性連接所述第一布線層和所述第一芯片，使得所述第一芯片和所述至少兩個晶粒中的至少一個晶粒之間能夠電性連接。
【專利說明】一種芯片堆疊封裝結(jié)構(gòu)和電子設(shè)備

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及電子【技術(shù)領(lǐng)域】，尤其涉及一種芯片堆疊封裝結(jié)構(gòu)和電子設(shè)備。

【背景技術(shù)】
[0002] 隨著半導(dǎo)體產(chǎn)業(yè)的發(fā)展，對半導(dǎo)體芯片的集成度與小型化要求越來越高。為滿足 半導(dǎo)體芯片的集成度與小型化的要求，封裝技術(shù)亦不斷精進，各種不同的堆疊封裝技術(shù)也 陸續(xù)被開發(fā)，并且越顯得重要。
[0003] 常見封裝技術(shù)包括打線鍵合（Wire bonding)封裝、覆晶鍵合（Flip-chip bonding)封裝以及由此衍生出的層疊封裝（Package On Package)、娃通孔（Through Silicon Via, TSV)封裝、扇出型晶圓級封裝（Fan Out Wafer Level Package，F(xiàn)0WLP)等。
[0004] 現(xiàn)有的扇出型晶圓級封裝的上芯片和下芯片是通過在下芯片的封裝體外圍開設(shè) 通道，通過將下芯片上的晶粒的輸入輸出走線向四面扇出到外圍的通孔，通過通孔內(nèi)填入 導(dǎo)電材料，從而實現(xiàn)上芯片和下芯片之間在堆疊方向上的互連。
[0005] 現(xiàn)有技術(shù)中，下芯片內(nèi)封裝的晶?？梢詾橐粋€、兩個、三個等多個。通孔開設(shè)于所 述下芯片的封裝體外圍，晶粒上需要與上芯片連接的輸入輸出走線向四周扇出到封裝體的 外圍通孔，通過通孔電性連接上芯片。
[0006] 因此，在所述下芯片的晶粒為兩個或者兩個以上時，一個晶粒（尤其該晶粒的輸 入輸出走線較多時）上需要與上芯片連接的輸入輸出導(dǎo)線會占用布線層中的大部分布線 空間資源，會影響下芯片的晶粒與晶粒之間的互連走線以及在布線層中的其它走線，從而 造成走線困難或者增加布線層的層數(shù)。


【發(fā)明內(nèi)容】

[0007] 本發(fā)明實施例提供一種芯片堆疊封裝結(jié)構(gòu)和電子設(shè)備，解決了現(xiàn)有技術(shù)中通孔開 設(shè)于封裝體的外圍導(dǎo)致的走線困難問題。
[0008] 本發(fā)明實施例第一方面提供一種芯片堆疊封裝結(jié)構(gòu)，所述芯片堆疊封裝結(jié)構(gòu)包括 第一芯片和第二芯片，所述第二芯片與所述第一芯片堆疊設(shè)置，所述第二芯片包括封裝層 和第一布線層，所述封裝層包括至少兩個晶粒和用于固定所述至少兩個晶粒的固定部，所 述固定部上開設(shè)有多個通孔，所述多個通孔的一部分通孔設(shè)置于所述至少兩個晶粒外圍， 所述多個通孔的另一部分通孔設(shè)置于所述至少兩個晶粒之間；所述第一布線層電性連接所 述至少兩個晶粒；其中，所述封裝層位于所述第一布線層和所述第一芯片之間，所述多個通 孔內(nèi)設(shè)置有導(dǎo)電材料，通過所述導(dǎo)電材料電性連接所述第一布線層和所述第一芯片，使得 所述第一芯片和所述至少兩個晶粒中的至少一個晶粒之間能夠電性連接。
[0009] 在第一方面第一種可能的實現(xiàn)方式中，所述固定部具體為用于封裝所述至少兩個 晶粒的封裝部。
[0010] 在第一方面第二種可能的實現(xiàn)方式中，所述固定部包括封裝部和至少一個通孔模 組，所述至少一個通孔模組上開設(shè)有所述多個通孔，所述封裝部用于封裝所述至少一個通 孔模組和所述至少兩個晶粒。
[0011] 結(jié)合第一方面的第二種可能的實現(xiàn)方式，在第一方面第三種可能的實現(xiàn)方式中， 所述至少一個通孔模組具體為印制電路板塊或者硅通孔模組。
[0012] 結(jié)合第一方面、第一方面的第一種到第三種任一可能的實現(xiàn)方式，在第一方面第 四種可能的實現(xiàn)方式中，所述第二芯片還包括第二布線層，所述第二布線層設(shè)置于所述封 裝層和所述第一芯片之間，所述第二布線層電性連接所述第一芯片和所述導(dǎo)電材料。
[0013] 結(jié)合第一方面、第一方面的第一種到第四種任一可能的實現(xiàn)方式，在第一方面第 五種可能的實現(xiàn)方式中，所述第一芯片為存儲芯片、硅晶粒、覆晶封裝結(jié)構(gòu)、或被動元件。
[0014] 結(jié)合第一方面、第一方面的第一種到第五種任一可能的實現(xiàn)方式，在第一方面第 六種可能的實現(xiàn)方式中，所述第一芯片具有與第二芯片相同的結(jié)構(gòu)。
[0015] 結(jié)合第一方面、第一方面的第一種到第六種任一可能的實現(xiàn)方式，在第一方面第 七種可能的實現(xiàn)方式中，所述第一芯片和所述至少兩個晶粒中的每個晶粒通過所述多個通 孔中至少兩個通孔內(nèi)設(shè)置的所述導(dǎo)電材料電性連接。
[0016] 本發(fā)明實施例第二方面提供一種電子設(shè)備，所述電子設(shè)備包括電路板和設(shè)置于所 述電路板上的芯片堆疊封裝結(jié)構(gòu)，所述第二芯片位于所述第一芯片和所述電路板之間。
[0017] 在第二方面第一種可能的實現(xiàn)方式中，所述電子設(shè)備還包括設(shè)置于所述電路板和 所述第二芯片之間并電性連接所述電路板和所述第二芯片的基板。
[0018] 本發(fā)明實施例有益效果如下：
[0019] 本申請通過在所述第二芯片的至少兩個晶粒之間增加通孔，從而使得晶粒上向四 周扇出輸入輸出走線可以直接通過該晶粒周圍的通孔電性連接上芯片，從而減小占用布線 層中的布線空間資源，提高布線空間的資源利用率，而且還會減小所述晶粒與第一芯片之 間的走線長度，降低信號的負(fù)載，提高信號的性能，解決了現(xiàn)有技術(shù)中在所述下芯片的晶粒 為兩個或者兩個以上時，一個晶粒（尤其該晶粒的輸入輸出走線較多時）上需要與上芯片 連接的輸入輸出導(dǎo)線會占用布線層中的大部分布線空間資源，會影響下芯片的晶粒與晶粒 之間的互連走線以及在布線層中的其它走線，從而造成走線困難或者增加布線層的層數(shù)的 技術(shù)問題。

【專利附圖】

【附圖說明】
[0020] 為了更清楚地說明本發(fā)明實施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實施例描述 中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些 實施例。
[0021] 圖1為本申請一較佳實施例提供的芯片堆疊封裝結(jié)構(gòu)的結(jié)構(gòu)示意圖；
[0022] 圖2為圖1中芯片堆疊封裝結(jié)構(gòu)的第二芯片的仰視圖；
[0023] 圖3為本申請另一較佳實施例提供的芯片堆疊封裝結(jié)構(gòu)的結(jié)構(gòu)示意圖；
[0024] 圖4為本申請又一較佳實施例提供的芯片堆疊封裝結(jié)構(gòu)的結(jié)構(gòu)示意圖；
[0025] 圖5為本申請一較佳實施例提供的電子設(shè)備的結(jié)構(gòu)示意圖；
[0026] 圖6為本申請另一較佳實施例提供的電子設(shè)備的結(jié)構(gòu)示意圖。

【具體實施方式】
[0027] 為了使本【技術(shù)領(lǐng)域】的人員更好地理解本發(fā)明方案，下面將結(jié)合本發(fā)明實施例中的 附圖，對本發(fā)明實施例中的技術(shù)方案進行清楚、完整地描述。顯然，所描述的實施例僅僅是 本發(fā)明一部分的實施例，而不是全部的實施例。
[0028] 實施例一
[0029] 如圖1所示，為本申請一較佳實施例提供的芯片堆疊封裝結(jié)構(gòu)100的結(jié)構(gòu)示意圖。 所述芯片堆疊封裝結(jié)構(gòu)100包括第一芯片10和第二芯片20。
[0030] 所述第一芯片10可以為存儲芯片（Memory)、娃晶粒（Silicon Die)、覆晶封裝結(jié)構(gòu) (Flip Chip Package)、被動元件（Passive Device)等，也可以為集成單顆或多顆晶粒（Die) 的扇出型晶圓級封裝。所述第一芯片10上設(shè)置有焊球11，所述第一芯片10可以通過焊 球11與其它電子元件電性連接。焊球11可以為釬料球（Solder Ball)、釬料凸點（Solder Bump)或銅柱（Cu Pillar)。
[0031] 同時參閱圖2,所述第二芯片20與所述第一芯片10堆疊設(shè)置，并相互固定。所述第 二芯片20與所述第一芯片10的結(jié)構(gòu)相同，也可以與第一芯片10的結(jié)構(gòu)不相同。所述第二 芯片20和第一芯片10可以采用熱風(fēng)重烙（Mass Reflow)或熱壓鍵合（Thermo Compression Bonding)的方法焊接在一起，之間可以根據(jù)需要選擇是否填充底部填充膠（Underfill)來 增強結(jié)構(gòu)的強度和可靠性。所述第二芯片20包括封裝層21和第一布線層22。
[0032] 所述封裝層21包括至少兩個晶粒211和用于固定所述至少兩個晶粒211的固定 部212。在本實施方式中，附圖僅以兩個晶粒211為例進行說明，在其它實施方式中，所述晶 粒211的個數(shù)可以不限于兩個，可以為三個、四個、五個等任意個數(shù)，具體個數(shù)可以根據(jù)需 要設(shè)置，晶粒與晶粒之間的間距和位置可以根據(jù)需要設(shè)置。
[0033] 所述固定部212上開設(shè)有多個通孔213,所述多個通孔213中一部分通孔213設(shè)置 于所述至少兩個晶粒211的外圍，另一部分通孔213設(shè)置于所述至少兩個晶粒211之間的 區(qū)域214。與現(xiàn)有技術(shù)中多個通孔213僅設(shè)置于所述至少兩個晶粒211的外圍不同，本實 施例提供的方案在兩晶粒211之間也可以設(shè)置至少一個通孔213,使得不必將全部通孔213 都置于所述至少兩個晶粒211的外圍，減少了布局布線的難度。
[0034] 所述第一布線層22電性連接所述至少兩個晶粒211。所述第一布線層22的層數(shù) 可以根據(jù)需要設(shè)置，可以為一層，也可以為多層。所述第一布線層22的介質(zhì)層和金屬層，可 通過采用晶圓級的涂覆、曝光、顯影、固化、濺射、電鍍等工藝制作，所述金屬層通常為導(dǎo)電 線如銅線的材料制成。第一布線層22與晶粒211之間為可曝光顯影的有機介質(zhì)層，在該介 質(zhì)層內(nèi)制作鍍銅孔導(dǎo)通布線層與晶粒211上的焊盤。由于第一布線層22會覆蓋在晶粒211 上的區(qū)域以及晶粒211周圍的區(qū)域，所以第一布線層22可以把晶粒211通過走線連接到晶 粒211的外圍區(qū)域。
[0035] 其中，所述封裝層21位于所述第一布線層22和所述第一芯片10之間，所述多個 通孔213內(nèi)的每個通孔內(nèi)設(shè)置有導(dǎo)電材料。所述導(dǎo)電材料可以采用電鍍的方式將導(dǎo)電金屬 如銅等電鍍于通孔213的內(nèi)壁上，再通過其它材料對通孔213進行填充，或者所述導(dǎo)電材料 直接填充于通孔213內(nèi)。通過所述導(dǎo)電材料電性連接所述第一布線層22和所述第一芯片 10,使得所述第一芯片10和所述至少兩個晶粒211中至少一個晶粒之間能夠通過所述多個 通孔213中至少兩個通孔213內(nèi)設(shè)置的所述導(dǎo)電材料電性連接，也就是說，使得所述第一芯 片10和所述第二芯片20上所有的晶粒211電性連接，或者與所述第二芯片20上部分晶粒 211電性連接，具體根據(jù)需要設(shè)置。
[0036] 上述芯片堆疊封裝結(jié)構(gòu)100通過在所述第二芯片20的至少兩個晶粒211之間增 加通孔213,從而使得晶粒211上向四周扇出輸入輸出走線可以直接通過該晶粒211周圍 的通孔213電性連接上芯片，從而減小占用布線層中的布線空間資源，提高布線空間的資 源利用率，而且還會減小所述晶粒211與第一芯片10之間的走線長度，降低信號的負(fù)載，提 高信號的性能，解決了現(xiàn)有技術(shù)中在所述下芯片的晶粒為兩個或者兩個以上時，一個晶粒 (尤其該晶粒的輸入輸出走線較多時）上需要與上芯片連接的輸入輸出導(dǎo)線會占用布線層 中的大部分布線空間資源，會影響下芯片的晶粒與晶粒之間的互連走線以及在布線層中的 其它走線，從而造成走線困難或者增加布線層的層數(shù)的技術(shù)問題。
[0037] 開設(shè)通孔213的方式至少有如下兩種：
[0038] 第一種：直接將通孔213開設(shè)于封裝晶粒211的封裝部上。
[0039] S卩，所述固定部212具體為用于封裝所述至少兩個晶粒211的封裝部。所述封裝 部可以為封裝材料如模塑材料制成。此時，通孔213可以采用激光鉆孔或深反應(yīng)離子刻蝕 在封裝部上制作。所述至少兩個晶粒211的正面與第一布線層22電性連接，所述至少兩個 晶粒211的背面和側(cè)面可以完全被包裹在封裝部內(nèi)，也可以側(cè)面被包裹，而背面外露于封 裝部，具體可以根據(jù)需要設(shè)置。
[0040] 第二種：采用通孔模組的方式。
[0041] S卩，如圖3所示，所述固定部212包括封裝部2121和通孔模組2122。所述通孔模 組2122為開設(shè)有多個所述通孔213單一元件。所述多個通孔213可以位于一個所述通孔 模組2122上，也可以為于多個通孔模組2122上，也就是說，所述通孔模組2122的個數(shù)可以 為一個，也可以為多個，具體根據(jù)實際情況進行設(shè)置。所述通孔模組2122設(shè)置于所述至少 兩個晶粒211，外圍和所述至少兩個晶粒211之間。所述通孔|旲組2122具體為印制電路板 塊（PCB Bar)或者硅通孔模組。
[0042] 所述封裝部2121用于封裝所述通孔模組2122和所述至少兩個晶粒211。所述封 裝部2121可以為封裝材料如模塑材料制成。所述至少兩個晶粒211的正面與第一布線層 22電性連接，所述至少兩個晶粒211的背面和側(cè)面可以完全被包裹在封裝部2121內(nèi)，也可 以側(cè)面被包裹，背面外露于封裝部，具體可以根據(jù)需要設(shè)置。通過使用設(shè)置有所述通孔213 的所述通孔模組2122,從而可以降低通過激光鉆孔或深反應(yīng)離子刻蝕做孔時困難度，提高 做孔效率。
[0043] 進一步，在所述第一芯片10的焊球11位置與所述多個通孔213的位置對應(yīng)時，所 述第一芯片10可以直接通過所述多個通孔213內(nèi)的導(dǎo)電材料與第二芯片20上的晶粒211 電性連接。而在所述第一芯片10上的焊球11位置與所述多個通孔213的位置不對應(yīng)時， 就需要在所述第二芯片20與所述第一芯片10相對的表面上設(shè)置第二布線層23。具體地， 所述第二布線層23設(shè)置于所述封裝層21和所述第一芯片10之間，所述第二布線層23電 性連接所述第一芯片10和所述通孔213內(nèi)的導(dǎo)電材料。所述第二布線層23的層數(shù)可以根 據(jù)需要設(shè)置，可以為一層，也可以為多層。所述第二布線層23采用晶圓級的濺射、電鍍等工 藝制作，通常為導(dǎo)電線如銅線的材料。
[0044] 通過在所述第二芯片20與所述第一芯片10相對的表面上設(shè)置第二布線層23,從 而使得在所述第一芯片10上的焊球11位置與所述多個通孔213的位置不對應(yīng)時，所述第 二布線層23可以電性連接所第一芯片10和所述通孔213內(nèi)的導(dǎo)電材料。
[0045] 另外，所述芯片堆疊封裝結(jié)構(gòu)100的芯片數(shù)目可以只包括第一芯片10和第二芯片 20,如圖1和圖3所示，但，所述芯片堆疊封裝結(jié)構(gòu)100的芯片數(shù)目可以不限于兩個。如圖 4所示，所述第二芯片20的數(shù)目為三個，也就是說，所述芯片堆疊封裝結(jié)構(gòu)100的芯片數(shù)目 為四個。在其他實施方式中，所述第二芯片20的數(shù)目還可以為兩個、四個等多個。
[0046] 實施例二
[0047] 基于同樣的發(fā)明構(gòu)思，本申請還提供一種電子設(shè)備。如圖5所示，為本申請電子設(shè) 備200的結(jié)構(gòu)示意圖。所述電子設(shè)備200包括電路板210和設(shè)置于所述電路板上的芯片堆 疊封裝結(jié)構(gòu)220。所述芯片堆疊封裝結(jié)構(gòu)220與實施例一中的芯片堆疊封裝結(jié)構(gòu)100的結(jié) 構(gòu)和功能相同，在此不再贅述。所述芯片堆疊封裝結(jié)構(gòu)220的第二芯片20位于所述第一芯 片10和所述電路板210之間。
[0048] 上述電子設(shè)備200通過采用芯片堆疊封裝結(jié)構(gòu)220,在所述第二芯片20的至少兩 個晶粒211之間增加通孔213,從而使得晶粒211上向四周扇出輸入輸出走線可以直接通過 該晶粒211周圍的通孔213電性連接上芯片，從而減小占用布線層中的布線空間資源，提高 布線空間的資源利用率，而且還會減小所述晶粒211與第一芯片10之間的走線長度，降低 信號的負(fù)載，提高信號的性能，解決了現(xiàn)有技術(shù)中在所述下芯片的晶粒為兩個或者兩個以 上時，一個晶粒（尤其該晶粒的輸入輸出走線較多時）上需要與上芯片連接的輸入輸出導(dǎo) 線會占用布線層中的大部分布線空間資源，會影響下芯片的晶粒與晶粒之間的互連走線以 及在布線層中的其它走線，從而造成走線困難或者增加布線層的層數(shù)的技術(shù)問題。
[0049] 所述第二芯片20可以直接通過焊球電性連接于所述電路板210上，也可以如圖6 所示，在第二芯片20和所述電路板210之間設(shè)置一基板230,所述第二芯片20通過焊接凸 點電性連接于所述基板230上，再通過焊球電性連接于所述電路板210上。所述基板230 和所述第二芯片20之間可以根據(jù)需要選擇是否填充底部填充膠（Underfill)來增強結(jié)構(gòu)的 強度和可靠性。通過在所述第二芯片20和所述電路板210之間設(shè)置所述基板230,可以通 過基板230增加布線資源和封裝的管腳數(shù)，改善第二芯片20的電源完整性，提高封裝板級 的可靠性。
[0050] 盡管已描述了本發(fā)明的優(yōu)選實施例，但本領(lǐng)域內(nèi)的技術(shù)人員一旦得知了基本創(chuàng)造 性概念，則可對這些實施例作出另外的變更和修改。所以，所附權(quán)利要求意欲解釋為包括優(yōu) 選實施例以及落入本發(fā)明范圍的所有變更和修改。而且，本發(fā)明實施例中提到的"連接"一 詞如無特別結(jié)實應(yīng)理解為是一種電性連接。
[0051] 顯然，本領(lǐng)域的技術(shù)人員可以對本發(fā)明進行各種改動和變型而不脫離本發(fā)明的精 神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權(quán)利要求及其等同技術(shù)的范圍 之內(nèi)，則本發(fā)明也意圖包含這些改動和變型在內(nèi)。
【權(quán)利要求】
1. 一種芯片堆疊封裝結(jié)構(gòu)，其特征在于，所述芯片堆疊封裝結(jié)構(gòu)包括： 第一芯片； 第二芯片，與所述第一芯片堆疊設(shè)置，所述第二芯片包括： 封裝層，所述封裝層包括至少兩個晶粒和用于固定所述至少兩個晶粒的固定部，所述 固定部上開設(shè)有多個通孔，所述多個通孔的一部分通孔設(shè)置于所述至少兩個晶粒外圍，所 述多個通孔的另一部分通孔設(shè)置于所述至少兩個晶粒之間；和 第一布線層，電性連接所述至少兩個晶粒； 其中，所述封裝層位于所述第一布線層和所述第一芯片之間，所述多個通孔內(nèi)設(shè)置有 導(dǎo)電材料，通過所述導(dǎo)電材料電性連接所述第一布線層和所述第一芯片，使得所述第一芯 片和所述至少兩個晶粒中的至少一個晶粒之間能夠電性連接。
2. 如權(quán)利要求1所述的芯片堆疊封裝結(jié)構(gòu)，其特征在于，所述固定部具體為用于封裝 所述至少兩個晶粒的封裝部。
3. 如權(quán)利要求1所述的芯片堆疊封裝結(jié)構(gòu)，其特征在于，所述固定部包括封裝部和至 少一個通孔模組，所述至少一個通孔模組上開設(shè)有所述多個通孔，所述封裝部用于封裝所 述至少一個通孔模組和所述至少兩個晶粒。
4. 如權(quán)利要求3所述的芯片堆疊封裝結(jié)構(gòu)，其特征在于，所述至少一個通孔模組具體 為印制電路板塊或者硅通孔模組。
5. 如權(quán)利要求1-4中任一權(quán)利要求所述的芯片堆疊封裝結(jié)構(gòu)，其特征在于，所述第二 芯片還包括第二布線層，所述第二布線層設(shè)置于所述封裝層和所述第一芯片之間，所述第 二布線層電性連接所述第一芯片和所述導(dǎo)電材料。
6. 如權(quán)利要求1-5中任一權(quán)利要求所述的芯片堆疊封裝結(jié)構(gòu)，其特征在于，所述第一 芯片為存儲芯片、硅晶粒、覆晶封裝結(jié)構(gòu)、或被動元件。
7. 如權(quán)利要求1-6中任一權(quán)利要求所述的芯片堆疊封裝結(jié)構(gòu)，其特征在于，所述第一 芯片具有與第二芯片相同的結(jié)構(gòu)。
8. 如權(quán)利要求1-7中任一權(quán)利要求所述的芯片堆疊封裝結(jié)構(gòu)，其特征在于，所述第一 芯片和所述至少兩個晶粒中的每個晶粒通過所述多個通孔中至少兩個通孔內(nèi)設(shè)置的所述 導(dǎo)電材料電性連接。
9. 一種電子設(shè)備，其特征在于，所述電子設(shè)備包括： 電路板； 設(shè)置于所述電路板上的如權(quán)利要求1-8中任一權(quán)利要求所述芯片堆疊封裝結(jié)構(gòu)，所述 第二芯片位于所述第一芯片和所述電路板之間。
10. 如權(quán)利要求9所述的電子設(shè)備，其特征在于，所述電子設(shè)備還包括設(shè)置于所述電路 板和所述第二芯片之間并電性連接所述電路板和所述第二芯片的基板。
【文檔編號】H01L23/538GK104064551SQ201410247207
【公開日】2014年9月24日 申請日期:2014年6月5日 優(yōu)先權(quán)日:2014年6月5日
【發(fā)明者】符會利, 張曉東 申請人:華為技術(shù)有限公司