本發(fā)明涉及半導(dǎo)體制造領(lǐng)域，尤其涉及一種sram存儲器及其形成方法。

背景技術(shù)：

隨著半導(dǎo)體技術(shù)的不斷發(fā)展，存儲器呈現(xiàn)出高集成度、快速、低功耗的發(fā)展趨勢。

從功能上將存儲器分為隨機存儲器(ram，randomaccessmemory)和只讀存儲器(rom，readonlymemory)。隨機存儲器工作時，可以隨時從任何一個指定的地址讀出數(shù)據(jù)，也可以隨時將數(shù)據(jù)寫入任何一個指定的存儲單元。隨機存儲器的讀寫操作方便，使用靈活。

隨機存儲器可以分為靜態(tài)隨機存儲器(sram)和動態(tài)隨機存儲器(dram)。其中，sram利用帶有正反饋的觸發(fā)器來存儲數(shù)據(jù)，主要依靠依靠持續(xù)的供電來保持數(shù)據(jù)的完整性，在使用過程中，不需刷新。sram已被廣泛應(yīng)用在計算機的高速緩存和頻繁的數(shù)據(jù)處理中。

然而，現(xiàn)有技術(shù)中靜態(tài)隨機存儲器的讀寫速度不能同時提高。

技術(shù)實現(xiàn)要素：

本發(fā)明解決的問題是提供一種sram存儲器及其形成方法，以使sram存儲器的讀寫速度得以同時提高。

為解決上述問題，本發(fā)明提供一種sram存儲器，包括：基底；傳輸晶體管，所述傳輸晶體管包括：傳輸柵極結(jié)構(gòu)，位于基底上；第一傳輸源漏區(qū)和第二傳輸源漏區(qū)，分別位于所述傳輸柵極結(jié)構(gòu)兩側(cè)的基底中，部分第一傳輸源漏區(qū)和部分第二傳輸源漏區(qū)被傳輸柵極結(jié)構(gòu)遮蓋，所述傳輸柵極結(jié)構(gòu)遮蓋的第一傳輸源漏區(qū)為第一遮蓋區(qū)，所述傳輸柵極結(jié)構(gòu)遮蓋的第二傳輸源漏區(qū)為第二遮蓋區(qū)，在垂直于傳輸柵極結(jié)構(gòu)側(cè)壁的方向上，所述第二遮蓋區(qū)的尺寸大于第一遮蓋區(qū)的尺寸。

可選的，所述基底包括第一區(qū)域和第二區(qū)域；所述傳輸晶體管包括第一 傳輸晶體管和第二傳輸晶體管；所述第一傳輸晶體管包括：第一傳輸柵極結(jié)構(gòu)，位于第一區(qū)域的基底上；第一子傳輸源漏區(qū)和第二子傳輸源漏區(qū)，分別位于所述第一傳輸柵極結(jié)構(gòu)兩側(cè)的基底中，部分第一子傳輸源漏區(qū)和部分第二子傳輸源漏區(qū)被第一傳輸柵極結(jié)構(gòu)遮蓋，第一傳輸柵極結(jié)構(gòu)遮蓋的第一子傳輸源漏區(qū)為第一子遮蓋區(qū)，第一傳輸柵極結(jié)構(gòu)遮蓋的第二子傳輸源漏區(qū)為第二子遮蓋區(qū)，在垂直于第一傳輸柵極結(jié)構(gòu)側(cè)壁的方向上，所述第二子遮蓋區(qū)的尺寸大于所述第一子遮蓋區(qū)的尺寸；所述第二傳輸晶體管包括：第二傳輸柵極結(jié)構(gòu)，位于第二區(qū)域的基底上；第三子傳輸源漏區(qū)和第四子傳輸源漏區(qū)，分別位于所述第二傳輸柵極結(jié)構(gòu)兩側(cè)的基底中，部分第三子傳輸源漏區(qū)和部分第四子傳輸源漏區(qū)被第二傳輸柵極結(jié)構(gòu)遮蓋，第二傳輸柵極結(jié)構(gòu)遮蓋的第三子傳輸源漏區(qū)為第三子遮蓋區(qū)，第二傳輸柵極結(jié)構(gòu)遮蓋的第四子傳輸源漏區(qū)為第四子遮蓋區(qū)，在垂直于第二傳輸柵極結(jié)構(gòu)側(cè)壁的方向上，所述第四子遮蓋區(qū)的尺寸大于所述第三子遮蓋區(qū)的尺寸。

可選的，所述第一傳輸晶體管還包括：第一子傳輸側(cè)墻，位于第一傳輸柵極結(jié)構(gòu)一側(cè)側(cè)壁，部分第一子傳輸源漏區(qū)被第一傳輸柵極結(jié)構(gòu)和第一子傳輸側(cè)墻遮蓋；第二子傳輸側(cè)墻，位于第一傳輸柵極結(jié)構(gòu)另一側(cè)側(cè)壁，部分第二子傳輸源漏區(qū)被第一傳輸柵極結(jié)構(gòu)和第二子傳輸側(cè)墻遮蓋，所述第二子傳輸側(cè)墻的厚度小于第一子傳輸側(cè)墻的厚度；所述第二傳輸晶體管還包括：第三子傳輸側(cè)墻，位于第二傳輸柵極結(jié)構(gòu)一側(cè)側(cè)壁，部分第三子傳輸源漏區(qū)被第二傳輸柵極結(jié)構(gòu)和第三子傳輸側(cè)墻遮蓋；第四子傳輸側(cè)墻，位于第二傳輸柵極結(jié)構(gòu)另一側(cè)側(cè)壁，部分第四子傳輸源漏區(qū)被第二傳輸柵極結(jié)構(gòu)和第四子傳輸側(cè)墻遮蓋，所述第四子傳輸側(cè)墻的厚度小于第三子傳輸側(cè)墻的厚度。

本發(fā)明還提供一種sram存儲器的形成方法，包括：提供基底；形成傳輸晶體管，形成所述傳輸晶體管的方法包括：在所述基底上形成傳輸柵極結(jié)構(gòu)；在所述傳輸柵極結(jié)構(gòu)兩側(cè)的基底中分別形成第一傳輸源漏區(qū)和第二傳輸源漏區(qū)，部分第一傳輸源漏區(qū)和部分第二傳輸源漏區(qū)被傳輸柵極結(jié)構(gòu)遮蓋，所述傳輸柵極結(jié)構(gòu)遮蓋的第一傳輸源漏區(qū)為第一遮蓋區(qū)，所述傳輸柵極結(jié)構(gòu)遮蓋的第二傳輸源漏區(qū)為第二遮蓋區(qū)，在垂直于傳輸柵極結(jié)構(gòu)側(cè)壁的方向上，所述第二遮蓋區(qū)的尺寸大于第一遮蓋區(qū)的尺寸。

可選的，所述基底包括第一區(qū)域和第二區(qū)域；所述傳輸晶體管包括第一傳輸晶體管和第二傳輸晶體管；形成所述第一傳輸晶體管和第二傳輸晶體管的方法包括：在第一區(qū)域的基底上形成第一傳輸柵極結(jié)構(gòu)；在第二區(qū)域的基底上形成第二傳輸柵極結(jié)構(gòu)；在所述第一傳輸柵極結(jié)構(gòu)兩側(cè)的基底中分別形成第一子傳輸源漏區(qū)和第二子傳輸源漏區(qū)，部分第一子傳輸源漏區(qū)和部分第二子傳輸源漏區(qū)被第一傳輸柵極結(jié)構(gòu)遮蓋，第一傳輸柵極結(jié)構(gòu)遮蓋的第一子傳輸源漏區(qū)為第一子遮蓋區(qū)，第一傳輸柵極結(jié)構(gòu)遮蓋的第二子傳輸源漏區(qū)為第二子遮蓋區(qū)，在垂直于第一傳輸柵極結(jié)構(gòu)側(cè)壁的方向上，所述第二子遮蓋區(qū)的尺寸大于第一子遮蓋區(qū)的尺寸；在所述第二傳輸柵極結(jié)構(gòu)兩側(cè)的基底中分別形成第三子傳輸源漏區(qū)和第四子傳輸源漏區(qū)，部分第三子傳輸源漏區(qū)和部分第四子傳輸源漏區(qū)被第二傳輸柵極結(jié)構(gòu)遮蓋，第二傳輸柵極結(jié)構(gòu)遮蓋的第三子傳輸源漏區(qū)為第三子遮蓋區(qū)，第二傳輸柵極結(jié)構(gòu)遮蓋的第四子傳輸源漏區(qū)為第四子遮蓋區(qū)，在垂直于第二傳輸柵極結(jié)構(gòu)側(cè)壁的方向上，所述第四子遮蓋區(qū)的尺寸大于第三子遮蓋區(qū)的尺寸。

可選的，還包括：在第一傳輸柵極結(jié)構(gòu)兩側(cè)側(cè)壁分別形成第一子傳輸側(cè)墻和第二子傳輸側(cè)墻，所述第二子傳輸側(cè)墻的厚度小于第一子傳輸側(cè)墻的厚度；在所述第二傳輸柵極結(jié)構(gòu)兩側(cè)側(cè)壁分別形成第三子傳輸側(cè)墻和第四子傳輸側(cè)墻，所述第四子傳輸側(cè)墻的厚度小于第三子傳輸側(cè)墻的厚度；形成第一子傳輸側(cè)墻、第二子傳輸側(cè)墻、第三子傳輸側(cè)墻和第四子傳輸側(cè)墻后，在所述第一傳輸柵極結(jié)構(gòu)、第一子傳輸側(cè)墻和第二子傳輸側(cè)墻兩側(cè)的基底中分別形成第一子傳輸源漏區(qū)和第二子傳輸源漏區(qū)，在所述第二傳輸柵極結(jié)構(gòu)、第三子傳輸側(cè)墻和第四子傳輸側(cè)墻兩側(cè)的基底中分別形成第三子傳輸源漏區(qū)和第四子傳輸源漏區(qū)，所述第一子傳輸側(cè)墻位于第一傳輸柵極結(jié)構(gòu)和第一子傳輸源漏區(qū)之間，所述第二子傳輸側(cè)墻位于第一傳輸柵極結(jié)構(gòu)和第二子傳輸源漏區(qū)之間，所述第三子傳輸側(cè)墻位于第二傳輸柵極結(jié)構(gòu)和第三子傳輸源漏區(qū)之間，所述第四子傳輸側(cè)墻位于第二傳輸柵極結(jié)構(gòu)和第四子傳輸源漏區(qū)之間。

可選的，形成所述第一子傳輸側(cè)墻、第二子傳輸側(cè)墻、第三子傳輸側(cè)墻和第四子傳輸側(cè)墻的方法包括：形成覆蓋所述基底、第一傳輸柵極結(jié)構(gòu)和第二傳輸柵極結(jié)構(gòu)的側(cè)墻材料層；在所述第一傳輸柵極結(jié)構(gòu)一側(cè)的側(cè)墻材料層 中注入第一離子；在所述第二傳輸柵極結(jié)構(gòu)一側(cè)的側(cè)墻材料層中注入第二離子；刻蝕所述側(cè)墻材料層，形成第一子傳輸側(cè)墻、第二子傳輸側(cè)墻、第三子傳輸側(cè)墻和第四子傳輸側(cè)墻，所述第二子傳輸側(cè)墻對應(yīng)第一傳輸柵極結(jié)構(gòu)一側(cè)具有第一離子的側(cè)墻材料層，所述第四子傳輸側(cè)墻對應(yīng)第二傳輸柵極結(jié)構(gòu)一側(cè)具有第二離子的側(cè)墻材料層。

可選的，形成第一子傳輸源漏區(qū)和第二子傳輸源漏區(qū)的方法為：在所述第一傳輸柵極結(jié)構(gòu)、第一子傳輸側(cè)墻和第二子傳輸側(cè)墻兩側(cè)的基底中分別形成第一初始子傳輸源漏區(qū)和第二初始子傳輸源漏區(qū)；在所述第二傳輸柵極結(jié)構(gòu)、第三子傳輸側(cè)墻和第四子傳輸側(cè)墻兩側(cè)的基底中分別形成第三初始子傳輸源漏區(qū)和第四初始子傳輸源漏區(qū)；對所述第一初始子傳輸源漏區(qū)、第二初始子傳輸源漏區(qū)、第三初始子傳輸源漏區(qū)和第四初始子傳輸源漏區(qū)進行退火處理，使第一初始子傳輸源漏區(qū)、第二初始子傳輸源漏區(qū)、第三初始子傳輸源漏區(qū)和第四初始子傳輸源漏區(qū)向兩側(cè)擴散，分別對應(yīng)形成第一子傳輸源漏區(qū)、第二子傳輸源漏區(qū)、第三子傳輸源漏區(qū)和第四子傳輸源漏區(qū)。

與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點：

由于在垂直于傳輸柵極結(jié)構(gòu)側(cè)壁的方向上，所述第二遮蓋區(qū)的尺寸大于第一遮蓋區(qū)的尺寸，所以第二遮蓋區(qū)的電阻小于第一遮蓋區(qū)的電阻，而第一傳輸源漏區(qū)的電阻主要由第一遮蓋區(qū)的電阻決定，第二傳輸源漏區(qū)的電阻主要由第二遮蓋區(qū)的電阻決定，因此使得第二傳輸源漏區(qū)的電阻小于第一傳輸源漏區(qū)的電阻；使得在sram存儲器處于讀數(shù)據(jù)狀態(tài)和寫數(shù)據(jù)狀態(tài)時，傳輸晶體管的開態(tài)電流大小不同。若設(shè)定在sram存儲器處于讀數(shù)據(jù)狀態(tài)時，使第一傳輸源漏區(qū)為傳輸晶體管的漏區(qū)，在sram存儲器處于寫數(shù)據(jù)狀態(tài)時，第二傳輸源漏區(qū)為傳輸晶體管的漏區(qū)，使得在sram存儲器處于讀數(shù)據(jù)狀態(tài)時傳輸晶體管的開態(tài)電流小于在sram存儲器處于寫數(shù)據(jù)狀態(tài)時傳輸晶體管的開態(tài)電流；由于在sram存儲器處于讀數(shù)據(jù)狀態(tài)時，傳輸晶體管的開態(tài)電流較小，使得傳輸晶體管和sram存儲器中下拉晶體管中的電流差值較大，提高了讀數(shù)據(jù)的速度；由于在sram存儲器處于寫數(shù)據(jù)狀態(tài)時，傳輸晶體管的開態(tài)電流較大，使得傳輸晶體管和sram存儲器中上拉晶體管中的電流差值較大，提高了寫數(shù)據(jù)的速度。即能夠同時提高sram存儲器的讀寫速度。

附圖說明

圖1是一實施例中sram存儲器單元的電路圖；

圖2至圖9是本發(fā)明一實施例中sram存儲器形成過程的結(jié)構(gòu)示意圖。

具體實施方式

正如背景技術(shù)所述，現(xiàn)有技術(shù)中靜態(tài)隨機存儲器的讀寫速度不能同時提高。

圖1是一實施例中sram存儲器單元的電路圖，所述sram存儲器單元包括傳輸晶體管、上拉晶體管和下拉晶體管，所述傳輸晶體管包括：第一傳輸晶體管pg1和第二傳輸晶體管pg2，所述上拉晶體管包括第一上拉晶體管pu1和第二上拉晶體管pu2，所述下拉晶體管包括第一下拉晶體管pd1和第二下拉晶體管pd2，所述上拉晶體管和下拉晶體管構(gòu)成鎖存器，其中，pg1、pg2、pd1、pd2為n型mos晶體管，pu1和pu2為p型mos晶體管。所述傳輸晶體管、上拉晶體管和下拉晶體管的連接關(guān)系參照圖1。

在讀取數(shù)據(jù)“0”時，需使pd1中的電流大于pg1中的電流，否則不能正確讀取數(shù)據(jù)“0”；在寫入數(shù)據(jù)“0”時，需使pg1中的電流大于pu1中的電流，否則不能正確寫入數(shù)據(jù)“0”；在讀取數(shù)據(jù)“1”時，需使pd2中的電流大于pg2中的電流，否則不能正確讀取數(shù)據(jù)“1”；在寫入數(shù)據(jù)“1”時，需使pg2中的電流大于pu2中的電流，否則不能正確寫入數(shù)據(jù)“1”。

第一傳輸晶體管pg1包括第一傳輸柵極結(jié)構(gòu)和位于第一傳輸柵極結(jié)構(gòu)兩側(cè)的第一子傳輸源漏區(qū)和第二子傳輸源漏區(qū)，第二傳輸晶體管pg2包括第二傳輸柵極結(jié)構(gòu)和位于第二傳輸柵極結(jié)構(gòu)兩側(cè)的第三子傳輸源漏區(qū)和第四子傳輸源漏區(qū)。讀數(shù)據(jù)狀態(tài)時，第一子傳輸源漏區(qū)為第一傳輸晶體管的漏區(qū)，第三子傳輸源漏區(qū)為第二傳輸晶體管的漏區(qū)；寫數(shù)據(jù)狀態(tài)時，第二子傳輸源漏區(qū)為第一傳輸晶體管的漏區(qū)，第四子傳輸源漏區(qū)為第二傳輸晶體管的漏區(qū)。

研究發(fā)現(xiàn)，在第一傳輸晶體管打開時，無論第一子傳輸源漏區(qū)還是第二子傳輸源漏區(qū)作為第一傳輸晶體管的漏區(qū)，第一傳輸晶體管的漏區(qū)的電阻相等，第一子傳輸源漏區(qū)為漏區(qū)時第一傳輸晶體管中的電流等于第二子傳輸源漏區(qū)作為第一傳輸晶體管的漏區(qū)時第一傳輸晶體管中的電流；在第二傳輸晶 體管打開時，無論第三子傳輸源漏區(qū)還是第四子傳輸源漏區(qū)作為第二傳輸晶體管的漏區(qū)，第二傳輸晶體管的漏區(qū)的電阻相等，第三子傳輸源漏區(qū)作為第二傳輸晶體管的漏區(qū)時第二傳輸晶體管中的電流等于第四子傳輸源漏區(qū)作為第二傳輸晶體管的漏區(qū)時第二傳輸晶體管中的電流。

由于上述原因，導(dǎo)致：在讀取數(shù)據(jù)“0”時，若pd1中電流和pg1中電流的差值增加，會導(dǎo)致在寫入數(shù)據(jù)“0”時，pg1中電流與pu1中電流的差值減小，反之則反。在讀取數(shù)據(jù)“1”時，pd2中電流和pg2中電流差值增加，會導(dǎo)致在寫入數(shù)據(jù)“1”時，pg2中電流和pu2中電流的差值減小，反之則反。導(dǎo)致讀數(shù)據(jù)的速率和寫數(shù)據(jù)的速率不能同時增加。

在此基礎(chǔ)上，本發(fā)明提供一種sram存儲器的形成方法，包括：基底；傳輸晶體管，所述傳輸晶體管包括：傳輸柵極結(jié)構(gòu)，位于基底上；第一傳輸源漏區(qū)和第二傳輸源漏區(qū)，分別位于所述傳輸柵極結(jié)構(gòu)兩側(cè)的基底中，部分第一傳輸源漏區(qū)和部分第二傳輸源漏區(qū)被傳輸柵極結(jié)構(gòu)遮蓋，所述傳輸柵極結(jié)構(gòu)遮蓋的第一傳輸源漏區(qū)為第一遮蓋區(qū)，所述傳輸柵極結(jié)構(gòu)遮蓋的第二傳輸源漏區(qū)為第二遮蓋區(qū)，在垂直于傳輸柵極結(jié)構(gòu)側(cè)壁的方向上，所述第二遮蓋區(qū)的尺寸大于第一遮蓋區(qū)的尺寸。

由于在垂直于傳輸柵極結(jié)構(gòu)側(cè)壁的方向上，所述第二遮蓋區(qū)的尺寸大于第一遮蓋區(qū)的尺寸，故第二遮蓋區(qū)的電阻小于第一遮蓋區(qū)的電阻。而第一傳輸源漏區(qū)的電阻主要由第一遮蓋區(qū)的電阻決定，第二傳輸源漏區(qū)的電阻主要由第二遮蓋區(qū)的電阻決定，因此第二傳輸源漏區(qū)的電阻小于第一傳輸源漏區(qū)的電阻；使得在sram存儲器處于讀數(shù)據(jù)狀態(tài)時傳輸晶體管的開態(tài)電流小于在sram存儲器處于寫數(shù)據(jù)狀態(tài)時傳輸晶體管的開態(tài)電流；由于在sram存儲器處于讀數(shù)據(jù)狀態(tài)時，傳輸晶體管的開態(tài)電流較小，使傳輸晶體管和sram存儲器中下拉晶體管中的電流差值較大，提高了讀數(shù)據(jù)的速度；由于在sram存儲器處于寫數(shù)據(jù)狀態(tài)時，傳輸晶體管的開態(tài)電流較大，使傳輸晶體管和sram存儲器中上拉晶體管中的電流差值較大，提高了寫數(shù)據(jù)的速度。即能夠同時提高sram存儲器的讀寫速度。

為使本發(fā)明的上述目的、特征和優(yōu)點能夠更為明顯易懂，下面結(jié)合附圖對本發(fā)明的具體實施例做詳細的說明。

圖2至圖9是本發(fā)明一實施例中sram存儲器形成過程的結(jié)構(gòu)示意圖。

所述sram存儲器包括傳輸晶體管，形成sram存儲器的過程包括：提供基底(結(jié)合參考圖2和圖3)；形成傳輸晶體管。

本實施例中，所述基底包括第一區(qū)域(i區(qū)域)和第二區(qū)域(ⅱ區(qū)域)，所述第一區(qū)域用于形成第一傳輸晶體管，所述第二區(qū)域用于形成第二傳輸晶體管。所述第一傳輸晶體管和第二傳輸晶體管的類型相同，均為n型。本實施例中，以所述第一傳輸晶體管和第二傳輸晶體管均為n型鰭式場效應(yīng)晶體管為例進行說明。關(guān)于第一區(qū)域和第二區(qū)域的位置關(guān)系根據(jù)具體電路設(shè)計來區(qū)分。

所述基底包括半導(dǎo)體襯底100和位于半導(dǎo)體襯底100上的鰭部。在其它實施例中，所述基底為半導(dǎo)體襯底。

所述半導(dǎo)體襯底100可以是單晶硅，多晶硅或非晶硅；所述半導(dǎo)體襯底100也可以是硅、鍺、鍺化硅、砷化鎵等半導(dǎo)體材料；本實施例中，所述半導(dǎo)體襯底100的材料為硅。

所述鰭部包括位于第一區(qū)域的第一鰭部121和位于第二區(qū)域的第二鰭部122。所述鰭部通過圖形化所述半導(dǎo)體襯底100而形成；或者是：在半導(dǎo)體襯底100表面形成鰭部材料層(未圖示)，然后圖形化所述鰭部材料層，從而在半導(dǎo)體襯底100表面形成第一鰭部121和第二鰭部122。

所述半導(dǎo)體襯底100表面還具有隔離結(jié)構(gòu)110，隔離結(jié)構(gòu)110的表面低于第一鰭部121和第二鰭部122的頂部表面，隔離結(jié)構(gòu)110用于電學(xué)隔離第一鰭部121和第二鰭部122。所述隔離結(jié)構(gòu)110的材料包括氧化硅或氮氧化硅。

具體的，所述傳輸晶體管包括：第一傳輸晶體管(對應(yīng)圖1中pg1)和第二傳輸晶體管(對應(yīng)圖2中pg2)。sram存儲器的讀數(shù)據(jù)和寫數(shù)據(jù)操作都是通過第一傳輸晶體管和第二傳輸晶體管進行的。

所述sram存儲器還包括鎖存器，所述鎖存器包括上拉晶體管(對應(yīng)圖1中的pu1和pu2)和下拉晶體管(對應(yīng)圖1中的pd1和pd2)，在寫數(shù)據(jù)狀態(tài)時，所述上拉晶體管和下拉晶體管將數(shù)據(jù)通過傳輸柵極結(jié)構(gòu)存儲到鎖存器中，在讀數(shù)據(jù)狀態(tài)時，所述上拉晶體管和下拉晶體管將鎖存器中存儲的數(shù)據(jù) 通過傳輸柵極結(jié)構(gòu)輸出。下面主要介紹形成傳輸晶體管的過程。

結(jié)合參考圖2和圖3，圖3為沿著圖2中第一鰭部延伸方向(a-a1軸線)和第二鰭部延伸方向(a2-a3軸線)分別獲得的剖面圖，在所述基底上形成傳輸柵極結(jié)構(gòu)。

所述傳輸柵極結(jié)構(gòu)包括第一傳輸柵極結(jié)構(gòu)130和第二傳輸柵極結(jié)構(gòu)133。具體的，在第一區(qū)域的基底上形成第一傳輸柵極結(jié)構(gòu)130；在第二區(qū)域的基底上形成第二傳輸柵極結(jié)構(gòu)133。

所述傳輸柵極結(jié)構(gòu)橫跨所述鰭部，具體的，第一傳輸柵極結(jié)構(gòu)130橫跨第一鰭部121、覆蓋部分第一鰭部121的頂部表面和側(cè)壁；第二傳輸柵極結(jié)構(gòu)133橫跨第二鰭部122、覆蓋部分第二鰭部122的頂部表面和側(cè)壁。

所述第一傳輸柵極結(jié)構(gòu)130包括橫跨所述第一鰭部121的第一傳輸柵介質(zhì)層131和位于第一傳輸柵介質(zhì)層131表面的第一傳輸柵極132；所述第二傳輸柵極結(jié)構(gòu)133包括橫跨所述第二鰭部122的第二傳輸柵介質(zhì)層134和位于第二傳輸柵介質(zhì)層134表面的第二傳輸柵極135。其中，第一傳輸柵介質(zhì)層131位于第一區(qū)域的隔離結(jié)構(gòu)110表面、覆蓋部分第一鰭部121的頂部表面和側(cè)壁；第二傳輸柵介質(zhì)層134位于第二區(qū)域的隔離結(jié)構(gòu)110表面、覆蓋部分第二鰭部122的頂部表面和側(cè)壁。

所述第一傳輸柵介質(zhì)層131和第二傳輸柵介質(zhì)層134的材料為氧化硅；所述第一傳輸柵極132和第二傳輸柵極135的材料為多晶硅。

具體的，形成第一傳輸柵極結(jié)構(gòu)130和第二傳輸柵極結(jié)構(gòu)133的方法包括：在所述基底表面形成柵介質(zhì)材料層(未圖示)和位于所述偽柵介質(zhì)材料層表面的偽柵電極材料層；圖形化所述偽柵介質(zhì)材料層和偽柵電極材料層，形成第一傳輸柵極結(jié)構(gòu)130和第二傳輸柵極結(jié)構(gòu)133。

接著，在所述傳輸柵極結(jié)構(gòu)兩側(cè)的基底中分別形成第一傳輸源漏區(qū)和第二傳輸源漏區(qū)，部分第一傳輸源漏區(qū)和部分第二傳輸源漏區(qū)被傳輸柵極結(jié)構(gòu)遮蓋，所述傳輸柵極結(jié)構(gòu)遮蓋的第一傳輸源漏區(qū)為第一遮蓋區(qū)，所述傳輸柵極結(jié)構(gòu)遮蓋的第二傳輸源漏區(qū)為第二遮蓋區(qū)，在垂直于傳輸柵極結(jié)構(gòu)側(cè)壁的方向上，所述第二遮蓋區(qū)的尺寸大于第一遮蓋區(qū)的尺寸。

當(dāng)所述sram存儲器處于讀數(shù)據(jù)狀態(tài)時，第一傳輸源漏區(qū)為傳輸晶體管的漏區(qū)，第二傳輸源漏區(qū)為傳輸晶體管的源區(qū)；當(dāng)所述sram存儲器處于寫數(shù)據(jù)狀態(tài)時，第一傳輸源漏區(qū)為傳輸晶體管的源區(qū)，第二傳輸源漏區(qū)為傳輸晶體管的漏區(qū)。

具體的，在所述第一傳輸柵極結(jié)構(gòu)130兩側(cè)的基底中分別形成第一子傳輸源漏區(qū)和第二子傳輸源漏區(qū)，部分第一子傳輸源漏區(qū)和部分第二子傳輸源漏區(qū)被第一傳輸柵極結(jié)構(gòu)130遮蓋，第一傳輸柵極結(jié)構(gòu)130遮蓋的第一子傳輸源漏區(qū)為第一子遮蓋區(qū)，第一傳輸柵極結(jié)構(gòu)130遮蓋的第二子傳輸源漏區(qū)為第二子遮蓋區(qū)，在垂直于第一傳輸柵極結(jié)構(gòu)130側(cè)壁的方向上，所述第二子遮蓋區(qū)的尺寸大于第一子遮蓋區(qū)的尺寸。

在所述第二傳輸柵極結(jié)構(gòu)133兩側(cè)的基底中分別形成第三子傳輸源漏區(qū)和第四子傳輸源漏區(qū)，部分第三子傳輸源漏區(qū)和部分第四子傳輸源漏區(qū)被第二傳輸柵極結(jié)構(gòu)133遮蓋，第二傳輸柵極結(jié)構(gòu)133遮蓋的第三子傳輸源漏區(qū)為第三子遮蓋區(qū)，第二傳輸柵極結(jié)構(gòu)133遮蓋的第四子傳輸源漏區(qū)為第四子遮蓋區(qū)，在垂直于第二傳輸柵極結(jié)構(gòu)133側(cè)壁的方向上，所述第四子遮蓋區(qū)的尺寸大于第三子遮蓋區(qū)的尺寸。

本實施例中，在形成第一子傳輸源漏區(qū)和第二子傳輸源漏區(qū)之前，還包括：在所述第一傳輸柵極結(jié)構(gòu)130兩側(cè)側(cè)壁分別形成第一子傳輸側(cè)墻和第二子傳輸側(cè)墻，所述第二子傳輸側(cè)墻的厚度小于第一子傳輸側(cè)墻的厚度；在形成第三子傳輸源漏區(qū)和第四子傳輸源漏區(qū)之前，還包括：在所述第二傳輸柵極結(jié)構(gòu)133兩側(cè)側(cè)壁分別形成第三子傳輸側(cè)墻和第四子傳輸側(cè)墻，所述第四子傳輸側(cè)墻的厚度小于第三子傳輸側(cè)墻的厚度。

形成所述第一子傳輸側(cè)墻、第二子傳輸側(cè)墻、第三子傳輸側(cè)墻和第四子傳輸側(cè)墻的方法包括：參考圖4，圖4為在圖3基礎(chǔ)上形成的示意圖，形成覆蓋所述基底、第一傳輸柵極結(jié)構(gòu)130和第二傳輸柵極結(jié)構(gòu)133的側(cè)墻材料層140；參考圖5，在所述第一傳輸柵極結(jié)構(gòu)130一側(cè)的側(cè)墻材料層140中注入第一離子151；參考圖6，在所述第二傳輸柵極結(jié)構(gòu)133一側(cè)的側(cè)墻材料層140中注入第二離子152；接著，參考圖7，刻蝕所述側(cè)墻材料層140(參考圖6)，在所述第一傳輸柵極結(jié)構(gòu)130兩側(cè)分別形成第一子傳輸側(cè)墻141和第二子傳 輸側(cè)墻142，在所述第二傳輸柵極結(jié)構(gòu)133兩側(cè)分別形成第三子傳輸側(cè)墻143和第四子傳輸側(cè)墻144，所述第二子傳輸側(cè)墻142對應(yīng)第一傳輸柵極結(jié)構(gòu)130一側(cè)具有第一離子151(參考圖6)的側(cè)墻材料層140，所述第四子傳輸側(cè)墻144對應(yīng)第二傳輸柵極結(jié)構(gòu)133一側(cè)具有第二離子152(參考圖6)的側(cè)墻材料層140。

在所述第一傳輸柵極結(jié)構(gòu)130一側(cè)的側(cè)墻材料層140中注入第一離子151的工藝為第一離子注入工藝，具體的：形成覆蓋位于第二區(qū)域側(cè)墻材料層140的第二阻擋層(未圖示)，所述第二阻擋層暴露出第一區(qū)域的側(cè)墻材料層140；以所述第二阻擋層為掩膜對第一傳輸柵極結(jié)構(gòu)130一側(cè)的側(cè)墻材料層140進行第一離子注入；去除所述第二阻擋層。

在所述第二傳輸柵極結(jié)構(gòu)133一側(cè)的側(cè)墻材料層140中注入第二離子152的工藝為第二離子注入工藝，具體的：形成覆蓋位于第一區(qū)域側(cè)墻材料層140的第一阻擋層(未圖示)，所述第一阻擋層暴露出第二區(qū)域的側(cè)墻材料層140；以所述第一阻擋層為掩膜對第二傳輸柵極結(jié)構(gòu)133一側(cè)的側(cè)墻材料層140進行第二離子注入；去除所述第一阻擋層。

本實施例中，先進行第一離子注入工藝，后進行第二離子注入工藝；在其它實施例中，可以先進行第二離子注入工藝，后進行第一離子注入工藝。

所述第一離子151為si離子或者ar離子；所述第二離子152為si離子或者ar離子。本實施例中，第一離子151和第二離子152相同。在其它實施例中，第一離子和第二離子可以不同。

當(dāng)?shù)谝浑x子注入工藝注入的第一離子為si離子時，注入劑量為1.0e14atom/cm²～5.0e18atom/cm²，注入能量為1kev～20kev，注入角度為7度～20度；當(dāng)?shù)谝浑x子注入工藝注入的第一離子為ar離子，注入劑量為1.0e14atom/cm²～1.0e18atom/cm²，注入能量為7kev～30kev，注入角度為5度～20度。所述注入角度指的是與半導(dǎo)體襯底100法線方向之間的夾角。

當(dāng)?shù)诙x子注入工藝注入的第二離子為si離子時，注入劑量為1.0e14atom/cm²～5.0e18atom/cm²，注入能量為1kev～20kev，注入角度為7度～20度；當(dāng)?shù)诙x子注入工藝注入的第二離子為ar離子，注入劑量為 1.0e14atom/cm²～1.0e18atom/cm²，注入能量為5kev～30kev，注入角度為7度～20度。所述注入角度指的是與半導(dǎo)體襯底100法線方向之間的夾角。

由于在第一傳輸柵極結(jié)構(gòu)130一側(cè)的側(cè)墻材料層140中注入第一離子151，從而使得刻蝕側(cè)墻材料層140的過程中，對第一傳輸柵極結(jié)構(gòu)130一側(cè)具有第一離子151的側(cè)墻材料層140的刻蝕速率大于對第一傳輸柵極結(jié)構(gòu)130另一側(cè)不具有第一離子151的側(cè)墻材料層140的刻蝕速率，使得形成的第二子傳輸側(cè)墻142的厚度小于第一子傳輸側(cè)墻141的厚度。

具體的，第一子傳輸側(cè)墻141的厚度可以為20a～50a，如50a、40a、30a、25a，第二子傳輸側(cè)墻142的厚度可以為20a～50a，如20a、25a、30a、40a、45a。

由于在第二傳輸柵極結(jié)構(gòu)133一側(cè)的側(cè)墻材料層140中注入第二離子152，從而使得刻蝕側(cè)墻材料層140的過程中，對第二傳輸柵極結(jié)構(gòu)133一側(cè)具有第一離子152的側(cè)墻材料層140的刻蝕速率大于對第二傳輸柵極結(jié)構(gòu)133另一側(cè)不具有第二離子152的側(cè)墻材料層140的刻蝕速率，使得形成的第四子傳輸側(cè)墻144的厚度小于第三子傳輸側(cè)墻143的厚度。

具體的，第三子傳輸側(cè)墻143的厚度可以為20a～50a，如50a、40a、30a、25a，第四子傳輸側(cè)墻144的厚度可以為20a～50a，如20a、25a、30a、40a、45a。

需要說明的是，根據(jù)電路設(shè)計來決定第一傳輸柵極結(jié)構(gòu)130一側(cè)具有第一離子151的側(cè)墻材料層140和第一傳輸柵極結(jié)構(gòu)130的位置關(guān)系，以及第二傳輸柵極結(jié)構(gòu)133一側(cè)具有第二離子152的側(cè)墻材料層140和第二傳輸柵極結(jié)構(gòu)133的位置關(guān)系。

需要說明的是，若第一離子151和第二離子152相同，且在垂直于第一傳輸柵極結(jié)構(gòu)130側(cè)壁由第一傳輸柵極結(jié)構(gòu)130指向第二子傳輸側(cè)墻142的方向和在垂直于第二傳輸柵極結(jié)構(gòu)133側(cè)壁由第二傳輸柵極結(jié)構(gòu)133指向第四子傳輸側(cè)墻144的方向相同，則可以只進行第一離子注入工藝或者只需要進行第二離子注入工藝，若只進行第一離子注入工藝，在進行第一離子注入工藝的過程中不需要形成第二阻擋層，若只進行第二離子注入工藝，在進行 第二離子注入工藝的過程中不需要第一阻擋層。

刻蝕所述側(cè)墻材料層140的工藝為各向異性干法刻蝕工藝，具體的參數(shù)為：采用的氣體為n2、o2和cf4，n2的流量為50sccm～300sccm，o2的流量為2sccm～30sccm，cf4的流量為10sccm～100sccm，源射頻功率為50瓦～300瓦，偏置射頻功率為50瓦～100瓦，腔室壓強為10mtorr～200mtorr。

本實施例中，進一步的，可以使得刻蝕側(cè)墻材料層140后具有以下結(jié)果：第一傳輸柵極結(jié)構(gòu)130一側(cè)的第一子傳輸側(cè)墻141的厚度、第二傳輸柵極結(jié)構(gòu)133一側(cè)的第三子傳輸側(cè)墻143的厚度對應(yīng)一致，使得第一傳輸柵極結(jié)構(gòu)130另一側(cè)的第二子傳輸側(cè)墻142、第二傳輸柵極結(jié)構(gòu)133另一側(cè)的第四子傳輸側(cè)墻144的厚度對應(yīng)一致。使得在讀取數(shù)據(jù)“0”和在讀取數(shù)據(jù)“1”時，sram存儲器的工作狀態(tài)對稱，使得在寫入數(shù)據(jù)“0”和在寫入數(shù)據(jù)“1”時，sram存儲器的工作狀態(tài)對稱。

在具有上述結(jié)果的情況下，當(dāng)所述第一離子151和第二離子152相同時，可以采用在一個步驟中同時刻蝕第一區(qū)域和第二區(qū)域的側(cè)墻材料層140，此時刻蝕側(cè)墻材料層140的各向異性干法刻蝕工藝為無掩膜的刻蝕工藝。

在具有上述結(jié)果的情況下，當(dāng)?shù)谝浑x子151和第二離子152不同時，需要分別刻蝕第一區(qū)域和第二區(qū)域的側(cè)墻材料層140，具體的，形成覆蓋第一區(qū)域的第一掩膜層(未圖示)，所述第一掩膜層暴露出第二區(qū)域；以所述第一掩膜層為掩膜刻蝕第二區(qū)域的側(cè)墻材料層140，形成第三子傳輸側(cè)墻143和第四子傳輸側(cè)墻144；去除第一掩膜層；形成覆蓋第二區(qū)域的第二掩膜層(未圖示)，所述第二掩膜層暴露出第一區(qū)域；以所述第二掩膜層為掩膜刻蝕第一區(qū)域的側(cè)墻材料層140，形成第一子傳輸側(cè)墻141和第二子傳輸側(cè)墻142；去除第二掩膜層?？梢韵刃纬傻谌觽鬏攤?cè)墻143和第四子傳輸側(cè)墻144，后形成第一子傳輸側(cè)墻141和第二子傳輸側(cè)墻142；也可以先形成第一子傳輸側(cè)墻141和第二子傳輸側(cè)墻142，后形成第三子傳輸側(cè)墻143和第四子傳輸側(cè)墻144。

接著，參考圖8，在所述第一傳輸柵極結(jié)構(gòu)130、第一子傳輸側(cè)墻141和第二子傳輸側(cè)墻142兩側(cè)的基底中分別形成第一初始子傳輸源漏區(qū)161和第二初始子傳輸源漏區(qū)162，在所述第二傳輸柵極結(jié)構(gòu)133、第三子傳輸側(cè)墻143 和第四子傳輸側(cè)墻144兩側(cè)的基底中分別形成第三初始子傳輸源漏區(qū)163和第四初始子傳輸源漏區(qū)164。

具體的，在所述第一傳輸柵極結(jié)構(gòu)130、第一子傳輸側(cè)墻141和第二子傳輸側(cè)墻142兩側(cè)的第一鰭部121中分別形成第一初始子傳輸源漏區(qū)161和第二初始子傳輸源漏區(qū)162，在所述第二傳輸柵極結(jié)構(gòu)133、第三子傳輸側(cè)墻143和第四子傳輸側(cè)墻144兩側(cè)的第二鰭部122中分別形成第三初始子傳輸源漏區(qū)163和第四初始子傳輸源漏區(qū)164。

其中，第一子傳輸側(cè)墻141位于第一傳輸柵極結(jié)構(gòu)130和第一初始子傳輸源漏區(qū)161之間，所述第二子傳輸側(cè)墻142位于第一傳輸柵極結(jié)構(gòu)130和第二初始子傳輸源漏區(qū)162之間，所述第三子傳輸側(cè)墻143位于第二傳輸柵極結(jié)構(gòu)133和第三初始子傳輸源漏區(qū)163之間，所述第四子傳輸側(cè)墻144位于第二傳輸柵極結(jié)構(gòu)133和第四初始子傳輸源漏區(qū)164之間。

形成第一初始子傳輸源漏區(qū)161、第二初始子傳輸源漏區(qū)162、第三初始子傳輸源漏區(qū)163和第四初始子傳輸源漏區(qū)164的方法為：刻蝕第一傳輸柵極結(jié)構(gòu)130兩側(cè)的第一鰭部121和第二傳輸柵極結(jié)構(gòu)133兩側(cè)的第二鰭部122，以降低第一傳輸柵極結(jié)構(gòu)130兩側(cè)的第一鰭部121的高度和第二傳輸柵極結(jié)構(gòu)133兩側(cè)的第二鰭部122的高度；在刻蝕后的第一鰭部121表面和刻蝕后的第二鰭部122表面外延生長源漏區(qū)材料層；對源漏區(qū)材料層摻雜第三離子；從而形成第一初始子傳輸源漏區(qū)161、第二初始子傳輸源漏區(qū)162、第三初始子傳輸源漏區(qū)163和第四初始子傳輸源漏區(qū)164。

由于所述第一傳輸晶體管和第二傳輸晶體管的類型相同，本實施例中均為n型，故所述第三離子為p(磷)離子或as離子。

需要說明的是，本實施例中，第一初始子傳輸源漏區(qū)161的電阻和第二初始子傳輸源漏區(qū)162的電阻相等，在其它實施例中，第一初始子傳輸源漏區(qū)的電阻可以小于或者大于第二初始子傳輸源漏區(qū)的電阻。但是，后續(xù)形成第一子傳輸源漏區(qū)和第二子傳輸源漏區(qū)后，第二子傳輸源漏區(qū)的電阻小于第一子傳輸源漏區(qū)的電阻。本實施例中，第三初始子傳輸源漏區(qū)163的電阻和第四初始子傳輸源漏區(qū)164的電阻相等，在其它實施例中，第三初始子傳輸 源漏區(qū)的電阻可以小于或者大于第四初始子傳輸源漏區(qū)的電阻。但是，后續(xù)形成第三子傳輸源漏區(qū)和第四子傳輸源漏區(qū)后，第四子傳輸源漏區(qū)的電阻小于第三子傳輸源漏區(qū)的電阻。

參考圖9，對第一初始子傳輸源漏區(qū)161、第二初始子傳輸源漏區(qū)162、第三初始子傳輸源漏區(qū)163和第四初始子傳輸源漏區(qū)164進行退火處理，使第一初始子傳輸源漏區(qū)161、第二初始子傳輸源漏區(qū)162、第三初始子傳輸源漏區(qū)163和第四初始子傳輸源漏區(qū)164向兩側(cè)擴散，分別對應(yīng)形成第一子傳輸源漏區(qū)261、第二子傳輸源漏區(qū)262、第三子傳輸源漏區(qū)263和第四子傳輸源漏區(qū)264。

部分第一子傳輸源漏區(qū)261被第一傳輸柵極結(jié)構(gòu)130和第一子傳輸側(cè)墻141遮蓋，第一傳輸柵極結(jié)構(gòu)130遮蓋的第一子傳輸源漏區(qū)261為第一子遮蓋區(qū)；部分第二子傳輸源漏區(qū)262被第一傳輸柵極結(jié)構(gòu)130和第二子傳輸側(cè)墻142遮蓋，第一傳輸柵極結(jié)構(gòu)130遮蓋的第二子傳輸源漏區(qū)262為第二子遮蓋區(qū)，在垂直于第一傳輸柵極結(jié)構(gòu)130側(cè)壁的方向上，所述第二子遮蓋區(qū)的尺寸b大于所述第一子遮蓋區(qū)的尺寸a。

部分第三子傳輸源漏區(qū)263被第二傳輸柵極結(jié)構(gòu)133和第三子傳輸側(cè)墻143遮蓋，第二傳輸柵極結(jié)構(gòu)133遮蓋的第三子傳輸源漏區(qū)263為第三子遮蓋區(qū)；部分第四子傳輸源漏區(qū)264被第二傳輸柵極結(jié)構(gòu)133和第四子傳輸側(cè)墻144遮蓋，第二傳輸柵極結(jié)構(gòu)133遮蓋的第四子傳輸源漏區(qū)264為第四子遮蓋區(qū)，在垂直于第二傳輸柵極結(jié)構(gòu)133側(cè)壁的方向上，所述第四子遮蓋區(qū)的尺寸d大于所述第三子遮蓋區(qū)的尺寸c。

形成第一子傳輸源漏區(qū)261、第二子傳輸源漏區(qū)262、第三子傳輸源漏區(qū)263和第四子傳輸源漏區(qū)264后，所述第一子傳輸側(cè)墻141位于第一傳輸柵極結(jié)構(gòu)130和第一子傳輸源漏區(qū)261之間，所述第二子傳輸側(cè)墻142位于第一傳輸柵極結(jié)構(gòu)130和第二子傳輸源漏區(qū)262之間，所述第三子傳輸側(cè)墻143位于第二傳輸柵極結(jié)構(gòu)133和第三子傳輸源漏區(qū)263之間，所述第四子傳輸側(cè)墻144位于第二傳輸柵極結(jié)構(gòu)133和第四子傳輸源漏區(qū)264之間。

需要說明的是，第一初始子傳輸源漏區(qū)161擴散后形成的第一子傳輸源 漏區(qū)261，在垂直于第一傳輸柵極結(jié)構(gòu)130側(cè)壁方向上，第一子傳輸側(cè)墻141能夠控制第一子傳輸源漏區(qū)261被第一傳輸柵極結(jié)構(gòu)130覆蓋的尺寸，從而控制第一子遮蓋區(qū)的尺寸a；第二初始子傳輸源漏區(qū)162擴散后形成的第二子傳輸源漏區(qū)262，在垂直于第一傳輸柵極結(jié)構(gòu)130側(cè)壁方向上，第二子傳輸側(cè)墻142能夠控制第二子傳輸源漏區(qū)262被第一傳輸柵極結(jié)構(gòu)130覆蓋的尺寸，從而控制第二子遮蓋區(qū)的尺寸b。

需要說明的是，第三初始子傳輸源漏區(qū)163擴散后形成的第三子傳輸源漏區(qū)263，在垂直于第二傳輸柵極結(jié)構(gòu)133側(cè)壁方向上，第三子傳輸側(cè)墻143能夠控制第三子傳輸源漏區(qū)263被第二傳輸柵極結(jié)構(gòu)133覆蓋的尺寸，從而控制第三子遮蓋區(qū)的尺寸c；第四初始子傳輸源漏區(qū)164擴散后形成的第四子傳輸源漏區(qū)264，第四子傳輸側(cè)墻144能夠控制第四子傳輸源漏區(qū)264被第二傳輸柵極結(jié)構(gòu)133覆蓋的尺寸，從而控制第四子遮蓋區(qū)的尺寸d。

當(dāng)所述sram存儲器處于讀數(shù)據(jù)狀態(tài)時，第一子傳輸源漏區(qū)261為第一傳輸晶體管的漏區(qū)，第二子傳輸源漏區(qū)262為第一傳輸晶體管的源區(qū)，第三子傳輸源漏區(qū)263為第二傳輸晶體管的漏區(qū)，第四子傳輸源漏區(qū)264為第二傳輸晶體管的源區(qū)；當(dāng)所述sram存儲器處于寫數(shù)據(jù)狀態(tài)時，第一子傳輸源漏區(qū)261為第一傳輸晶體管的源區(qū)，第二子傳輸源漏區(qū)262為第一傳輸晶體管的漏區(qū)，第三子傳輸源漏區(qū)263為第二傳輸晶體管的源區(qū)，第四子傳輸源漏區(qū)264為第二傳輸晶體管的漏區(qū)。

本實施例中，由于在垂直于第一傳輸柵極結(jié)構(gòu)130側(cè)壁方向上，第二子遮蓋區(qū)的尺寸b大于第一子遮蓋區(qū)的尺寸a，使得第二子遮蓋區(qū)的電阻小于第一子遮蓋區(qū)的電阻，而第一子傳輸源漏區(qū)261的電阻主要由第一子遮蓋區(qū)的電阻決定，第二子傳輸源漏區(qū)262的電阻主要由第二子遮蓋區(qū)的電阻決定，因此使得第二子傳輸源漏區(qū)262的電阻小于第一子傳輸源漏區(qū)261的電阻。

由于在垂直于第二傳輸柵極結(jié)構(gòu)133側(cè)壁方向上第四子遮蓋區(qū)的尺寸d大于第三子遮蓋區(qū)的尺寸c，使得第四子遮蓋區(qū)的電阻小于第三子遮蓋區(qū)的電阻，而第三子傳輸源漏區(qū)263的電阻主要由第三子遮蓋區(qū)的電阻決定，第四子傳輸源漏區(qū)264的電阻主要由第四子遮蓋區(qū)的電阻決定，因此使得第四子傳輸源漏區(qū)264的電阻小于第三子傳輸源漏區(qū)263的電阻。

定義第一子傳輸源漏區(qū)261作為第一傳輸晶體管的漏區(qū)時，第一傳輸晶體管的漏區(qū)的電阻為r11，第一傳輸晶體管的電流為i11，定義第二子傳輸源漏區(qū)262作為第一傳輸晶體管的漏區(qū)時，第一傳輸晶體管的漏區(qū)的電阻為r22，第一傳輸晶體管的電流為i22，定義第三子傳輸源漏區(qū)263作為第二傳輸晶體管的漏區(qū)時，第二傳輸晶體管的漏區(qū)的電阻為r33，第二傳輸晶體管的電流為i33，定義第四子傳輸源漏區(qū)264作為第二傳輸晶體管的漏區(qū)時，第二傳輸晶體管的漏區(qū)的電阻為r44，第二傳輸晶體管的電流為i44，那么能夠使得r11大于r22，r33大于r44。從而使得i11小于i22，i33小于i44。

由于上述原因，sram在讀取數(shù)據(jù)“0”時，第一傳輸晶體管(對應(yīng)pg1)中的電流降低，pd1中電流和pg1中電流的差值增加，在寫入數(shù)據(jù)“0”時，第一傳輸晶體管(對應(yīng)pg1)的電流增加，pg1中電流與pu1中電流的差值增加。在讀取數(shù)據(jù)“1”時，第二傳輸晶體管(對應(yīng)pg2)中的電流降低，pd2中電流和pg2中電流差值增加，在寫入數(shù)據(jù)“1”時，第二傳輸晶體管(對應(yīng)pg2)的電流增加，pg2中電流和pu2中電流的差值增加。從而使得讀數(shù)據(jù)的速率和寫數(shù)據(jù)的速率同時增加。

相應(yīng)的，本實施例還提供了一種采用上述方法形成的sram存儲器，請繼續(xù)參考圖9，包括：基底；傳輸晶體管，所述傳輸晶體管包括：傳輸柵極結(jié)構(gòu)，位于所述基底上；第一傳輸源漏區(qū)和第二傳輸源漏區(qū)，分別位于所述傳輸柵極結(jié)構(gòu)兩側(cè)的基底中，部分第一傳輸源漏區(qū)和部分第二傳輸源漏區(qū)被傳輸柵極結(jié)構(gòu)遮蓋，所述傳輸柵極結(jié)構(gòu)遮蓋的第一傳輸源漏區(qū)為第一遮蓋區(qū)，所述傳輸柵極結(jié)構(gòu)遮蓋的第二傳輸源漏區(qū)為第二遮蓋區(qū)，在垂直于傳輸柵極結(jié)構(gòu)側(cè)壁的方向上，所述第二遮蓋區(qū)的尺寸大于第一遮蓋區(qū)的尺寸。

所述基底包括第一區(qū)域(i區(qū)域)和第二區(qū)域(ⅱ區(qū)域)；所述第一區(qū)域用于形成第一傳輸晶體管，所述第二區(qū)域用于形成第二傳輸晶體管。所述第一傳輸晶體管和第二傳輸晶體管的類型相同，本實施例中，均為n型。

所述基底包括半導(dǎo)體襯底100和位于半導(dǎo)體襯底100上的鰭部。所述鰭部包括位于第一區(qū)域的第一鰭部121和位于第二區(qū)域的第二鰭部122。

所述sram存儲器還包括鎖存器，所述鎖存器包括上拉晶體管(對應(yīng)圖 1中的pu1和pu2)和下拉晶體管(對應(yīng)圖1中的pd1和pd2)，在寫數(shù)據(jù)狀態(tài)時，所述上拉晶體管和下拉晶體管將數(shù)據(jù)通過傳輸柵極結(jié)構(gòu)存儲到鎖存器中，在讀數(shù)據(jù)狀態(tài)時，所述上拉晶體管和下拉晶體管將鎖存器中存儲的數(shù)據(jù)通過傳輸柵極結(jié)構(gòu)輸出。

當(dāng)所述sram存儲器處于讀數(shù)據(jù)狀態(tài)時，第一傳輸源漏區(qū)為傳輸晶體管的漏區(qū)，第二傳輸源漏區(qū)為傳輸晶體管的源區(qū)；當(dāng)所述sram存儲器處于寫數(shù)據(jù)狀態(tài)時，第一傳輸源漏區(qū)為傳輸晶體管的源區(qū)，第二傳輸源漏區(qū)為傳輸晶體管的漏區(qū)。

所述傳輸晶體管包括：第一傳輸晶體管(對應(yīng)圖1中pg1)和第二傳輸晶體管(對應(yīng)圖2中pg2)。

所述傳輸柵極結(jié)構(gòu)包括第一傳輸柵極結(jié)構(gòu)130和第二傳輸柵極結(jié)構(gòu)133。第一傳輸柵極結(jié)構(gòu)130橫跨第一鰭部121、覆蓋部分第一鰭部121的頂部表面和側(cè)壁；第二傳輸柵極結(jié)構(gòu)133橫跨第二鰭部122、覆蓋部分第二鰭部122的頂部表面和側(cè)壁。

所述第一傳輸柵極結(jié)構(gòu)130包括橫跨所述第一鰭部121的第一傳輸柵介質(zhì)層131和位于第一傳輸柵介質(zhì)層131表面的第一傳輸柵極132；所述第二傳輸柵極結(jié)構(gòu)133包括橫跨所述第二鰭部122的第二傳輸柵介質(zhì)層134和位于第二傳輸柵介質(zhì)層134表面的第二傳輸柵極135。

所述第一傳輸源漏區(qū)包括第一子傳輸源漏區(qū)261和第三子傳輸源漏區(qū)263；所述第二傳輸源漏區(qū)包括第二子傳輸源漏區(qū)262和第四子傳輸源漏區(qū)264。

所述第一傳輸晶體管包括：第一傳輸柵極結(jié)構(gòu)130，位于第一區(qū)域的基底上；第一子傳輸源漏區(qū)161和第二子傳輸源漏區(qū)162，分別位于第一傳輸柵極結(jié)構(gòu)130兩側(cè)的基底中，部分第一子傳輸源漏區(qū)261和部分第二子傳輸源漏區(qū)262被第一傳輸柵極結(jié)構(gòu)130遮蓋，第一傳輸柵極結(jié)構(gòu)130遮蓋的第一子傳輸源漏區(qū)261為第一子遮蓋區(qū)，第一傳輸柵極結(jié)構(gòu)130遮蓋的第二子傳輸源漏區(qū)262為第二子遮蓋區(qū)，在垂直于第一傳輸柵極結(jié)構(gòu)130側(cè)壁的方向上，所述第二子遮蓋區(qū)的尺寸b大于所述第一子遮蓋區(qū)的尺寸a。

所述第二傳輸晶體管包括：第二傳輸柵極結(jié)構(gòu)133，位于第二區(qū)域的基底上；第三子傳輸源漏區(qū)263和第四子傳輸源漏區(qū)264，分別位于第二傳輸柵極結(jié)構(gòu)133兩側(cè)的基底中，部分第三子傳輸源漏區(qū)263和部分第四子傳輸源漏區(qū)264被第二傳輸柵極結(jié)構(gòu)133遮蓋，第二傳輸柵極結(jié)構(gòu)133遮蓋的第三子傳輸源漏區(qū)263為第三子遮蓋區(qū)，第二傳輸柵極結(jié)構(gòu)133遮蓋的第四子傳輸源漏區(qū)264為第四子遮蓋區(qū)，在垂直于第二傳輸柵極結(jié)構(gòu)133側(cè)壁的方向上，所述第四子遮蓋區(qū)的尺寸d大于所述第三子遮蓋區(qū)的尺寸c。

第一傳輸晶體管還包括：第一子傳輸側(cè)墻141，位于第一傳輸柵極結(jié)構(gòu)130一側(cè)側(cè)壁，部分第一子傳輸源漏區(qū)261被第一傳輸柵極結(jié)構(gòu)130和第一子傳輸側(cè)墻141遮蓋；第二子傳輸側(cè)墻142，位于第一傳輸柵極結(jié)構(gòu)130另一側(cè)側(cè)壁，部分第二子傳輸源漏區(qū)262被第一傳輸柵極結(jié)構(gòu)130和第二子傳輸側(cè)墻142遮蓋，第二子傳輸側(cè)墻142的厚度小于第一子傳輸側(cè)墻141的厚度。

第二傳輸晶體管還包括：第三子傳輸側(cè)墻143，位于第二傳輸柵極結(jié)構(gòu)133一側(cè)側(cè)壁，部分第三子傳輸源漏區(qū)263被第二傳輸柵極結(jié)構(gòu)133和第三子傳輸側(cè)墻143遮蓋；第四子傳輸側(cè)墻144，位于第二傳輸柵極結(jié)構(gòu)133另一側(cè)側(cè)壁，部分第四子傳輸源漏區(qū)264被第二傳輸柵極結(jié)構(gòu)133和第四子傳輸側(cè)墻144遮蓋，第四子傳輸側(cè)墻144的厚度小于第三子傳輸側(cè)墻143的厚度。

其中，第一子傳輸側(cè)墻141位于第一傳輸柵極結(jié)構(gòu)130和第一子傳輸源漏區(qū)261之間，第二子傳輸側(cè)墻142位于第一傳輸柵極結(jié)構(gòu)130和第二子傳輸源漏區(qū)262之間，第三子傳輸側(cè)墻143位于第二傳輸柵極結(jié)構(gòu)133和第三子傳輸源漏區(qū)263之間，第四子傳輸側(cè)墻144位于第二傳輸柵極結(jié)構(gòu)133和第四子傳輸源漏區(qū)264之間。

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