本發(fā)明總體涉及半導(dǎo)體領(lǐng)域，更具體地，涉及互連結(jié)構(gòu)及其形成方法。

背景技術(shù)：

半導(dǎo)體器件被用于諸如個(gè)人電腦、手機(jī)、數(shù)碼相機(jī)和其他電子設(shè)備的多種電子應(yīng)用中。半導(dǎo)體器件通常通過以下步驟來制造：在半導(dǎo)體襯底上方依次沉積絕緣或介電層、導(dǎo)電層和半導(dǎo)體材料層；使用光刻來圖案化多個(gè)材料層，以在其上形成電路部件和元件。許多集成電路通常制造在單個(gè)半導(dǎo)體晶圓上，并且通過沿著劃線在集成電路之間鋸切來分割晶圓上的單獨(dú)的管芯。通常，單獨(dú)的管芯以例如多管芯模塊或以其他封裝類型來被分別封裝。

為了增大器件密度，在制造工藝中不斷減小半導(dǎo)體器件的尺寸。相應(yīng)地，提供了多層互連結(jié)構(gòu)?；ミB結(jié)構(gòu)可以包括一個(gè)或多個(gè)導(dǎo)線和通孔層。

雖然現(xiàn)有的互連結(jié)構(gòu)和制造互連結(jié)構(gòu)的方法對(duì)于它們的預(yù)期目的通常已經(jīng)足夠，但是它們不是在所有方面都已完全令人滿意。

技術(shù)實(shí)現(xiàn)要素：

根據(jù)本發(fā)明的一個(gè)方面，提供了一種半導(dǎo)體器件結(jié)構(gòu)，包括：襯底；以及導(dǎo)電結(jié)構(gòu)，形成在所述襯底上方，其中，所述導(dǎo)電結(jié)構(gòu)包括雙晶界，以及所述雙晶界的密度在約25μm^-1至約250μm^-1的范圍中。

優(yōu)選地，所述雙晶界的平均雙層片寬度在約4nm至約40nm的范圍中。

優(yōu)選地，所述導(dǎo)電結(jié)構(gòu)包括：擴(kuò)散阻擋層；以及導(dǎo)電材料，形成在所述擴(kuò)散阻擋層上方。

優(yōu)選地，所述擴(kuò)散阻擋層的晶格常數(shù)與所述導(dǎo)電材料的晶格常數(shù)之間的晶格失配率在約0.1％到約6％的范圍中。

優(yōu)選地，該半導(dǎo)體器件結(jié)構(gòu)還包括：膠層，在所述擴(kuò)散阻擋層和所述導(dǎo)電材料之間形成，其中，所述膠層的晶格常數(shù)與所述導(dǎo)電材料的晶格常數(shù)之間的晶格失配率在約0.1％至約6％的范圍中。

優(yōu)選地，所述擴(kuò)散阻擋層是由釕(Ru)、鎳(Ni)、α-鈷(Co)、β-鈷(CO)、氮化鈷(Co₄N)或它們的組合制成的。

優(yōu)選地，該半導(dǎo)體器件結(jié)構(gòu)還包括：溝槽-通孔結(jié)構(gòu)，形成在所述導(dǎo)電材料上方，其中，所述溝槽-通孔結(jié)構(gòu)包括雙晶界，并且所述雙晶界的密度在約25μm^-1至約250μm^-1的范圍中。

優(yōu)選地，該半導(dǎo)體器件結(jié)構(gòu)還包括：器件元件，形成在所述襯底中；以及介電層，形成在所述器件元件上方，其中，所述導(dǎo)電結(jié)構(gòu)電連接至所述器件元件。

根據(jù)本發(fā)明的另一方面，提供了一種半導(dǎo)體器件結(jié)構(gòu)，包括：第一介電層，形成在襯底上方；擴(kuò)散阻擋層，形成在所述第一介電層中；以及導(dǎo)電材料，形成在所述擴(kuò)散阻擋層上方，其中，所述擴(kuò)散阻擋層的晶格常數(shù)與所述導(dǎo)電材料的晶格常數(shù)之間的晶格失配率在約0.1％到約6％的范圍中。

優(yōu)選地，所述導(dǎo)電結(jié)構(gòu)包括雙晶界，以及所述雙晶界的密度在約25μm^-1至約250μm^-1的范圍中。

優(yōu)選地，所述雙晶界的平均雙層片寬度在約4nm至約40nm的范圍中。

優(yōu)選地，所述擴(kuò)散阻擋層是由釕(Ru)、鎳(Ni)、α-鈷(Co)、β-鈷(CO)、氮化鈷(Co₄N)或它們的組合制成的。

優(yōu)選地，該半導(dǎo)體器件結(jié)構(gòu)還包括：膠層，形成在所述擴(kuò)散阻擋層和所述導(dǎo)電材料之間，其中，所述膠層的晶格常數(shù)與所述導(dǎo)電材料的晶格常數(shù)之間的晶格失配率在約0.1％至約6％的范圍中。

優(yōu)選地，該半導(dǎo)體器件結(jié)構(gòu)還包括：溝槽-通孔結(jié)構(gòu)，形成在所述導(dǎo)電材料上方，其中，所述溝槽-通孔結(jié)構(gòu)包括雙晶界，以及所述雙晶界的密度在約25μm^-1至約250μm^-1的范圍中。

根據(jù)本發(fā)明的又一方面，提供了一種形成半導(dǎo)體器件結(jié)構(gòu)的方法，包括：提供襯底；以及在所述襯底上方形成導(dǎo)電結(jié)構(gòu)，其中，所述導(dǎo)電結(jié)構(gòu)包括雙晶界，以及所述雙晶界的密度在約25μm^-1至約250μm^-1的范圍中。

優(yōu)選地，在所述襯底上方形成所述半導(dǎo)體器件結(jié)構(gòu)包括：通過脈沖電流的方法來執(zhí)行電沉積工藝。

優(yōu)選地，所述電沉積工藝操作在約-5度至約5度范圍的溫度下執(zhí)行。

優(yōu)選地，在所述襯底上方形成所述導(dǎo)電結(jié)構(gòu)包括：形成擴(kuò)散阻擋層；以及

在所述擴(kuò)散阻擋層上方形成導(dǎo)電材料，其中，所述擴(kuò)散阻擋層的晶格常數(shù)與所述導(dǎo)電材料的晶格常數(shù)之間的晶格失配率在約0.1％至約6％的范圍中。

優(yōu)選地，該方法還包括：在所述擴(kuò)散阻擋層和所述導(dǎo)電材料之間形成膠層，其中，所述膠層的晶格常數(shù)與所述導(dǎo)電材料的晶格常數(shù)之間的晶格失配率在約0.1％至約6％的范圍中。

優(yōu)選地，該方法還包括：在所述導(dǎo)電結(jié)構(gòu)上方形成溝槽-通孔結(jié)構(gòu)，其中，所述溝槽-通孔結(jié)構(gòu)包括雙晶界，以及所述雙晶界的密度在約25μm^-1至約250μm^-1的范圍中。

附圖說明

當(dāng)結(jié)合附圖進(jìn)行閱讀時(shí)，根據(jù)下面詳細(xì)的描述可以最佳地理解本發(fā)明的各個(gè)方面。應(yīng)該注意，根據(jù)工業(yè)中的標(biāo)準(zhǔn)實(shí)踐，各種部件沒有被按比例繪制。實(shí)際上，為了清楚的討論，各種部件的尺寸可以被任意地增加或減少。

圖1A至圖1D示出了根據(jù)本發(fā)明的一些實(shí)施例的形成半導(dǎo)體器件結(jié)構(gòu)的各個(gè)階段的截面示圖。

圖2示出了根據(jù)本發(fā)明的一些實(shí)施例的圖1C的區(qū)域A的放大的示圖。

圖3A至圖3B示出了根據(jù)本發(fā)明的一些實(shí)施例的半導(dǎo)體器件結(jié)構(gòu)的截面示圖。

圖4A至圖4C示出了根據(jù)本發(fā)明的一些實(shí)施例的形成半導(dǎo)體器件結(jié)構(gòu)的各個(gè)階段的截面示圖。

圖5A至圖5B示出了根據(jù)本發(fā)明的一些實(shí)施例的形成半導(dǎo)體器件結(jié)構(gòu)的各個(gè)階段的截面示圖。

圖6示出了根據(jù)本發(fā)明的一些實(shí)施例的導(dǎo)電材料的雙晶界的密度和原子遷移率(V_TM/V₀)的關(guān)系。

圖7示出了根據(jù)本發(fā)明的一些實(shí)施例的導(dǎo)電材料的雙晶界的雙層片寬度和故障電流密度的關(guān)系。

圖8A至圖8B示出了具有雙晶界(如實(shí)施例4標(biāo)記)和沒有雙晶界(如實(shí)施例5標(biāo)記)的導(dǎo)電材料電壓和電流的關(guān)系

具體實(shí)施方式

以下公開內(nèi)容提供了多種不同實(shí)施例或?qū)嵗?，用于?shí)現(xiàn)所提供主題的不同特征。以下將描述組件和布置的具體實(shí)例以簡(jiǎn)化本發(fā)明。當(dāng)然，這些僅是實(shí)例并且不意欲限制本發(fā)明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接觸的實(shí)施例，也可以包括形成在第一部件和第二部件之間的附加部件使得第一部件和第二部件不直接接觸的實(shí)施例。而且，本發(fā)明在各個(gè)實(shí)例中可以重復(fù)參考數(shù)字和/或字母。這種重復(fù)僅是為了簡(jiǎn)明和清楚，其自身并不表示所論述的各個(gè)實(shí)施例和/或配置之間的關(guān)系。

描述了實(shí)施例的一些變化。在各個(gè)視圖和說明性實(shí)施例中，類似的參考標(biāo)號(hào)用于標(biāo)示類似的元件。應(yīng)該理解，可以在方法之前、期間和之后提供附加的操作，并且對(duì)于方法的其他實(shí)施例，可以代替或消除描述的一些操作。

提供了半導(dǎo)體器件結(jié)構(gòu)和用于形成半導(dǎo)體器件結(jié)構(gòu)的方法的實(shí)施例。圖1A至圖1D示出了根據(jù)本發(fā)明的一些實(shí)施例的形成半導(dǎo)體器件結(jié)構(gòu)100a的各個(gè)階段的截面示圖。

參考圖1A，提供了襯底102。襯底102可以由硅或其他半導(dǎo)體材料制成。可選地或額外地，襯底102可以包括諸如鍺的其他元素半導(dǎo)體材料。在一些實(shí)施例中，襯底102是由諸如碳化硅、砷化鎵、砷化銦或磷化銦的化合物半導(dǎo)體制成。在一些實(shí)施例中，襯底102是由諸如硅鍺、碳化硅鍺、磷砷化鎵或磷銦化鎵的合金半導(dǎo)體制成的。在一些實(shí)施例中，襯底102包括外延層。例如，該襯底102具有覆蓋塊狀半導(dǎo)體的外延層。

半導(dǎo)體器件結(jié)構(gòu)100a包括在襯底102上方的第一介電層110。在一些實(shí)施例中，第一介電層110是層間電介(ILD)層。第一介電層110由氧化硅(SiOx)、氮化硅(SixNy)或氮氧化硅(SiON)制成。

器件元件104形成在第一介電層110中。器件元件104包括晶體管(例如，金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)、互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)晶體管、雙極結(jié)型晶體管(BJT)、高壓晶體管、高頻晶體管、P-溝道和/或n-溝道場(chǎng)效應(yīng)晶體管(PFET/NFET)等)、二極管和/或其他適用的元件。執(zhí)行各種工藝(諸如，沉積、蝕刻、注入、光刻、退火和/或其他適用的工藝)以形成器件元件104。在一些實(shí)施例中，在前段制程(FEOL)工藝中，在襯底102中形成器件元件104。

襯底102可以包括諸如p-型阱或n-型阱的各個(gè)摻雜區(qū)域。摻雜區(qū)域可以摻雜有p-型摻雜劑(諸如硼或BF₂)和/或n-型摻雜劑(諸如磷(P)或砷(As))。摻雜區(qū)域可以以p-阱結(jié)構(gòu)、n-阱結(jié)構(gòu)或雙-阱結(jié)構(gòu)直接在襯底102上形成。

襯底102還可以進(jìn)一步包括諸如淺溝槽隔離(STI)部件或局部硅氧化(LOCOS)部件的隔離部件(未示出)。隔離部件可以限定和隔離各個(gè)器件元件。

在第一介電層110上方形成第二介電層120。在一些實(shí)施例中，第二介電層120是金屬間介電(IMD)層。第二介電層120可以是單層或多層。第二介電層120由氧化硅(SiOx)、氮化硅(SixNy)、氮氧化硅(SiON)、具有低介電常數(shù)(低-k)的介電材料或它們的組合制成。

在一些實(shí)施例中，第二介電層120由具有小于約2.5的介電常數(shù)(k)的極低k(ELK)介電材料制成。由于隨著技術(shù)節(jié)點(diǎn)發(fā)展至30nm及以下，幾何尺寸縮小，ELK介電材料用于最小化器件RC(時(shí)間常數(shù)，R：電阻，C：電容)延遲。在一些實(shí)施例中，ELK介電材料包括摻雜碳的氧化硅、非晶氟化碳、聚對(duì)二甲苯、雙苯并環(huán)丁烯(BCB)、聚四氟乙烯(PTFE)(特氟龍)或碳氧化硅聚合物(SiOC)。在一些實(shí)施例中，ELK介電材料包括多孔形式的現(xiàn)有的介電材料，諸如氫倍半硅氧烷(HSQ)、多孔甲基倍半硅氧烷(MSQ)、多孔聚芳醚(PAE)、多孔SiLK或多孔氧化硅(SiO2)。在一些實(shí)施例中，第二介電層120通過化學(xué)汽相沉積工藝(諸如等離子體增強(qiáng)化學(xué)汽相沉積，PECVD)或旋涂工藝沉積。

根據(jù)本發(fā)明的一些實(shí)施例，如圖1B所示，在第二介電層120形成之后，溝槽122形成在第二介電層120中。溝槽122通過圖案化工藝形成。圖案化工藝包括光刻工藝和蝕刻工藝。光刻工藝包括軟烘、掩模對(duì)準(zhǔn)、曝光、曝光后烘焙、使光刻膠顯影、沖洗和干燥(如，硬烘)。蝕刻工藝包括干蝕刻工藝或濕蝕刻工藝。

根據(jù)本發(fā)明的一些實(shí)施例，如圖1C所示，在溝槽122形成之后，導(dǎo)電結(jié)構(gòu)130形成在溝槽122中和第二介電層120的上方。導(dǎo)電結(jié)構(gòu)130是互連結(jié)構(gòu)的一部分?；ミB結(jié)構(gòu)用于將器件元件104的信號(hào)電連接至外部器件(未顯示)。導(dǎo)電結(jié)構(gòu)130電連接至器件元件104。

示出的導(dǎo)電結(jié)構(gòu)130僅僅是為了說明的目的。導(dǎo)電結(jié)構(gòu)130可包括其他配置并可包括一個(gè)或多個(gè)導(dǎo)線和通孔層。

導(dǎo)電結(jié)構(gòu)130包括擴(kuò)散阻擋層132和導(dǎo)電材料134。擴(kuò)散阻擋層132用于防止導(dǎo)電材料134擴(kuò)散至相鄰區(qū)域。第二介電層120、擴(kuò)散阻擋層132和導(dǎo)電材料134在后段制程(BEOL)工藝中形成。

在一些實(shí)施例中，導(dǎo)電材料134由金屬(諸如，銅(Cu)、銅合金、鋁(Al)、鋁合金、鎢(W)、鎢合金、鈦(Ti)、鈦合金、鉭(Ta)或鉭合金、銀(Ag)或銀合金，金(Au)或金合金)制成。在一些實(shí)施例中，當(dāng)導(dǎo)電材料134是由銅(Cu)或銅基合金制成時(shí)，導(dǎo)電材料134具有改進(jìn)的電阻值，從而使信號(hào)高速傳播通過銅(Cu)互連件。

應(yīng)該注意，導(dǎo)電結(jié)構(gòu)130的遷移可以分為由直流引起的“電遷移(EM)”和由剩余應(yīng)力引起的“應(yīng)力遷移(SM)”，這些應(yīng)力在形成多層布線時(shí)就已產(chǎn)生。“電遷移(EM)”和“應(yīng)力遷移(SM)”是評(píng)估導(dǎo)電結(jié)構(gòu)130的可靠性的兩個(gè)因素。

術(shù)語“電遷移(EM)”可以指代基于在互連結(jié)構(gòu)(如導(dǎo)電材料130)中的金屬原子和在互連結(jié)構(gòu)中的運(yùn)動(dòng)的電子之間的相互作用的擴(kuò)散現(xiàn)象。具體地，電遷移(EM)是金屬原子的遷移方向與電子的運(yùn)動(dòng)方向相同的現(xiàn)象。當(dāng)發(fā)生EM時(shí)，金屬原子的遷移會(huì)引起原子缺位或空洞或者引起小丘(hillock)。當(dāng)形成這樣的空洞時(shí)，導(dǎo)電材料的截面面積會(huì)減小，因此導(dǎo)電材料的電流密度會(huì)增大。電遷移(EM)會(huì)增大器件的電阻率，并且降低器件的性能。

當(dāng)具有不同熱膨脹系數(shù)的各種材料形成在互連結(jié)構(gòu)中時(shí)，由于在不同的材料之間產(chǎn)生應(yīng)力而出現(xiàn)“應(yīng)力遷移”。形成空洞是受靜水應(yīng)力梯度驅(qū)動(dòng)的空位遷移的結(jié)果。結(jié)果，一些小的空洞形成在互連結(jié)構(gòu)中(諸如導(dǎo)電結(jié)構(gòu)130)。這些小空洞可以共同形成一個(gè)大的空洞。大的空洞減少或消除各金屬層之間的電接觸。在另一個(gè)實(shí)例中，應(yīng)力遷移(SM)由熱循環(huán)和工藝變化(諸如退火不當(dāng)、化學(xué)機(jī)械拋光(“CMP”)工藝、填充導(dǎo)電材料)引起。因此，應(yīng)力遷移會(huì)引起各導(dǎo)電材料之間的電接觸減少，這會(huì)引起電阻率增大以及導(dǎo)致器件故障。

隨著半導(dǎo)體器件的幾何尺寸繼續(xù)縮小，電遷移(EM)和應(yīng)力遷移(SM)的可靠性問題變得嚴(yán)重。為了提高電遷移(EM)可靠性和應(yīng)力遷移(SM)可靠性，導(dǎo)電結(jié)構(gòu)130包括高密度雙邊界，以抑制電遷移(EM)和應(yīng)力遷移(SM)。

圖2示出了根據(jù)本發(fā)明的一些實(shí)施例的圖1C中的區(qū)域A的放大示圖。導(dǎo)電結(jié)構(gòu)130具有包括晶界210(實(shí)線顯示)和雙晶界220(虛線顯示)的一些缺陷。雙晶界220用于當(dāng)電壓被施加到導(dǎo)電結(jié)構(gòu)130上時(shí)，延遲導(dǎo)電結(jié)構(gòu)130的導(dǎo)電材料的原子的遷移。一旦導(dǎo)電材料的原子的遷移率被雙晶界限制，電遷移(EM)就減小了，應(yīng)力遷移(SM)也減小了。在一些實(shí)施例中，雙晶界220的密度在約25μm^-1至約250μm^-1范圍中。如果雙晶界220的密度小于25μm^-1，導(dǎo)電材料130的電遷移不可以減小。如果雙晶界220的密度大于250μm^-1，缺陷可能會(huì)過大，從而擴(kuò)散阻擋層132和導(dǎo)電材料134之間的粘合會(huì)降低。雙晶界220的密度由每單位長(zhǎng)度雙晶界220的數(shù)量來限定。在一些實(shí)施例中，雙晶界220的密度由透射電子顯微鏡(TEM)來測(cè)量。

在一些實(shí)施例中，雙晶界220具有在約4納米至約40納米的范圍中的平均雙層片寬度。如果雙層片寬度小于4納米，缺陷可能過大，從而擴(kuò)散阻擋層132和導(dǎo)電材料134之間的粘合會(huì)劣化。如果雙層片寬度大于40納米，導(dǎo)電結(jié)構(gòu)130的電遷移(EM)不能被有效地減小。

此外，當(dāng)雙晶界220的密度在上述的范圍內(nèi)時(shí)，導(dǎo)電材料134的電阻率可以保持。與沒有雙晶界的導(dǎo)電材料134相比，即便是導(dǎo)電材料134的缺陷增加，電阻率也不會(huì)改變。

雙晶界220可以由兩種工藝形成。第一工藝是接通時(shí)間(on-time)工藝，第二工藝是停止時(shí)間(off-time)工藝。接通時(shí)間工藝意味著雙晶界220在形成導(dǎo)電材料134的期間建立，停止時(shí)間工藝意思是雙晶界220在形成導(dǎo)電材料134之后建立。

在一些實(shí)施例中，導(dǎo)電材料134的雙晶界220通過接通時(shí)間工藝形成。接通時(shí)間工藝包括通過脈沖電流方法執(zhí)行電沉積工藝。襯底102和電極被設(shè)置在電解質(zhì)中，并且電沉積工藝在受控的溫度下進(jìn)行。襯底102和電極分別用作陰極和陽極。然后，對(duì)襯底102施加脈沖電流，并且導(dǎo)電材料134沉積在擴(kuò)散阻擋層132上。

在一些實(shí)施例中，電解質(zhì)是一種硫酸銅溶液。在一些實(shí)施例中，電沉積工藝在約-5度至約5度的溫度范圍中操作。如果溫度低于-5度，電解質(zhì)會(huì)凍住。如果溫度高于5度，可以形成多晶結(jié)構(gòu)而不是雙晶界220。在一些實(shí)施例中，脈沖電流具有在約0.4A/cm²至約1.8A/cm²范圍中的電流密度。如果脈沖電流小于0.4A/cm²，雙晶界220的密度可能會(huì)過小。如果脈沖電流大于1.8A/cm²，會(huì)形成多晶結(jié)構(gòu)而不是雙晶界220。在一些實(shí)施例中，脈沖電流操作的時(shí)間段在約0.02秒至約0.2秒范圍內(nèi)。如果時(shí)間段小于0.02秒，雙晶界220可能不會(huì)形成。如果時(shí)間段大于0.2秒，雙晶界220的密度可能會(huì)過小。

脈沖電流提高了在形成導(dǎo)電材料134期間堆垛層錯(cuò)的可能性。溫度控制在上述的范圍中以利于形成雙晶界220的成核位置。

在其他一些實(shí)施例中，當(dāng)導(dǎo)電材料134通過接通時(shí)間工藝形成的時(shí)候，擴(kuò)散阻擋層132是由鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)、氮化鎢(WN)以及它們的組合形成。

在其他一些實(shí)施例中，導(dǎo)電材料134的雙晶界220通過停止時(shí)間工藝形成，擴(kuò)散阻擋層132的材料用來引起雙晶界220的形成。擴(kuò)散阻擋層132和導(dǎo)電材料134由不同的材料形成，并且因此具有不同的晶格常數(shù)。在對(duì)導(dǎo)電結(jié)構(gòu)130執(zhí)行熱退火工藝之后，擴(kuò)散阻擋層132和導(dǎo)電材料134之間的晶格常數(shù)的不同會(huì)在導(dǎo)電材料134中引起缺一些陷。

如上所述，擴(kuò)散阻擋層132和導(dǎo)電材料134之間的晶格常數(shù)的不同用來誘導(dǎo)在導(dǎo)電材料134中形成雙晶界(或雙結(jié)構(gòu))。在一些實(shí)施例中，擴(kuò)散阻擋層132的晶格常數(shù)和導(dǎo)電材料134的晶格常數(shù)之間的晶格失配率的范圍在約0.1％到約6％之間。如果晶格失配率小于0.1％，雙晶界220的密度可能會(huì)過低。如果晶格失配率大于6％，擴(kuò)散阻擋層132和導(dǎo)電材料134之間的粘合會(huì)降低。因此，可能會(huì)出現(xiàn)脫層問題。

在一些實(shí)施例中，當(dāng)導(dǎo)電材料134是由具有面心立方(fcc)晶體結(jié)構(gòu)的銅(Cu)組成時(shí)，擴(kuò)散阻擋層132是由釕(Ru)、鎳(Ni)、α-鈷(Co)、β-鈷(CO)、氮化鈷(Co₄N)或它們的組合形成的。在一些實(shí)施例中，擴(kuò)散阻擋層132是雙層結(jié)構(gòu)，鉭(Ta)和釕(Ru)依次形成于溝槽122中。

表1示出了不同材料的擴(kuò)散阻擋層132的晶體結(jié)構(gòu)和晶格常數(shù)。如表1所示，計(jì)算了銅(Cu)和各種材料的晶格常數(shù)之間的百分比差異。

表1

在一些實(shí)施例中，擴(kuò)散阻擋層132通過物理汽相沉積(PVD)、化學(xué)汽相沉積(CVD)、原子層沉積(ALD)或其他合適的工藝制成。

在沉積擴(kuò)散阻擋層132之后，導(dǎo)電材料134形成在擴(kuò)散阻擋層132上方。之后，對(duì)導(dǎo)電結(jié)構(gòu)130執(zhí)行熱退火工藝。在一些實(shí)施例中，熱退火工藝操作的溫度范圍是在約150至約400度之間。如果溫度低于150度，不能形成雙晶界。如果溫度高于400度，會(huì)劣化擴(kuò)散阻擋層的質(zhì)量。在一些實(shí)施例中，熱退火工藝操作的時(shí)間段在約1分鐘至約1小時(shí)的范圍內(nèi)。如果時(shí)間段小于1分鐘，不能形成雙晶界。如果時(shí)間段大于1小時(shí)，會(huì)劣化擴(kuò)散阻擋層的質(zhì)量。

根據(jù)本發(fā)明的一些實(shí)施例，如圖1D所示，在形成導(dǎo)電材料134之后，對(duì)導(dǎo)電材料134執(zhí)行拋光工藝。去除溝槽122外多余的材料。結(jié)果，導(dǎo)電材料134的頂面與第二介電層120的頂面齊平。在一些實(shí)施例中，拋光工藝是化學(xué)拋光工藝(CMP)。

然后，重復(fù)圖1B至1D的工藝步驟，以制造多層雙鑲嵌金屬互連結(jié)構(gòu)(未顯示)。當(dāng)多層導(dǎo)電材料都有高的雙晶界密度的時(shí)候，半導(dǎo)體器件結(jié)構(gòu)的可靠性會(huì)進(jìn)一步提高。

圖3A到3B示出了根據(jù)本發(fā)明的一些實(shí)施例半導(dǎo)體器件結(jié)構(gòu)100b的截面圖。半導(dǎo)體器件結(jié)構(gòu)100b與圖1D所示的半導(dǎo)體器件結(jié)構(gòu)100a類似或相同，除了膠層133形成在擴(kuò)散阻擋層132上方。用于形成半導(dǎo)體結(jié)構(gòu)100b的工藝和材料可以與用于形成半導(dǎo)體結(jié)構(gòu)100a的工藝和材料類似或相同，因此在此處未重復(fù)。

如圖3A所示，膠層133形成在擴(kuò)散阻擋層132和導(dǎo)電材料134之間。膠層133用來提高擴(kuò)散阻擋層132和導(dǎo)電材料134之間的粘合。

在一些實(shí)施例中，膠層133的晶格常數(shù)和導(dǎo)電材料134的晶格常數(shù)之間的晶格失配率在約0.1％至約6％的范圍。當(dāng)晶格失配率在上述的范圍內(nèi)，導(dǎo)電材料134的雙晶界220會(huì)容易地形成。

然后，根據(jù)本發(fā)明的一些實(shí)施例，如圖3B所示，去除導(dǎo)電材料134、膠層133和擴(kuò)散阻擋層132的一部分。

圖4A至圖4C示出了根據(jù)本發(fā)明的一些實(shí)施例的形成半導(dǎo)體器件結(jié)構(gòu)100c的各個(gè)階段的截面示圖。用于形成半導(dǎo)體結(jié)構(gòu)100c的工藝和材料可以與用于形成半導(dǎo)體結(jié)構(gòu)100a的工藝和材料類似或相同，因此在此處未重復(fù)。

如圖4A所示，覆蓋層410形成在導(dǎo)電材料134的上方。覆蓋層410是介電覆蓋層或金屬覆蓋層。在一些實(shí)施例中，介電覆蓋層由氮化硅(如，SiN)、氮氧化硅(如，SiON)、碳化硅(例如，SiC)、碳氧化硅(如SiOC或SiCO)、碳氮化硅(如SiCN)、另一種適用的材料或它們的組合制成。在一些實(shí)施例中，金屬介電層是由鎳(Ni)、鎳硼(NiB)、鎳鎢硼(NiWB)、鈷(Co)、鈷鎢硼(CoWB)、鈷鎢磷(CoWP)、NiReP、其他適用的材料或其組合制成。

可以理解的是，各個(gè)介電覆蓋層或金屬覆蓋層的化學(xué)計(jì)量根據(jù)化學(xué)汽相沉積(CVD)工藝的變化而變化的，包括反應(yīng)物相對(duì)配比的改變以獲得希望的薄膜壓縮應(yīng)力。

根據(jù)本發(fā)明的一些實(shí)施例，如圖4B所示，在形成覆蓋層410之后，蝕刻停止層420形成在覆蓋層410和第二介電層120上方。

蝕刻停止層420可以是單層或多層。蝕刻停止層420由碳化硅(SiC)、氮化硅(SixNy)、碳氮化硅(SiCN)、碳氧化硅(SiOC)、氮碳氧化硅(SiOCN)、或其他適用的材料制成。在一些實(shí)施例中，蝕刻停止層420具有形成在碳化硅(SiC)層上的氧化硅(SiO_x)層的雙層結(jié)構(gòu)。氧化硅(SiO_x)層比碳化硅(SiC)層具有更好的防濕性。此外，SiC層用來提高下面的層和SiO_x層的粘合。

在蝕刻停止層420形成之后，第三介電層430形成在蝕刻停止層420上方。在一些實(shí)施例中，第三介電層430與第二介電層120相同。在一些實(shí)施例中，第三介電層430由具有小于約2.5的介電常數(shù)(k)的極低-k(ELK)介電材料制成。隨著由于技術(shù)節(jié)點(diǎn)發(fā)展至30nm及以下而導(dǎo)致的幾何尺寸縮小，ELK介電材料用于最小化器件RC(時(shí)間常數(shù)，R：電阻，C：電容)延遲。

然后，用作雙鑲嵌腔的溝槽-通孔結(jié)構(gòu)435形成在第三介電層430中。溝槽-通孔結(jié)構(gòu)435包括通孔部分435a和第一溝槽孔435b。在一些實(shí)施例中，溝槽-通孔結(jié)構(gòu)435由兩次圖案化-兩次蝕刻(2P2E)工藝制成。

根據(jù)本發(fā)明的一些實(shí)施例，如圖4C所示，在溝槽-通孔結(jié)構(gòu)435形成之后，擴(kuò)散阻擋層232和導(dǎo)電材料234順序形成在溝槽-通孔結(jié)構(gòu)435中。然后，對(duì)擴(kuò)散阻擋層232和導(dǎo)電材料234執(zhí)行拋光工藝以去除多余材料。擴(kuò)散阻擋層232和導(dǎo)電材料234共同構(gòu)成雙鑲嵌結(jié)構(gòu)。

導(dǎo)電材料234包括雙晶界以在不引起高電阻率的情況下提高電遷移(EM)的可靠性和應(yīng)力遷移(SM)的可靠性。在一些實(shí)施例中，雙晶界的雙密度在約25μm^-1至約250μm^-1的范圍中。在一些實(shí)施例中，雙晶界的雙層片寬度在約4nm至約40nm的范圍中。

應(yīng)該注意，導(dǎo)電材料234電連接至導(dǎo)電材料134，兩者都具有高的雙密度以減小電遷移(EM)和應(yīng)力遷移(SM)。

圖5A至圖5B示出了根據(jù)本發(fā)明的一些實(shí)施例的形成半導(dǎo)體器件結(jié)構(gòu)100d的各個(gè)階段的截面示圖。用于形成半導(dǎo)體結(jié)構(gòu)100d的工藝和材料可以與用于形成半導(dǎo)體結(jié)構(gòu)100a的工藝和材料類似或相同，因此在此處未重復(fù)。

如圖5A所示，在導(dǎo)電部件134上方形成覆蓋層410。在一些實(shí)施例中，覆蓋層410是由金屬或合金制成，并且它是由電鍍工藝形成的。

然后，在覆蓋層410上方形成蝕刻停止層420、第三介電層430。溝槽-通孔結(jié)構(gòu)穿過第三介電層430、蝕刻停止層420和覆蓋層430形成。然后，根據(jù)本發(fā)明的一些實(shí)施例，如圖5B所示，擴(kuò)散阻擋層232、膠層233和導(dǎo)電材料234形成在溝槽-通孔結(jié)構(gòu)中。因此，得到了雙鑲嵌導(dǎo)電結(jié)構(gòu)230。

圖6示出了根據(jù)本發(fā)明的一些實(shí)施例的導(dǎo)電材料134的雙晶界的密度與原子遷移率(V_TM/V₀)的關(guān)系。

圖6所示的數(shù)據(jù)是通過原位透射電鏡獲得的。導(dǎo)電材料134是由銅(Cu)制成的。X軸示出了導(dǎo)電材料(例如導(dǎo)電材料134和234)的雙晶界的密度。Y軸示出了具有雙晶界的導(dǎo)電材料的遷移率(用V_TM表示)與沒有雙晶界的材料的遷移率(用Vo表示)的比率。銅原子的遷移率被導(dǎo)電材料的每個(gè)雙晶界延遲了兩秒(標(biāo)記為實(shí)施例1)、三秒(標(biāo)記為實(shí)施例2)、五秒(標(biāo)記為實(shí)施例3)。實(shí)施例1、2和3的導(dǎo)電材料是由銅(Cu)制成的。

如圖6所示，隨著由銅(Cu)制成的導(dǎo)電材料的雙晶界的密度增加，導(dǎo)電材料的遷移率逐漸減小。當(dāng)導(dǎo)電材料的雙晶界密度是常數(shù)時(shí)，導(dǎo)電材料的遷移率隨著遷移銅原子的延遲時(shí)間的增加而下降。換句話說，導(dǎo)電材料134的遷移率被雙晶界減少。所以，當(dāng)導(dǎo)電材料134的雙晶界的密度范圍在約25μm^-1至約250μm^-1的時(shí)候，電子遷移率(EM)有效地抑制了。所以，當(dāng)導(dǎo)電材料由高密度雙晶界形成的時(shí)候，互連結(jié)構(gòu)的可靠性提高了。

圖7示出了根據(jù)本發(fā)明的一些實(shí)施例的導(dǎo)電材料的雙晶界的雙層片寬度與故障電流密度的關(guān)系。

圖7所示的數(shù)據(jù)是由TEM獲得的雙層片寬度(雙晶界的間隔)。X軸示出了由銅(Cu)制成的導(dǎo)電材料的雙層片寬度(諸如導(dǎo)電材料134和234)。X軸中的“no”表示導(dǎo)電材料沒有雙晶界。Y軸示出了故障電流密度，單位是10⁸A/cm²。

如圖7所示，隨著導(dǎo)電材料的雙晶界的雙層片寬度減小，故障電流密度增加。換句話說，具有小雙層片寬度的導(dǎo)電材料的雙晶界具有更高的耐受電流。

圖8A和圖8B示出了具有雙晶界(標(biāo)記為實(shí)施例4)和沒有雙晶界(標(biāo)記為實(shí)施例5)的導(dǎo)電材料的電壓和電流的關(guān)系。

當(dāng)電壓施加到導(dǎo)電材料(諸如導(dǎo)電材料134和234)，測(cè)量導(dǎo)電材料的電流。如圖8A所示，實(shí)施例4具有比實(shí)施例5更高的耐受電流。

圖8B中所示的兩條線表示導(dǎo)電材料的電阻率。實(shí)施例4的斜率類似于實(shí)施例5的斜率。因此，實(shí)施例4的電阻率接近實(shí)施例5的電阻率，導(dǎo)電材料的原始性能的電阻率沒有被雙晶界改變。導(dǎo)電材料的雙晶界提高了電遷移率(EM)的可靠性和應(yīng)力遷移率(SM)的可靠性而沒有引起高電阻率。

本發(fā)明提供了形成半導(dǎo)體器件結(jié)構(gòu)和形成半導(dǎo)體器件結(jié)構(gòu)的方法的實(shí)施例。半導(dǎo)體器件結(jié)構(gòu)包括形成在襯底上方的互連結(jié)構(gòu)。互連結(jié)構(gòu)包括具有雙晶界的導(dǎo)電材料。在一些實(shí)施例中，雙晶界的雙密度在從約25μm^-1至約250μm^-1的范圍中。當(dāng)電壓施加到導(dǎo)電材料上的時(shí)，雙晶界用來延遲導(dǎo)電結(jié)構(gòu)的原子遷移率。所以，減小了電遷移(EM)和應(yīng)力遷移(SM)，并且提高了半導(dǎo)體器件結(jié)構(gòu)的可靠性。

在一些實(shí)施例中，提供了半導(dǎo)體器件結(jié)構(gòu)。半導(dǎo)體器件結(jié)構(gòu)包括襯底和形成在襯底上方的導(dǎo)電結(jié)構(gòu)。導(dǎo)電結(jié)構(gòu)包括雙晶界，并且雙晶界的密度在從約25μm^-1至約250μm^-1的范圍中。

在一些實(shí)施例中，提供了半導(dǎo)體器件結(jié)構(gòu)。半導(dǎo)體器件結(jié)構(gòu)包括形成在襯底上方的第一介電層和形成在第一介電層中的擴(kuò)散阻擋層。半導(dǎo)體器件結(jié)構(gòu)也包括形成在擴(kuò)散阻擋層上方的導(dǎo)電材料。擴(kuò)散阻擋層的晶格常數(shù)和導(dǎo)電材料的晶格常數(shù)之間的晶格失配率在約0.1％至約6％的范圍中。

在一些實(shí)施例中，提供了形成一種半導(dǎo)體器件結(jié)構(gòu)的方法。這種方法包括提供襯底并且在襯底上方形成導(dǎo)電結(jié)構(gòu)。導(dǎo)電結(jié)構(gòu)包括雙晶界，雙晶界的密度范圍在約25μm^-1至約250μm^-1。

以上論述了若干實(shí)施例的部件，使得本領(lǐng)域的技術(shù)人員可以更好地理解本發(fā)明的各個(gè)方面。本領(lǐng)域技術(shù)人員應(yīng)該理解，他們可以很容易地使用本發(fā)明作為基礎(chǔ)來設(shè)計(jì)或更改其他用于達(dá)到與本文所介紹實(shí)施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)點(diǎn)的工藝和結(jié)構(gòu)。本領(lǐng)域技術(shù)人員也應(yīng)該意識(shí)到，這些等效結(jié)構(gòu)并不背離本發(fā)明的精神和范圍，并且在不背離本發(fā)明的精神和范圍的情況下，可以進(jìn)行多種變化、替換以及改變。