本發(fā)明涉及顯示裝置技術(shù)領(lǐng)域，尤其涉及一種低溫多晶硅陣列基板及其制造方法。

背景技術(shù)：

低溫多晶硅陣列基板擁有高遷移率(可達(dá)非晶硅的數(shù)百倍)的優(yōu)點(diǎn)，其薄膜晶體管尺寸可以做得很小，并且反應(yīng)速度快，是近年來越來越被看好的一種顯示面板的陣列基板，在高分辨率、高畫質(zhì)的有機(jī)電致發(fā)光顯示和液晶顯示面板上被越來越多的采用。但低溫多晶硅陣列基板的構(gòu)成一般較為復(fù)雜，工藝過程繁多，特別是由于采用目前主流的準(zhǔn)分子激光晶化方法制備的多晶硅均勻性難以保持一致，其閾值電壓的均勻性較差，用于顯示器件驅(qū)動(dòng)時(shí)易形成顯示缺陷，另外由于工藝復(fù)雜，在工藝過程中的污染、界面處理等容易造成多晶硅薄膜晶體管器件的閾值電壓發(fā)生偏移，造成顯示驅(qū)動(dòng)困難或者顯示缺陷。

由于多晶硅薄膜晶體管的閾值電壓對(duì)顯示裝置的顯示驅(qū)動(dòng)性能有著重要的影響，因此對(duì)于上述多晶硅薄膜晶體管器件的閾值電壓均勻性不佳的問題，現(xiàn)有技術(shù)中采用多種手段試圖進(jìn)行解決。但是這些手段需要昂貴的和要求較高的設(shè)備，而且這些手段本身又增加了新的工藝，增大了低溫多晶硅陣列基板制備的復(fù)雜性。現(xiàn)有技術(shù)中缺乏有效的手段在不增加工藝復(fù)雜度的情況下，解決現(xiàn)有技術(shù)中的多晶硅薄膜晶體管閾值電壓不均勻的問題。

技術(shù)實(shí)現(xiàn)要素：

鑒于現(xiàn)有技術(shù)中的上述問題，本發(fā)明的目的在于提供一種低溫多晶硅陣列基板及其制造方法，能夠解決現(xiàn)有技術(shù)中的多晶硅薄膜晶體管閾值電壓不均勻的問題，同時(shí)不增加工藝復(fù)雜度。

為達(dá)上述目的，本發(fā)明采用以下技術(shù)方案。

本發(fā)明提供一種低溫多晶硅陣列基板結(jié)構(gòu)，包括：基板；有源層，在所述基板之上；第一柵極絕緣層，在所述有源層之上；第一柵極層，在所述第一柵極絕緣層之上，所述第一柵極層在有源層的上方；第二柵極絕緣層，覆蓋所述第一柵極層；第二柵極層，在所述第二柵極絕緣層之上，所述第二柵極層在所述第一柵極層的上方。

所述低溫多晶硅陣列基板結(jié)構(gòu)還包括設(shè)置在所述第一柵絕緣層之上并且被所述第二柵絕緣層覆蓋的第一電容電極層和設(shè)置在所述第二柵絕緣層上的第二電容電極層，所述第一電容電極層在所述基板之上遠(yuǎn)離有源層的一側(cè)，所述第二電容電極層在所述第一電容電極層上方

其中，所述第一柵極絕緣層的厚度為10nm至40nm。

其中，所述第一柵極層和所述第二柵極層為單層、兩層或兩層以上結(jié)構(gòu)。

其中，所述第一柵極層和所述第二柵極層的厚度為100nm至500nm

本發(fā)明還提供一種低溫多晶硅陣列基板結(jié)構(gòu)的制造方法，包括：在基板上形成有源層；在所述基板上形成覆蓋所述有源層的第一柵極絕緣層；在所述第一柵極絕緣層上形成第一柵電極層和第一電容電極層，所述第一柵極層形成在有源層的上方，所述第一電容電極層形成在所述基板之上遠(yuǎn)離所述有源層的一側(cè)；形成覆蓋所述第一柵極層和所述第一電容電極層的第二柵極絕緣層；在第二柵極絕緣層上形成第二柵極層和第二電容電極層，其中所述第二柵極層形成在所述第一柵極層上方，所述第二電容電極層在所述第一電容電極層上方。

其中，所述在第一柵極絕緣層上形成第一柵電極層和第一電容電極層包括：在所述第一柵極絕緣層上形成金屬層，圖案化所述金屬層，同時(shí)形成所述第一柵電極層和所述第一電容電極層。

其中，所述在第二柵極絕緣層上形成第二柵極層和第二電容電極層包括：在所述第二柵極絕緣層上形成金屬層，圖案化所述金屬層，同時(shí)形成所述第二柵電極層和所述第二電容電極層。

其中，所述第一柵極絕緣層的厚度為10nm至40nm。

其中，所述第一柵極層和第二柵極層為單層、兩層或兩層以上結(jié)構(gòu)，所述第一柵極層和第二柵極層的厚度為100nm至500nm。

本發(fā)明提供的低溫多晶硅陣列基板及其制造方法，采用雙層?xùn)艠O結(jié)構(gòu)，通過對(duì)上層?xùn)艠O和漏極同時(shí)施加高電壓，溝道中的電子形成熱電子效應(yīng)，注入到下層?xùn)艠O中積累電荷，從而調(diào)節(jié)薄膜晶體管的閾值電壓均勻性。這有利于解決現(xiàn)有技術(shù)中的多晶硅薄膜晶體管閾值電壓不均勻造成顯示不均勻缺陷，以及閾值電壓在工藝或使用過程中漂移，造成顯示器件驅(qū)動(dòng)困難或出現(xiàn)點(diǎn)屏缺陷的問題，同時(shí)由于本發(fā)明的雙層?xùn)艠O結(jié)構(gòu)與雙層?xùn)艠O電容結(jié)構(gòu)同時(shí)形成，不增加工藝復(fù)雜度。

附圖說明

圖1為根據(jù)本發(fā)明實(shí)施例的低溫多晶硅陣列基板的結(jié)構(gòu)示意圖。

圖2示出了根據(jù)本發(fā)明實(shí)施例的低溫多晶硅陣列基板中，調(diào)整薄膜晶體管閾值電壓的方法。

圖3至圖8示出了根據(jù)本發(fā)明實(shí)施例的制造低溫多晶硅陣列基板的工藝流程圖。

其中，附圖標(biāo)記說明如下：

101、基板；102、有源層；103、第一柵極絕緣層；104、第一柵極層；105、第一電容電極層；106、第二柵極絕緣層；107、第二柵極層；108、第二電容電極層；109、源極；110、漏極；111、電荷；501、801、金屬層。

具體實(shí)施方式

下面結(jié)合附圖和實(shí)施例對(duì)本發(fā)明作進(jìn)一步的詳細(xì)說明?？梢岳斫獾氖?，此處所描述的具體實(shí)施例僅用于解釋本發(fā)明，而非對(duì)本發(fā)明的限定。另外還需要說明的是，為了便于描述，附圖中僅示出了與本發(fā)明相關(guān)的部分而非全部結(jié)構(gòu)。

實(shí)施例一

本實(shí)施例提供了一種低溫多晶硅陣列基板，圖1示出了根據(jù)本發(fā)明實(shí)施例的低溫多晶硅陣列基板的結(jié)構(gòu)。

如圖1所示，根據(jù)本實(shí)施例的低溫多晶硅陣列基板包括：基板101；設(shè)置在基板101上的有源層102；設(shè)置在有源層102上的第一柵極絕緣層103，第一絕緣層103覆蓋有源層102并且在基板101上延伸；形成在第一絕緣層103上的第一柵極層104，第一柵極層104在有源層102的上方，在第一絕緣層103上還包括第一電容電極層105，第一電容電極層105形成在基板101上遠(yuǎn)離有源層102的一側(cè)；第二柵極絕緣層106，覆蓋所述第一柵極層104和第一電容電極層105并且在第一柵極絕緣層103上延伸；第二柵極層107和第二電容電極層108，在第二柵極絕緣層106之上，并且第二柵極層107在第一柵極層104的上方，第二電容電極層108在第一電容電極層105上方。

對(duì)于根據(jù)本實(shí)施例的低溫多晶硅陣列基板，基板101可以為預(yù)先清洗的玻璃等透明基板，在基板101上還可以包括氧化硅、氮化硅或者二者疊層形成的緩沖層(圖中未示出)，以防止透明基板中的金屬離子雜質(zhì)擴(kuò)散至有源層中而影響薄膜晶體管的工作特性。基板101也可以為采用有機(jī)物薄膜制成的柔性基板。有源層102的厚度為10nm至300nm之間，優(yōu)選厚度為50nm至100nm之間。第一柵極絕緣層102和第二柵極絕緣層106可以采用單層的氧化硅、氮化硅或者二者的疊層，厚度為10nm至200nm之間。對(duì)于第一柵極絕緣層，為了方便熱電子的注入，將第一絕緣層的厚度設(shè)定為10nm至40nm之間。第二柵極絕緣層106的厚度可以根據(jù)對(duì)存儲(chǔ)電容的實(shí)際需求而設(shè)定。第一柵極層104、第二柵極層107、第一電容電極層105和第二電容電極層108可以為單層、兩層或兩層以上的結(jié)構(gòu)，由金屬、金屬合金如鉬、鋁、鉬鎢等構(gòu)成，厚度在100nm至500nm之間，優(yōu)選厚度在150nm至400nm之間。

根據(jù)本實(shí)施例的低溫多晶硅陣列基板具有雙柵極結(jié)構(gòu)，能夠調(diào)節(jié)薄膜晶體管的閾值電壓均勻性。圖2示出了根據(jù)本發(fā)明實(shí)施例的低溫多晶硅陣列基板中，調(diào)整薄膜晶體管閾值電壓的方法。下面結(jié)合圖2，具體描述調(diào)整薄膜晶體管閾值電壓的方法。

如圖2所示，在圖2中左邊的薄膜晶體管區(qū)域形成兩層?xùn)艠O層，即第一柵極層104和第二柵極層107。通過溝道熱電子注入(溝道熱電子注入是閃存中常用的一種“寫”操作方式)的方法使第一柵極層104中形成電荷積累，從而改變第二柵極層107上需施加的電壓大小，進(jìn)而改變薄膜晶體管器件的閾值電壓。其工作原理是，當(dāng)在漏極110和第二柵極層107上同時(shí)加高電壓，如大于10V(以N型薄膜晶體管為例，對(duì)P型薄膜晶體管為小于-10V)，溝道中的電子111在源極109和漏極110之間橫向電場(chǎng)的加速下獲得很高的能量，在漏極附近碰撞電離，產(chǎn)生高能電子。由于第一柵極層104電場(chǎng)同樣加了高電壓，可以對(duì)電子產(chǎn)生吸引作用，使部分電子躍過第一柵極絕緣層103的勢(shì)壘(氧化硅為3.2電子伏特)，進(jìn)入第一柵極層104。由于第一柵極層104上下均被絕緣層覆蓋，進(jìn)入的電子不會(huì)流失，從而對(duì)溝道形成附加電場(chǎng)，可以與第二柵極層107配合調(diào)整薄膜晶體管的閾值電壓的大小。

因此，根據(jù)本實(shí)施例的低溫多晶硅陣列基板具有雙柵極結(jié)構(gòu)，能夠調(diào)節(jié)薄膜晶體管的閾值電壓均勻性，有利于解決現(xiàn)有技術(shù)中的多晶硅薄膜晶體管閾值電壓不均勻造成顯示不均勻缺陷，以及閾值電壓在工藝或使用過程中漂移，造成顯示器件驅(qū)動(dòng)困難或出現(xiàn)點(diǎn)屏缺陷的問題。

實(shí)施例二

本實(shí)施例提供了一種低溫多晶硅陣列基板的制造方法，用于制造實(shí)施例一中描述的低溫多晶硅陣列基板。圖3至圖8示出了根據(jù)本發(fā)明實(shí)施例的制造低溫多晶硅陣列基板的工藝流程圖。

如圖3至圖8所示，根據(jù)本實(shí)施例的多晶硅陣列基板的制造方法包括以下步驟。

如圖3所示，首先，在步驟S1中，提供與預(yù)先清洗的玻璃等透明基板作為基板101，在基板101上可以形成包含采用氧化硅、氮化硅或者二者疊層的緩沖層，以防止透明基板中的金屬離子雜質(zhì)擴(kuò)散至有源層中而影響TFT工作特性。或者為采用有機(jī)物薄膜制成的柔性基板。在基板101上采用PECVD、LPCVD等方法，在600℃的溫度下沉積有源層102，沉積的有源層102的厚度為10nm至300nm之間，優(yōu)選厚度為50nm至100nm之間。形成有源層102所采用的離子注入工藝可以是具有質(zhì)量分析儀的離子注入、不具有質(zhì)量分析儀的離子云式注入、等離子注入或者固態(tài)擴(kuò)散式注入等方法。本實(shí)施例優(yōu)選方案采用主流的離子云式注入方法，可根據(jù)設(shè)計(jì)需要采用含硼如B2H6/H2或者含磷如PH3/H2的混合氣體進(jìn)行注入，離子注入能量可為10～200keV，優(yōu)選能量在40～100keV。注入劑量可在1x1011～1x1020atoms/cm³范圍內(nèi)，建議劑量為1x1014～1x1018atoms/cm³。需要說明的是，在具體的工藝過程中需要根據(jù)情況增加熱處理脫氫、沉積誘導(dǎo)金屬、熱處理晶化、準(zhǔn)分子激光照射晶化、摻雜雜質(zhì)的激活等工藝，但本發(fā)明同樣會(huì)起到有益的效果

如圖4所示，接著，在步驟S2中，通過PECVD、LPCVD、APCVD或ECR-CVD等方法在基板101上沉積第一柵極絕緣層103，第一柵極絕緣層103可采用單層的氧化硅、氮化硅或者二者的疊層，其厚度設(shè)定為10nm至200nm之間，以方便熱電子的注入。第一柵極絕緣層103覆蓋有源層102，并且在基板101上延伸。

如圖5所示，接著，在步驟S3中，在第一柵極絕緣層103上沉積金屬層501，金屬層501可以為單層、兩層或兩層以上的結(jié)構(gòu)，由金屬、金屬合金如鉬、鋁、鉬鎢等構(gòu)成，厚度在100nm至500nm之間。金屬層501覆蓋第一柵極絕緣層103。

如圖6所示，接著，在步驟S4中，對(duì)金屬層501進(jìn)行圖案化處理，同時(shí)形成第一柵極層104和第一電容電極層105。第一柵極層104和第一電容電極層105，形成在第一柵極絕緣層103之上不同的位置之處，第一柵極層104形成在有源層102的上方，第一電容電極層105形成在第一柵極絕緣層103之上遠(yuǎn)離有源層102的一側(cè)。。

如圖7所示，接著，在步驟S5中，形成覆蓋第一柵極層104和第一電容電極層105的第二柵極絕緣層106，第二柵極絕緣層106的形成工藝與第一柵極絕緣層103的相同，第二柵極絕緣層106的厚度可以依據(jù)對(duì)存儲(chǔ)電容的設(shè)計(jì)需而求設(shè)定。

如圖8所示，接著，在步驟S6中，形成覆蓋第二柵極絕緣層106的金屬層801，金屬層801可以為單層、兩層或兩層以上的結(jié)構(gòu)，由金屬、金屬合金如鉬、鋁、鉬鎢等構(gòu)成，厚度在100nm至500nm之間。金屬層801覆蓋第二柵極絕緣層106。

接著，在步驟S7中，對(duì)金屬層801進(jìn)行圖案化處理，同時(shí)形成第二柵極層107和第二電容電極層108，得到如圖1所示的低溫多晶硅陣列基板的結(jié)構(gòu)。第二柵極層107和第二電容電極層108，形成在第二柵極絕緣層106之上不同的位置之處，第二柵極層107形成在第一柵極層107的上方，與第一柵極層104一起形成多晶硅陣列基板的雙柵極結(jié)構(gòu)。第二電容電極層108形成在第一電容電極層105上方，第一電容電極層105、第二電容電極層108和第二柵極絕緣層106一起形成多晶硅陣列基板的存儲(chǔ)電容結(jié)構(gòu)。

因此，據(jù)本實(shí)施例的低溫多晶硅陣列基板的制造方法，第一柵極層104和第二電容電極層105采用同一工藝一次同時(shí)形成，第二柵極層107和第二電容電極層108也采用同一工藝一次同時(shí)形成，這樣，在形成低溫多晶硅陣列基板的雙柵極結(jié)構(gòu)的同時(shí)不增加新的工藝步驟，不增加工藝的復(fù)雜度，以低成本實(shí)現(xiàn)調(diào)節(jié)薄膜晶體管的閾值電壓。

根據(jù)本發(fā)明的低溫多晶硅陣列基板具有雙柵極結(jié)構(gòu)，通過源極和漏極同時(shí)加高電壓使柵極層存儲(chǔ)電荷而調(diào)整薄膜晶體管的閾值電壓，從而調(diào)節(jié)薄膜晶體管的閾值電壓均勻性，有利于解決現(xiàn)有技術(shù)中的多晶硅薄膜晶體管閾值電壓不均勻造成顯示不均勻缺陷，以及閾值電壓在工藝或使用過程中漂移，造成顯示器件驅(qū)動(dòng)困難或出現(xiàn)點(diǎn)屏缺陷的問題。而且本發(fā)明的低溫多晶硅陣列基板的制造方法，能夠在不增加工藝的情況下，形成低溫多晶硅陣列基板的雙柵極結(jié)構(gòu)，不增加工藝復(fù)雜度，降低了成本。

注意，上述僅為本發(fā)明的較佳實(shí)施例及所運(yùn)用技術(shù)的原理。本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，本發(fā)明不限于這里所述的特定實(shí)施例，對(duì)本領(lǐng)域技術(shù)人員來說能夠進(jìn)行各種明顯的變化、重新調(diào)整和替代而不會(huì)脫離本發(fā)明的保護(hù)范圍。因此，雖然通過以上實(shí)施例對(duì)本發(fā)明進(jìn)行了較為詳細(xì)的說明，但是本發(fā)明不僅僅限于以上實(shí)施例，在不脫離本發(fā)明構(gòu)思的情況下，還可以包括更多其他等效實(shí)施例，而本發(fā)明的范圍由所附的權(quán)利要求決定。