相關(guān)申請案

本申請享有以美國臨時專利申請62/306,984號(申請日：2016年3月11日)及美國專利申請15/227,493號(申請日：2016年8月3日)為基礎(chǔ)申請的優(yōu)先權(quán)。本申請通過參照這些基礎(chǔ)申請而包含基礎(chǔ)申請的全部內(nèi)容。

本發(fā)明的實施方式涉及一種半導(dǎo)體存儲裝置。

背景技術(shù)：

作為將因低成本且大容量而為人所知的閃存取代的半導(dǎo)體存儲裝置之一，存在有存儲單元中使用可變電阻膜的可變電阻型存儲器(reram：resistanceram(random-accessmemory(隨機(jī)存取存儲器)))。reram因可構(gòu)成交叉點型的存儲單元陣列，故可實現(xiàn)與閃存同樣的大容量化。而且，為實現(xiàn)更大容量化，也開發(fā)了使作為選擇布線的位線排列于相對半導(dǎo)體襯底垂直方向上的所謂vbl(verticalbitline(垂直位線))結(jié)構(gòu)的reram。

技術(shù)實現(xiàn)要素：

實施方式提供一種可一面確保存儲單元的非線形性，一邊將z方向上排列所得的存儲單元間的漏電流減少的半導(dǎo)體存儲裝置。

實施方式的半導(dǎo)體存儲裝置具有在相互交叉的第1及第2方向上變寬的半導(dǎo)體襯底、在與所述第1方向及第2方向交叉的第3方向上排列且沿所述第1方向延伸的多個第1布線、在所述第1方向上排列且沿所述第3方向延伸的第2布線、及配置在所述多個第1布線及所述多個第2布線的交叉部的多個存儲單元，1個所述存儲單元具有在1個所述第1布線及1個所述第2布線間沿所述第2方向積層而成的第1膜、及介電常數(shù)與所述第1膜不同的第2膜，且所述第3方向上相鄰的2個所述存儲單元的所述第2膜在該2個存儲單元間被分離。

附圖說明

圖1是表示第1實施方式的半導(dǎo)體存儲裝置的功能模塊的圖。

圖2是此實施方式的半導(dǎo)體存儲裝置的存儲單元陣列的電路圖。

圖3是此實施方式的半導(dǎo)體存儲裝置的存儲單元陣列的概略性立體圖。

圖4是此實施方式的半導(dǎo)體存儲裝置的存儲單元陣列的立體圖。

圖5是此實施方式的半導(dǎo)體存儲裝置的存儲單元陣列的存儲單元外圍的剖視圖。

圖6是此實施方式的半導(dǎo)體存儲裝置的存儲單元陣列的存儲單元外圍的其他剖視圖。

圖7是此實施方式的半導(dǎo)體存儲裝置的存儲單元陣列的存儲單元外圍的其他剖視圖。

圖8是說明此實施方式的半導(dǎo)體存儲裝置的存儲單元陣列的制造步驟的立體圖。

圖9是說明此實施方式的半導(dǎo)體存儲裝置的存儲單元陣列的制造步驟的立體圖。

圖10是說明此實施方式的半導(dǎo)體存儲裝置的存儲單元陣列的制造步驟的立體圖。

圖11是說明此實施方式的半導(dǎo)體存儲裝置的存儲單元陣列的制造步驟的立體圖。

圖12是說明此實施方式的半導(dǎo)體存儲裝置的存儲單元陣列的制造步驟的立體圖。

圖13是說明此實施方式的半導(dǎo)體存儲裝置的存儲單元陣列的制造步驟的立體圖。

圖14是說明此實施方式的半導(dǎo)體存儲裝置的存儲單元陣列的制造步驟的立體圖。

圖15是說明此實施方式的半導(dǎo)體存儲裝置的存儲單元陣列的制造步驟的立體圖。

圖16是說明此實施方式的半導(dǎo)體存儲裝置的存儲單元陣列的制造步驟的立體圖。

圖17是說明此實施方式的半導(dǎo)體存儲裝置的存儲單元陣列的制造步驟的立體圖。

圖18是說明此實施方式的半導(dǎo)體存儲裝置的存儲單元陣列的制造步驟的立體圖。

圖19是說明此實施方式的半導(dǎo)體存儲裝置的存儲單元陣列的制造步驟的立體圖。

圖20是說明此實施方式的半導(dǎo)體存儲裝置的存儲單元陣列的制造步驟的立體圖。

圖21是說明此實施方式的半導(dǎo)體存儲裝置的存儲單元陣列的制造步驟的立體圖。

圖22是說明此實施方式的半導(dǎo)體存儲裝置的存儲單元陣列的制造步驟的立體圖。

圖23是說明此實施方式的半導(dǎo)體存儲裝置的存儲單元陣列的制造步驟的其他立體圖。

圖24是此實施方式的半導(dǎo)體存儲裝置的存儲單元陣列的存儲單元外圍的剖視圖。

圖25是此實施方式的半導(dǎo)體存儲裝置的存儲單元陣列的等效電路圖。

圖26是第2實施方式的半導(dǎo)體存儲裝置的存儲單元陣列的立體圖。

圖27是此實施方式的半導(dǎo)體存儲裝置的存儲單元陣列的存儲單元外圍的剖視圖。

圖28是說明此實施方式的半導(dǎo)體存儲裝置的存儲單元陣列的制造步驟的立體圖。

圖29是說明此實施方式的半導(dǎo)體存儲裝置的存儲單元陣列的制造步驟的立體圖。

圖30是說明此實施方式的半導(dǎo)體存儲裝置的存儲單元陣列的制造步驟的立體圖。

圖31是說明此實施方式的半導(dǎo)體存儲裝置的存儲單元陣列的制造步驟的立體圖。

圖32是說明此實施方式的半導(dǎo)體存儲裝置的存儲單元陣列的制造步驟的立體圖。

圖33是說明此實施方式的半導(dǎo)體存儲裝置的存儲單元陣列的制造步驟的立體圖。

圖34是說明此實施方式的半導(dǎo)體存儲裝置的存儲單元陣列的制造步驟的立體圖。

圖35是說明此實施方式的半導(dǎo)體存儲裝置的存儲單元陣列的制造步驟的立體圖。

具體實施方式

以下，一邊參照附圖，一邊對實施方式的半導(dǎo)體存儲裝置進(jìn)行說明。

[第1實施方式]

首先，對第1實施方式的半導(dǎo)體存儲裝置的整體構(gòu)成進(jìn)行說明。

圖1是表示本實施方式的半導(dǎo)體存儲裝置的功能模塊的圖。

本實施方式的半導(dǎo)體存儲裝置如圖1所示，具有存儲單元陣列1、行地址解碼器2、列地址解碼器3、上層塊4、電源5、及控制電路6。

存儲單元陣列1具有多個字線wl及多個位線bl、以及由該等字線wl及位線bl選擇的多個存儲單元mc。行地址解碼器2是在存取運(yùn)行時選擇字線wl。列地址解碼器3是在存取運(yùn)行時選擇位線bl，且包括控制存取運(yùn)行的驅(qū)動器。上層塊4選擇存儲單元陣列1中成為存取對象的存儲單元mc。上層塊4是對于行地址解碼器2、列地址解碼器3，賦予行地址、列地址。電源5是在數(shù)據(jù)的寫入/讀出時，產(chǎn)生與各個運(yùn)行對應(yīng)的特定的電壓組合，且供給至行地址解碼器2及列地址解碼器3。控制電路6是按照來自外部的命令，進(jìn)行對上層塊4發(fā)送地址等控制，而且，進(jìn)行電源5的控制。

其次，對存儲單元陣列1的概要進(jìn)行說明。以下，也存在為區(qū)別于其他實施方式而將本實施方式的存儲單元陣列1標(biāo)注符號100進(jìn)行說明的情況。

圖2是本實施方式的半導(dǎo)體存儲裝置的存儲單元陣列的電路圖。

存儲單元陣列1如圖2所示，具有在x方向上延伸的多個字線wl、在z方向上延伸的多個位線bl、以及配置在多個字線wl及多個位線bl的交叉部的多個存儲單元mc。而且，存儲單元陣列1具有多個全局位線gbl。多個位線bl之中的排列于y方向上的位線bl經(jīng)由選擇晶體管str共通地連接于1個全局位線gbl。各選擇晶體管str是由選擇柵極線sg進(jìn)行控制。

接著，對存儲單元陣列100的結(jié)構(gòu)進(jìn)行說明。

圖3及4是本實施方式的半導(dǎo)體存儲裝置的存儲單元陣列的立體圖。圖3是將布線間的層間絕緣膜等省略后的結(jié)構(gòu)，圖4是選擇晶體管str以上的結(jié)構(gòu)。而且，圖5是將以圖4的點劃線表示的范圍a101放大所得者，且是該半導(dǎo)體存儲裝置的存儲單元陣列的存儲單元外圍的y-z方向的剖視圖。

存儲單元陣列100如圖3所示，具有位線bl相對于半導(dǎo)體襯底ss的主平面垂直地延伸的所謂vbl(verticalbitline，垂直位線)結(jié)構(gòu)。即，多個字線wl是在y方向及z方向上矩陣狀地排列，且分別沿x方向延伸。多個位線bl是在x方向及y方向上矩陣狀地排列，且沿z方向延伸。而且，各存儲單元mc是配置在該等多個字線wl及多個位線bl的各交叉部。即，多個存儲單元mc是在x方向、y方向、及z方向上3維矩陣狀地排列。此處，字線wl是由例如氮化鈦(tin)或鎢(w)形成。位線bl是由例如多晶硅(poly-si)形成。

在半導(dǎo)體襯底ss與多個位線bl之間，配置有在x方向上排列且沿y方向延伸的多個全局位線gbl。而且，在多個位線bl的下端，分別配置選擇晶體管str。該等選擇晶體管str是由在y方向上排列且沿x方向延伸的多個選擇柵極線sg進(jìn)行控制。在圖3的情形時，x方向上排列而成的多個選擇晶體管str是由1個選擇柵極線sg控制，另一方面，y方向上排列而成的選擇晶體管str是單獨地被控制。

存儲單元mc如圖3～5所示具有可變電阻膜vr、及用以使存儲單元mc具備非線形性的非線形性膜nlf。此處，可變電阻膜vr是由電阻值電性地變化的材料所形成，例如由氧化鉿(hfo2)、氧化鋯(zro2)、氧化鎢(wo3)、氧化鉭(ta2o5)、氧化鋁(al2o3)等氧化金屬形成。另一方面，非線形性膜nlf可以由例如氧化鈦(tio2)、氧化鉭(ta2o5)、非晶硅(a-si)、氮化硅(sin)、氧化鈮(nbo2)、金屬間化合物gesbte等形成，也可以由利用氮化鈦(tin)將該等夾隔而成的金屬-絕緣體-金屬(以下，稱為「mim結(jié)構(gòu)」)的積層結(jié)構(gòu)形成。

可變電阻膜vr是以將位線bl的朝向x方向及y方向的4個側(cè)面覆蓋的方式配置。另外，可變電阻膜vr可以僅在位線bl的朝向y方向的兩側(cè)面分離地配置，也可以在字線wl及位線bl的每一交叉部分離地配置。另一方面，非線形性膜nlf是在每一字線wl，對于各字線wl的朝向y方向的兩側(cè)面，以沿著各字線wl的方式配置。換言之，非線形性膜nlf具備在z方向上相鄰的2個存儲單元mc間分離而成的結(jié)構(gòu)。

接著，對存儲單元陣列1的運(yùn)行簡單地進(jìn)行說明。

可變電阻膜vr是基于施加電壓而在高電阻狀態(tài)及低電阻狀態(tài)間進(jìn)行遷移。存儲單元mc是利用該可變電阻膜vr的電阻狀態(tài)非易失性地存儲數(shù)據(jù)。可變電阻膜vr中，通常存在自高電阻狀態(tài)(重置狀態(tài))遷移到低電阻狀態(tài)(設(shè)置狀態(tài))的設(shè)置運(yùn)行、及自低電阻狀態(tài)(設(shè)置狀態(tài))遷移到高電阻狀態(tài)(重置狀態(tài))的重置運(yùn)行。而且，可變電阻膜vr中，存在剛制造后所必需的成型運(yùn)行。該成型運(yùn)行是如圖5所示在可變電阻膜vr內(nèi)局部地形成電流容易流動的區(qū)域(長絲繞程)的運(yùn)行。成型運(yùn)行是對可變電阻膜vr的兩端施加比設(shè)置運(yùn)行及重置運(yùn)行時所使用的施加電壓高的電壓而執(zhí)行。

接著，使用比較例，對具有所述結(jié)構(gòu)的存儲單元陣列100的效果進(jìn)行說明。此處，使用具備一體地形成有z方向上排列而成的存儲單元mc的非線形性膜nlf的結(jié)構(gòu)的存儲單元陣列作為比較例。

當(dāng)存儲單元mc中設(shè)置有非線形性膜nlf時，可使之具備存儲單元mc的開關(guān)特性。該非線形性膜nlf在大多數(shù)情況下在成型運(yùn)行時為防止絕緣擊穿而使用介電常數(shù)高于可變電阻膜vr的膜。然而，如此的高介電常數(shù)膜因帶隙較窄而容易產(chǎn)生電流泄漏。

在此方面，當(dāng)以比較例的方式將非線形性膜nlf在z方向上排列而成的存儲單元mc間一體地形成時，該等存儲單元mc間的漏電流經(jīng)由該非線形性膜nlf增大的情況成為問題。相對于此，在本實施方式的情形時，如上所述，因非線形性膜nlf在z方向上排列而成的存儲單元mc間被分離，所以，可避免經(jīng)由非線形性膜nlf的該等存儲單元mc間的電流泄漏。

另外，圖5的情形是以與可變電阻膜vr相同程度的膜厚表示非線形性膜nlf，但本實施方式不僅限于此。例如，當(dāng)需要更可靠地避免成型運(yùn)行時的絕緣擊穿時，也可如圖6所示地使非線形性膜nlf變得厚于可變電阻膜vr。而且，在非線形性膜nlf的介電常數(shù)高于可變電阻膜vr，且成型運(yùn)行時對非線形性膜nlf僅施加不產(chǎn)生絕緣擊穿程度的電場的情形時，也可以如圖7所示，使非線形性膜nlf變得薄于可變電阻膜vr。

接著，對存儲單元陣列100的制造步驟進(jìn)行說明。

圖8～22是說明本實施方式的半導(dǎo)體存儲裝置的存儲單元陣列的制造步驟的立體圖。

首先，在未圖示的半導(dǎo)體襯底上，交替地積層多個層間絕緣膜101及導(dǎo)電膜102。接著，如圖8所示，在最上層的導(dǎo)電膜102上積層層間絕緣膜103。此處，層間絕緣膜101及103是例如由氧化硅(sio2)所形成。導(dǎo)電膜102是例如由氮化鈦(tin)或鎢(w)所形成，且作為字線wl發(fā)揮作用。

接著，在層間絕緣膜103上，將具有x方向上延伸的多個字線wl的圖案的抗蝕膜141成膜。

接著，如圖10所示，通過使用抗蝕膜141的各向異性刻蝕，形成自層間絕緣膜103的上表面到最下層的層間絕緣膜101的底面的槽121。

接著，如圖11所示，通過經(jīng)由槽121的各向同性刻蝕，使槽121上露出的導(dǎo)電膜102的端部(部位a102)凹陷相當(dāng)于非線形性膜nlf的膜厚。

接著，如圖12所示，對于槽121的側(cè)面將高介電絕緣膜104成膜，且將高介電絕緣膜104嵌入至部位a102中。此處，高介電絕緣膜104是例如由氧化鈦(tio2)所形成，且作為非線形性膜nlf發(fā)揮作用。

接著，如圖13所示，通過經(jīng)由槽121的各向異性刻蝕，除了嵌入至部位a102中的部分以外將高介電絕緣膜104去除。由此，高介電絕緣膜104在層間絕緣膜102的位置處被分離。

接著，如圖14所示，對于槽121嵌入導(dǎo)電膜105。此處，導(dǎo)電膜105是例如由多晶硅(poly-si)形成。

接著，如圖15所示，在層間絕緣膜103及導(dǎo)電膜105上，將為保留多個位線bl而具有x方向上排列的線寬/間距的圖案的抗蝕膜142成膜。

接著，如圖16所示，通過使用抗蝕膜142的各向異性刻蝕，一邊保留層間絕緣膜101、導(dǎo)電膜102、層間絕緣膜103、及高介電絕緣膜104，一邊對于圖16中未圖示的導(dǎo)電膜105形成自其上表面到底面的槽122。

接著，如圖17所示，將抗蝕膜142去除。

接著，對于槽122嵌入絕緣膜106。接著，如圖18所示，利用cmp(chemicalmechanicalpolishing，化學(xué)機(jī)械研磨)將絕緣膜106的上表面平滑化，使導(dǎo)電膜105露出。此處，絕緣膜106是例如由氧化硅(sio2)形成。

接著，如圖19所示，通過濕刻蝕將導(dǎo)電膜105去除，形成自層間絕緣膜103的上表面的位置到最下層的層間絕緣膜101的底面的位置為止的槽123。

接著，如圖20所示，將覆蓋層間絕緣膜103的上表面、絕緣膜106的上表面、及槽123的側(cè)面的可變電阻膜107成膜。此處，可變電阻膜107是例如由氧化鉿(hfo2)等氧化金屬所形成，且作為可變電阻膜vr發(fā)揮作用。

接著，如圖21所示，將覆蓋可變電阻膜107的表面的導(dǎo)電膜108成膜。此處，導(dǎo)電膜108是例如由高濃度地含有雜質(zhì)的多晶硅(poly-si)或金屬所形成，且作為位線bl的一部分發(fā)揮作用。

接著，如圖22所示，將導(dǎo)電膜108及可變電阻膜107的上部進(jìn)行回蝕，直到層間絕緣膜103及絕緣膜106的上表面露出為止。

最后，對于側(cè)面殘存有可變電阻膜107及導(dǎo)電膜108的槽123，進(jìn)而嵌入導(dǎo)電膜。該導(dǎo)電膜是由與導(dǎo)電膜108同樣的材料所形成，且與導(dǎo)電膜108一同地作為位線bl發(fā)揮作用。

利用至此為止的制造步驟，形成圖4所示的存儲單元陣列100。

根據(jù)所述制造步驟，可不僅將非線形性膜nfl在每一字線wl中分離，而且可通過圖20所示的導(dǎo)電膜108的成膜而將對可變電阻膜107(vr)加工時的損傷抑制為較小。即，根據(jù)該制造步驟，可抑制存儲單元mc的特性劣化。

另外，在所述制造步驟的情形時，利用對部位a102嵌入高介電絕緣膜104而形成非線形性膜nlf，但非線形性膜nlf也可以通過使導(dǎo)電膜103的端部氧化而形成。

例如，在形成槽121之后，使槽121的側(cè)面中露出的導(dǎo)電膜102的端部氧化。由此，當(dāng)利用氮化鈦(tin)形成導(dǎo)電膜102時，導(dǎo)電膜102中所含的鈦(ti)被氧化，從而形成由氧化鈦(tio2)形成的高介電絕緣膜104。另外，考慮到導(dǎo)電膜102的端部因該氧化而略微地膨脹的情況，也可以如圖23所示，在氧化前使導(dǎo)電膜102的端部略微地凹陷。

以上，根據(jù)本實施方式，可提供一種一邊確保存儲單元的非線形性，一邊使z方向上排列而成的存儲單元間的漏電流減少的半導(dǎo)體存儲裝置。

[第2實施方式]

如上所述，根據(jù)第1實施方式，可抑制z方向上排列而成的存儲單元mc間的電流泄漏。但，根據(jù)第1實施方式，以下方面令人擔(dān)憂。

圖24是第1實施方式的半導(dǎo)體存儲裝置的存儲單元陣列的x-y方向的剖視圖，圖25是該半導(dǎo)體存儲裝置的存儲單元陣列的等效電路圖。

如圖25所示，在對選擇存儲單元mcs執(zhí)行存取運(yùn)行的情形時，對選擇字線wl施加0v，對選擇位線bls施加特定的電壓v，對非選擇位線blu施加電壓v/2。在該情形時，如圖24所示，若如第1實施方式那樣將x方向上排列而成的存儲單元mc的非線形性膜nlf一體地形成，則漏電流ileak經(jīng)由非線形性膜nlf而自選擇位線bls流向選擇字線blu。尤其在非線形性膜nlf設(shè)為mim結(jié)構(gòu)的情形時，經(jīng)由中間電極的漏電流變得難以控制。而且，因字線wl凹陷，也導(dǎo)致字線wl的電阻成分增加。

因此，在本實施方式中，將存儲單元陣列1設(shè)為如下的結(jié)構(gòu)。以下，也存在為區(qū)別于其他實施方式，而將本實施方式的存儲單元陣列1標(biāo)注符號200進(jìn)行說明的情形。

圖26是本實施方式的半導(dǎo)體存儲裝置的存儲單元陣列的立體圖，圖27是該半導(dǎo)體存儲裝置的存儲單元陣列的x-y方向的剖視圖。

在本實施方式的情形時，將非線形性膜nlf在字線wl及位線bl的每一交叉部分離地配置。即，非線形性膜nlf不僅在z方向上相鄰的2個存儲單元mc間分離，而且不同于第1實施方式，也在x方向上相鄰的2個存儲單元mc間分離。由此，不僅可抑制z方向上排列而成的存儲單元mc間的漏電流，而且也可抑制x方向上排列而成的存儲單元mc間的漏電流。而且，因可將用以配置非線形性膜nlf的字線wl的凹陷量減小，所以與第1實施方式相比，可抑制字線wl的電阻成分增大。

接著，對本實施方式的存儲單元200的制造步驟進(jìn)行說明。

圖28～35是對本實施方式的半導(dǎo)體存儲裝置的存儲單元陣列的制造步驟進(jìn)行說明的立體圖。

預(yù)先利用與使用圖8～10所說明的步驟相同的步驟，對于包含層間絕緣膜201(相當(dāng)于層間絕緣膜101)、導(dǎo)電膜202(相當(dāng)于導(dǎo)電膜102)、及層間絕緣膜203的積層體形成z方向設(shè)為深度方向且x方向設(shè)為延伸方向的多個槽221(相當(dāng)于槽121)。

接著，如圖28所示，對于槽221嵌入導(dǎo)電膜205。此處，導(dǎo)電膜205是例如由多晶硅(poly-si)形成。

接著，如圖29所示，在層間絕緣膜203及導(dǎo)電膜205上，將為保留多個位線bl而具有x方向上排列的線寬/間距的圖案的抗蝕膜242成膜。

接著，如圖30所示，通過使用抗蝕膜242的各向異性刻蝕，一邊保留層間絕緣膜201、導(dǎo)電膜202、及層間絕緣膜203，一邊對于圖30中未圖示的導(dǎo)電膜205形成自其上表面到底面的槽222。

接著，如圖31所示，將抗蝕膜242去除。

接著，對于槽222嵌入絕緣膜206。接著，如圖32所示，利用cmp將絕緣膜206的上表面平滑化，使導(dǎo)電膜205露出。此處，絕緣膜206是例如由氧化硅(sio2)形成。

接著，如圖33所示，利用濕刻蝕，將導(dǎo)電膜205去除，形成自層間絕緣膜203的上表面的位置處到最下層的層間絕緣膜201的底面的位置處的槽223。

接著，如圖34所示，通過經(jīng)由槽223的各向同性刻蝕，而使槽223中露出的導(dǎo)電膜202的端部(部位a202)凹陷相當(dāng)于非線形性膜nlf的膜厚。

接著，如圖35所示，對于部位a202嵌入高介電絕緣膜204。此處，高介電絕緣膜204是例如由氧化鈦(tio2)形成，且作為非線形性膜nlf發(fā)揮作用。

此后，通過執(zhí)行與使用圖20～22所說明的步驟同樣的步驟，而形成圖26所示的存儲單元陣列200。

以上，根據(jù)本實施方式，可提供一種不僅獲得與第1實施方式相同的效果，而且一邊抑制字線的電阻成分増加一邊也使x方向上排列而成的存儲單元間的漏電流減少的半導(dǎo)體存儲裝置。

[其他]

以上，說明了本發(fā)明的若干個實施方式，但該等實施方式是作為示例而提示，并非意圖限定發(fā)明的范圍。該等新穎的實施方式可以其他各種方式實施，且在不脫離發(fā)明主旨的范圍內(nèi)，可進(jìn)行各種省略、置換、及變更。該等實施方式或其變化包含于發(fā)明的范圍或主旨中，并且包含于權(quán)利要求的范圍中所記載的發(fā)明及其均等的范圍中。