本發(fā)明涉及半導體器件技術領域，尤其涉及一種適用于高速數(shù)據(jù)信號接口的過電壓保護或靜電保護的半導體器件、包含所述半導體器件的電路組件及集成電路。

背景技術：

過電壓放電和靜電放電是一種普遍存在的自然現(xiàn)象。比如雷雨天氣造成的感應雷擊會打壞戶外工作的電子通訊基站或監(jiān)控設施，人體穿著纖維衣服容易由于摩擦造成靜電，靜電會在人體接觸電子產(chǎn)品時打壞其內(nèi)部電路。過壓和靜電放電都是短時間內(nèi)產(chǎn)生脈沖大電流，例如對于發(fā)生在人體上的靜電放電現(xiàn)象(humanbodymode)，通常在幾百個納秒內(nèi)，最大電流峰值可能達幾個安培；而其他一些模式的靜電放電(機器放電模式machinemode，充電放電模式chargeddevicemode)發(fā)生時間更短，電流也更大。如此大電流在短時間內(nèi)通過集成電路，會對集成電路造成嚴重的損傷導致其失效。為了解決該問題，在實際應用中，主要從環(huán)境和電路保護兩個方面來解決。環(huán)境方面主要是要減少靜電的產(chǎn)生和及時消除靜電，例如應用不容易產(chǎn)生靜電的物料，保持合理的環(huán)境濕度，操作人員和設備良好接地等；電路保護方面要設計良好的過壓或者靜電保護器件或者電路來保護內(nèi)部核心功能電路。

在cmos工藝中，過壓或者靜電保護的器件有二極管、晶閘管(也叫可控硅整流器siliconcontrolledrectifier)、柵接地的nmos晶體管(gategroundnmos)、柵接電源pmos晶體管(gatevddpmos)以及雙極晶體管等器件。過壓或者靜電保護器件的設計需要注意幾個重要參數(shù)：1、開啟電壓(vbd)或者觸發(fā)電壓(vt1或v_trigger)要小于內(nèi)部核心電路的柵氧擊穿電壓并留有一定的安全空間；2、維持電壓(vsp或者v_holding)要高于內(nèi)部核心電路的工作電壓以防止發(fā)生閥鎖效應(latchup)，同時也要留有一定的安全空間；3、保護器件在內(nèi)部核心電路正常工作狀態(tài)下，它是處于不開啟的狀態(tài)，其漏電(i_leakage)要盡可能小，保持小功耗；4、保護器件在過壓或者靜電脈沖來臨時要能夠有足夠大的瀉放電流能力和足夠低的鉗壓能力(it2和vt2)，保證過壓或者靜電脈沖通過保護器件瀉放到地，而不會經(jīng)過并傷害內(nèi)部核心電路。這一點在中國專利cn100539183c(專利號zl200610068320.6)的esd設計窗口(圖2)中也有充分的闡述。

在中國專利cn100539183c中，發(fā)明者使用標準cmos工藝中的附加esd注入形成一種新的橫向雙極晶體管，并用它作為靜電保護器件。發(fā)明者指出這種器件通過增加一個附加的esd注入修改了擴散結，能夠調整器件的性能參數(shù)使其能夠更符合先進工藝的靜電保護設計窗口，比如能夠降低開啟電壓(vbd)，能夠調節(jié)維持電壓(vsp)，而且發(fā)明者指出其對稱橫向雙極晶體管實施例能夠具有良好的抵抗正和負靜電脈沖能力。

但是在過壓或者靜電保護器件設計時，除了要注意以上所述的幾個重要設計參數(shù)外，其電容也是設計者所要重點關注的參數(shù)，因為作為保護器件，其在保護內(nèi)部核心電路的時候，它所引入的寄生電容參數(shù)不能影響內(nèi)部核心電路正常工作。在一些高速信號核心電路保護上，比如網(wǎng)卡、usb2.0的接口芯片靜電保護器件設計上，其引入的寄生電容只能在幾個pf左右甚至只能是幾百ff左右，同時也要有足夠大的瀉放電流和足夠低的鉗制電壓能力。

us6365924b1提出一種雙向過壓和過流ic保護器件，其具有完全對稱的結構以雙向泄放靜電。然而，該器件中的p型基底(p-base)無法利用現(xiàn)有cmos工藝制作，即，為了制作這種器件，需要在標準cmos工藝中單獨開發(fā)p型基底的工藝。再者，該器件的觸發(fā)電壓主要由pn結反偏擊穿電壓決定并且典型值為15-20v。該觸發(fā)電壓太高而不適合應用于先進cmos工藝，并且在先進cmos工藝中也不容易調低該觸發(fā)電壓。雖然us6365924b1增加了雙向恒流源電路作為低電壓觸發(fā)器，從而對雙向泄流結構進行低電壓觸發(fā)，但是該低電壓觸發(fā)恒流源顯然增加版圖面積。

技術實現(xiàn)要素：

本發(fā)明的目的是制造一種適用于高速數(shù)據(jù)信號口的過電壓或靜電保護半導體器件，這種半導體器件不僅具有低電容特性，而且具有良好的泄放正和負過電壓或靜電脈沖能力，并且它具有低的觸發(fā)電壓(典型值6-9v)，它在先進cmos工藝中，不需要半導體工廠開發(fā)額外的工藝，也不需要設計公司去設計額外的低電壓觸發(fā)電路，因此它相對于前面所述的前案，更加適合應用在先進的亞微米cmos工藝中。

為了實現(xiàn)上述目的，在第一方面，本發(fā)明實施例提供了一種半導體器件，其包括：半導體襯底；位于半導體襯底中的第一導電類型的第一摻雜區(qū)和第二摻雜區(qū)以及第二導電類型的第三摻雜區(qū)和第四摻雜區(qū)，其中第三摻雜區(qū)毗鄰第一摻雜區(qū)并且位于第一摻雜區(qū)下方，第四摻雜區(qū)毗鄰第二摻雜區(qū)并且位于第二摻雜區(qū)下方；隔離結構，其配置成將第一摻雜區(qū)和第三摻雜區(qū)隔離，以及將第二摻雜區(qū)和第四摻雜區(qū)隔離；以及第二導電類型的阱，其半導體襯底中布置在第二摻雜區(qū)和第四摻雜區(qū)下方并且毗鄰第二摻雜區(qū)和第四摻雜區(qū)。

在一示例性實施例中，半導體器件配置成通過將第一摻雜區(qū)連接到第一電極以及將第二摻雜區(qū)連接到第二電極，以形成由第一摻雜區(qū)、第三摻雜區(qū)、阱、第四摻雜區(qū)以及第二摻雜區(qū)依次接通構成的導通回路。

在一示例性實施例中，半導體器件還包括位于半導體襯底中的第一導電類型的第五摻雜區(qū)和第六摻雜區(qū)，其中第五摻雜區(qū)和第六摻雜區(qū)通過隔離結構相互隔離，第一摻雜區(qū)通過第五摻雜區(qū)與阱隔離，并且第二摻雜區(qū)通過第六摻雜區(qū)與阱隔離。

在一示例性實施例中，半導體器件還包括位于半導體襯底中的第一導電類型的第五摻雜區(qū)和第六摻雜區(qū)，以及第一電極和第二電極；其中第五摻雜區(qū)和第六摻雜區(qū)通過隔離結構相互隔離，以及其中半導體器件配置成通過將第一摻雜區(qū)和第五摻雜區(qū)連接到第一電極以及將第二摻雜區(qū)和第六摻雜區(qū)連接到第二電極，以形成由第一摻雜區(qū)、第三摻雜區(qū)、阱、第四摻雜區(qū)以及第二摻雜區(qū)依次接通構成的導通回路，以及由第五摻雜區(qū)、阱以及第六摻雜區(qū)依次接通構成的導通回路。

在一示例性實施例中，第一摻雜區(qū)與第二摻雜區(qū)相對隔離結構對稱布置，第三摻雜區(qū)與第四摻雜區(qū)相對隔離結構對稱布置，以及第五摻雜區(qū)與第六摻雜區(qū)相對隔離結構對稱布置。

在一示例性實施例中，第五摻雜區(qū)通過隔離結構與第一摻雜區(qū)和第三摻雜區(qū)相互隔離，第六摻雜區(qū)通過隔離結構與第二摻雜區(qū)和第四摻雜區(qū)相互隔離。

在一示例性實施例中，第五摻雜區(qū)毗鄰第一摻雜區(qū)并且與第一摻雜區(qū)并排布置，第六摻雜區(qū)毗鄰第二摻雜區(qū)并且與第二摻雜區(qū)并排布置，第五摻雜區(qū)與第三摻雜區(qū)至少部分交疊，并且第六摻雜區(qū)與第四摻雜區(qū)至少部分交疊。

在一示例性實施例中，第五摻雜區(qū)和第六摻雜區(qū)通過隔離結構相互隔離，第一摻雜區(qū)通過第五摻雜區(qū)與阱隔離，并且第二摻雜區(qū)通過第六摻雜區(qū)與阱隔離。

在一示例性實施例中，第一摻雜區(qū)通過隔離結構、第三摻雜區(qū)以及第五摻雜區(qū)與阱隔離，并且第二摻雜區(qū)通過隔離結構、第四摻雜區(qū)以及第六摻雜區(qū)與阱隔離。

在一示例性實施例中，半導體器件還包括位于半導體襯底中的第一導電類型的第七摻雜區(qū)；其中半導體襯底包括第一組的第一摻雜區(qū)、第三摻雜區(qū)、第七摻雜區(qū)、第二摻雜區(qū)和第四摻雜區(qū)，以及第二組的第一摻雜區(qū)、第三摻雜區(qū)、第七摻雜區(qū)、第二摻雜區(qū)和第四摻雜區(qū)，以及其中半導體器件配置成通過將第一組中的第一摻雜區(qū)、第七摻雜區(qū)和第二摻雜區(qū)連接到第一電極以及將第二組中的第一摻雜區(qū)、第七摻雜區(qū)和第二摻雜區(qū)連接到第二電極，以形成由第一組的第一摻雜區(qū)、第一組的第三摻雜區(qū)、阱、第二組的第三摻雜區(qū)以及第二組的第一摻雜區(qū)依次接通構成的導通回路，由第一組的第二摻雜區(qū)、第一組的第四摻雜區(qū)、阱、第二組的第四摻雜區(qū)以及第二組的第二摻雜區(qū)依次接通構成的導通回路，以及由第一組的第七摻雜區(qū)、阱以及第二組的第七摻雜區(qū)依次接通構成的導通回路。

在一示例性實施例中，第七摻雜區(qū)通過隔離結構與第一摻雜區(qū)和第二摻雜區(qū)相互隔離，以及與第三摻雜區(qū)和第四摻雜區(qū)相互隔離。

在一示例性實施例中，半導體器件還包括：自外向內(nèi)相互環(huán)繞的第一導電類型的第五摻雜區(qū)、第二導電類型的第一摻雜區(qū)、隔離結構、第二導電類型的第二摻雜區(qū)以及第一導電類型的第六摻雜區(qū)；位于第五摻雜區(qū)和第一摻雜區(qū)下方的第一導電類型的第三摻雜區(qū)；以及位于第二摻雜區(qū)和第六摻雜區(qū)下方的第一導電類型的第四摻雜區(qū)。

在一示例性實施例中，隔離結構是淺溝槽隔離結構。

在一示例性實施例中，隔離結構是二氧化硅隔離結構或場氧化隔離結構。

在一示例性實施例中，隔離結構是或柵極隔離結構。

在一示例性實施例中，第一導電類型為p型，并且第二導電類型為n型。

在一示例性實施例中，半導體襯底為硅襯底并且具有第一導電類型。

在一示例性實施例中，第三摻雜區(qū)和第四摻雜區(qū)是重摻雜區(qū)。

在一示例性實施例中，第一電極為陽極，并且第二電極為陰極。

在第二方面，本發(fā)明實施例還提供了一種電路組件，該電路組件包含一個或多個上述的半導體器件。

在第三方面，本發(fā)明實施例還提供了一種集成電路，該集成電路包含一個或多個上述的半導體器件。

上述的半導體器件具有完全對稱的結構，因而能夠瀉放正脈沖和負脈沖靜電電流，該半導體器件的電容理論上是一個pn結電容的四分之一，具有顯著的低電容特征；該半導體器件的開啟電壓或觸發(fā)電壓v_trigger和維持電壓v_holding都能夠適合先進cmos工藝中的靜電保護設計窗口，而且也有相當良好的瀉放電流和鉗制電壓能力。此外，在相同設計面積下，該半導體器件的電容值顯著低于背景技術中提到的對稱橫向雙極晶體管，例如低一半左右。因此，本發(fā)明更加適用于高速信號口的過壓或者靜電保護。

附圖說明

圖1a示出了根據(jù)本發(fā)明的第一示例性實施例的半導體器件的示意性橫截面圖；

圖1b示出了圖1a所示的半導體器件的iv脈沖測試曲線圖；

圖1c示出了根據(jù)本發(fā)明的第一示例性實施例的一個變型的半導體器件的示意性橫截面圖；

圖2a和2b分別示出了根據(jù)本發(fā)明的第二示例性實施例的半導體器件的示意性俯視圖和橫截面圖；

圖3a和3b分別示出了根據(jù)本發(fā)明的第二示例性實施例的第一個變型的半導體器件的示意性俯視圖和橫截面圖；

圖4示出了根據(jù)本發(fā)明的第二示例性實施例的第二個變型的半導體器件的示意性橫截面圖；

圖5示出了根據(jù)本發(fā)明的第二示例性實施例的第三個變型的半導體器件的示意性橫截面圖；

圖6示出了根據(jù)本發(fā)明的第二示例性實施例的第四個變型的半導體器件的示意性橫截面圖；

圖7a和7b分別示出了根據(jù)本發(fā)明的第二示例性實施例的第五個變型的半導體器件的示意性俯視圖和橫截面圖。

具體實施方式

在下文中參考附圖描述本發(fā)明的具體實施方式，在附圖中相同或相似的部件用相似的附圖標記表示。應當理解附圖是示意性的，并不限定本發(fā)明的保護范圍，本發(fā)明的保護范圍由所附權利要求書限定。

首先參考圖1a描述根據(jù)本發(fā)明的第一示例性實施例的半導體器件，圖1a示出了根據(jù)本發(fā)明的第一示例性實施例的半導體器件的示意性橫截面圖。如圖1a所示，根據(jù)本發(fā)明的第一示例性實施例的半導體器件包括：第一導電類型的硅襯底100；位于硅襯底100中的隔離結構170；在硅襯底100中被隔離結構170隔離的第二導電類型的第一摻雜區(qū)131和第二摻雜區(qū)132；在硅襯底100中被隔離結構170隔離的第一導電類型的第三摻雜區(qū)121和第四摻雜區(qū)122，其中第三摻雜區(qū)121毗鄰第一摻雜區(qū)131并且位于其下方，第四摻雜區(qū)122毗鄰第二摻雜區(qū)132并且位于其下方；以及，在硅襯底100中位于第三摻雜區(qū)121和第四摻雜區(qū)122下方并且毗鄰第三摻雜區(qū)121和第四摻雜區(qū)122的第二導電類型的阱110。當半導體器件通過第一摻雜區(qū)131和第二摻雜區(qū)132被施加電壓時，半導體器件內(nèi)形成由第一摻雜區(qū)131、第三摻雜區(qū)121、阱110、第四摻雜區(qū)122以及第二摻雜區(qū)132依次接通構成的導通回路。示例性地，該半導體器件還包括陽極150和陰極160。示例性地，第三摻雜區(qū)121和第四摻雜區(qū)122為重摻雜區(qū)。當?shù)谝粨诫s區(qū)131電連接到陽極150并且第二摻雜區(qū)132電連接到陰極160時，形成由陽極150、第一摻雜區(qū)131、第一導電類型的第三摻雜區(qū)121、阱110、第一導電類型的第四摻雜區(qū)122、第二摻雜區(qū)132以及陰極160依次接通構成的晶閘管導通回路。示例性地，第三摻雜區(qū)121和第四摻雜區(qū)122為重摻雜區(qū)。

如圖1a所示，該半導體器件由于具有完全對稱的結構，因而能夠瀉放正脈沖和負脈沖靜電電流。該半導體器件結構本質上是一種對稱npnpn型穿通晶閘管，其具有串聯(lián)連接的4個pn結電容，即，第一摻雜區(qū)131與第三摻雜區(qū)121之間的pn結電容、第三摻雜區(qū)121與阱110之間的pn結電容、阱110與第四摻雜區(qū)122之間的pn結電容、以及第四摻雜區(qū)122與第二摻雜區(qū)132之間的pn結電容。因此，該半導體器件的電容理論上是一個pn結電容的四分之一。對于背景技術中提到的對稱橫向雙極晶體管實施例(圖10)，其器件結構本質上是一種改良的對稱npn型橫向晶體管，npn晶體管的電容相當于2個pn結電容的串聯(lián)，因此其電容理論上是一個pn結電容的二分之一。因此，與背景技術中提到的對稱橫向雙極晶體管相比，圖1a所示的本發(fā)明第一示例性實施例能夠減小50％，即，具有顯著的低電容特征。

現(xiàn)在參考圖1b所示的iv曲線圖描述圖1a所示的半導體器件的工作。圖1b示出了該半導體器件的典型的雙向iv脈沖曲線。當靜電電流從陽極150進入圖1a所示半導體器件時，第一摻雜區(qū)131、第三摻雜區(qū)121和阱110形成的垂直npn型晶體管會在3-4.5v左右穿通瀉放電流，因此該半導體器件整體開啟電壓約為6-9v。如圖1b所示，該半導體器件在開啟之后會有回滯現(xiàn)象，其維持電壓v_holding約為3-5v。該維持電壓v_holding能夠通過改變陽極150和陰極160之間的設計間距(即，低阻電流通路長度)來調節(jié)。也就是說，該半導體器件的開啟電壓或觸發(fā)電壓v_trigger和維持電壓v_holding都能夠適合先進cmos工藝中的靜電保護設計窗口，而且也有相當良好的瀉放電流和鉗制電壓能力。此外，在相同設計面積下，該半導體器件的電容值顯著低于背景技術中提到的對稱橫向雙極晶體管，例如低一半左右。因此，本發(fā)明更加適用于高速信號口的過壓或者靜電保護。

根據(jù)本發(fā)明實施例的半導體器件完全可以制造在標準cmos工藝上，第一導電類型的第三摻雜區(qū)121和第四摻雜區(qū)122均為p++區(qū)域，其可以通過cmos工藝中pesd注入工藝制造，并且沒有額外工藝開發(fā)成本開銷。

此種結構的半導體器件也可以制造在雙極工藝上，例如通過注入技術或者擴散技術改變p++區(qū)域(第三摻雜區(qū)121和第四摻雜區(qū)122)的摻雜濃度和厚度，就能夠調節(jié)整個器件的開啟電壓和維持電壓。另外，上述第二導電類型的阱110可以是在硅外延生長層中形成，這樣能夠進一步降低nw的摻雜濃度，降低整個器件的電容。當然上述的阱110也可以是在絕緣層上的硅層中形成，本發(fā)明實施例的半導體器件也適用于soi(silicononinsulator，絕緣體上硅結構)工藝中。

應當理解，隔離結構170可以采用例如淺溝槽隔離(sti)、二氧化硅隔離(oxideisolation)、場氧化隔離(fieldoxideisolation)、柵極隔離(gatespacedisolation)等等，但是并不限于所舉的這些例子。

在上述及下文描述的本發(fā)明實施例中，第一導電類型是p型，并且第二導電類型是n型。

圖1c示出了根據(jù)本發(fā)明的第一示例性實施例的一個變型的半導體器件的示意性橫截面圖。如圖1c所示，該半導體器件包括：第一導電類型的硅襯底100；位于硅襯底100中的隔離結構170；在硅襯底100中位于隔離結構170之間的第二導電類型的第一摻雜區(qū)131和第二摻雜區(qū)132以及第一導電類型的第三摻雜區(qū)121和第四摻雜區(qū)122，其中第三摻雜區(qū)121毗鄰第一摻雜區(qū)131并且位于其下方，第四摻雜區(qū)122毗鄰第二摻雜區(qū)132并且位于其下方；在第一摻雜區(qū)131/第三摻雜區(qū)121與第二摻雜區(qū)132/第四摻雜區(qū)122之間，位于硅襯底100的表面上的柵極結構190；以及，在硅襯底100中位于第三摻雜區(qū)121和第四摻雜區(qū)122下方并且毗鄰第三摻雜區(qū)121和第四摻雜區(qū)122的第二導電類型的阱110。示例性地，該半導體器件還包括陽極150和陰極160。示例性地，第三摻雜區(qū)121和第四摻雜區(qū)122為重摻雜區(qū)。當?shù)谝粨诫s區(qū)131電連接到陽極150并且第二摻雜區(qū)132電連接到陰極160時，形成由陽極150、第一摻雜區(qū)131、第一導電類型的第三摻雜區(qū)121、阱110、第四摻雜區(qū)122、第二摻雜區(qū)132以及陰極160構成依次接通的晶閘管導通回路。

圖1c還示出第一導電類型的第五摻雜區(qū)181和第六摻雜區(qū)182，第五摻雜區(qū)181和第六摻雜區(qū)182通過隔離結構(柵極結構190)相互隔離，其中第五摻雜區(qū)181與第一摻雜區(qū)131并排布置并且位于第三摻雜區(qū)121上方，并且第六摻雜區(qū)182與第二摻雜區(qū)132并排布置并且位于第四摻雜區(qū)122上方。第五摻雜區(qū)181用于將第二導電類型的第一摻雜區(qū)131和阱110隔離，并且第六摻雜區(qū)182用于將第二導電類型的第二摻雜區(qū)132和阱110隔離，由此有利于形成垂直類型的晶閘管。

圖1c所示的半導體器件與圖1a所示的半導體器件的不同之處僅僅在于，第一摻雜區(qū)131/第三摻雜區(qū)121與第二摻雜區(qū)132/第四摻雜區(qū)122之間采用柵極隔離(gatespacedisolation)作為隔離結構。與圖1a相同，圖1c所示的半導體器件也是完全對稱的。此外，圖1c所示的半導體器件的工作原理及優(yōu)點可以參考上文中針對圖1a進行的描述，因此在此不再贅述。

在下文中參考圖2a-2b、3a-3b、4-6、7a-7b描述根據(jù)本發(fā)明的第二示例性實施例的半導體器件。

圖2a示出了根據(jù)本發(fā)明的第二示例性實施例的半導體器件的示意性俯視圖，并且圖2b示出了沿圖2a的a-b線的示意性橫截面圖。如所示，根據(jù)本發(fā)明的第二示例性實施例的半導體器件包括：第一導電類型的硅襯底200；位于硅襯底200中的隔離結構270；在硅襯底200中被隔離結構270隔離的第二導電類型的第一摻雜區(qū)231和第二摻雜區(qū)232；在硅襯底200中被隔離結構270隔離的第一導電類型的第三摻雜區(qū)221和第四摻雜區(qū)222，其中第三摻雜區(qū)221毗鄰第一摻雜區(qū)231并且位于其下方，第四摻雜區(qū)222毗鄰第二摻雜區(qū)232并且位于其下方；位于隔離結構270之間的第一導電類型的第五摻雜區(qū)241和第六摻雜區(qū)242，其中第五摻雜區(qū)241通過隔離結構270與第一摻雜區(qū)231/第三摻雜區(qū)21隔離，并且第六摻雜區(qū)242通過隔離結構270與第二摻雜區(qū)232/第四摻雜區(qū)222隔離；以及在硅襯底200中位于第三摻雜區(qū)221、第四摻雜區(qū)222、第五摻雜區(qū)241和第六摻雜區(qū)242下方并且毗鄰第三、第四、第五和第六摻雜區(qū)221、222、241、242的第二導電類型的阱210。

示例性地，該半導體器件還包括陽極250和陰極260。示例性地，第三摻雜區(qū)221和第四摻雜區(qū)222為重摻雜區(qū)。當?shù)谝粨诫s區(qū)231和第五摻雜區(qū)241電連接到陽極250，并且第二摻雜區(qū)232和第六摻雜區(qū)242電連接到陰極260時，形成兩條并聯(lián)回路：由陽極250、第一摻雜區(qū)231、第三摻雜區(qū)221、阱210、第四摻雜區(qū)222、第二摻雜區(qū)232以及陰極260構成依次接通的晶閘管導通回路；以及由陽極250、第五摻雜區(qū)241、阱210、第六摻雜區(qū)242和陰極260依次接通構成的pnp型晶體管導通回路。如所示，第一摻雜區(qū)231、第三摻雜區(qū)221和第五摻雜區(qū)241相對于第二摻雜區(qū)232、第四摻雜區(qū)222和第六摻雜區(qū)242對稱布置。

與圖1a所示的半導體器件相同，圖2a和2b所示的半導體器件也是完全對稱的，并且具有相似的工作原理。圖2a和2b所示的半導體器件的工作原理及優(yōu)點可以參考上文中針對圖1a進行的描述，因此在此不再贅述。與圖1a略微不同在于，在圖2a和2b所示的半導體器件中，除了圖1a中示出的npnpn型穿通晶閘管導通回路之外，還形成與該晶閘管導通回路并聯(lián)的npn型晶體管導通回路。因此，圖2a和2b所示的半導體器件在瀉放靜電電流時，靜電電流會根據(jù)有源區(qū)在版圖上的不同位置擺放而選擇低阻的瀉放路徑，其典型的雙向iv脈沖曲線也類似圖1b所示，但是其開啟電壓和維持電壓能夠根據(jù)不同版圖的布局以及低阻電流通路長度的不同而稍有不同。

如上所述，在圖2a和2b所示的導體器件中，除了晶閘管導通回路之外，還形成與該晶閘管導通回路并聯(lián)的npn型晶體管導通回路。也就是說，在此示例性實施例中，通過分別在陽極和陰極增加一個pn結以形成與晶閘管導通回路并聯(lián)的pnp型晶體管導通回路。

圖3a示出了根據(jù)本發(fā)明的第二示例性實施例的第一個變型的半導體器件的示意性俯視圖，并且圖3b示出了沿圖3a的c-d線的示意性橫截面圖。如圖3a所示，該半導體器件包括兩組對稱布置的第二導電類型的第一摻雜區(qū)331、第一導電類型的第七摻雜區(qū)340以及第二導電類型的第二摻雜區(qū)332，其中一組第一摻雜區(qū)331、第七摻雜區(qū)340以及第二摻雜區(qū)332連接到陽極350，另一組第一摻雜區(qū)331、第七摻雜區(qū)340以及第二摻雜區(qū)332連接到陰極360。

如圖3b更詳細所示，對于其中一組的第一摻雜區(qū)331、第七摻雜區(qū)340以及第二摻雜區(qū)332，該半導體器件包括：第一導電類型的硅襯底300；位于硅襯底300中的隔離結構370；在硅襯底300中位于隔離結構370之間的第二導電類型的第一摻雜區(qū)331和第二摻雜區(qū)332以及第一導電類型的第三摻雜區(qū)321和第四摻雜區(qū)322，其中第三摻雜區(qū)321毗鄰第一摻雜區(qū)331并且位于其下方，第四摻雜區(qū)322毗鄰第二摻雜區(qū)332并且位于其下方；在第一摻雜區(qū)331/第三摻雜區(qū)321與第二摻雜區(qū)332/第四摻雜區(qū)322之間，并且與這些摻雜區(qū)通過隔離結構370隔離的第一導電類型的第七摻雜區(qū)340，即第七摻雜區(qū)340通過隔離結構370與第一摻雜區(qū)331和第二摻雜區(qū)332相互隔離，以及第七摻雜區(qū)340通過隔離結構370第三摻雜區(qū)321與和第四摻雜區(qū)322相互隔離；以及，在硅襯底300中位于第三摻雜區(qū)321、第四摻雜區(qū)322以及第七摻雜區(qū)340下方并且毗鄰第三、第四和第五摻雜區(qū)的第二導電類型的阱310。示例性地，第三摻雜區(qū)321和第四摻雜區(qū)322為重摻雜區(qū)。

當一組第一摻雜區(qū)331、第七摻雜區(qū)340以及第二摻雜區(qū)332連接到陽極350，并且另一組第一摻雜區(qū)331、第七摻雜區(qū)340以及第二摻雜區(qū)332連接到陰極360時，形成由陽極350、第一組的第一摻雜區(qū)331和第三摻雜區(qū)321(或第二摻雜區(qū)332和第四摻雜區(qū)322)、阱310、第二組的第三摻雜區(qū)和第一摻雜區(qū)331(或第二摻雜區(qū)332和第四摻雜區(qū)322)、以及陰極360依次接通構成的晶閘管導通回路。與此同時，還形成由陽極350、第一組的第七摻雜區(qū)340、阱310、第二組的第七摻雜區(qū)340和陰極360依次接通構成的pnp型晶體管導通回路。該pnp型晶體管導通回路與上述晶閘管導通回路并聯(lián)。

應指出，圖3a中沿a-b的示意性橫截面圖與圖1a類似，因此在此不再贅述。此外，圖3a和3b所示的根據(jù)第二示例性實施例的第一個變型的半導體器件的工作原理及優(yōu)點可以參考上文中針對圖2a和2b所示的第二示例性實施例進行的描述，因此在此不再贅述。

圖4示出了根據(jù)本發(fā)明的第二示例性實施例的第二個變型的半導體器件的示意性橫截面圖。如圖4所示，該半導體器件包括：第一導電類型的硅襯底400；位于硅襯底400中的隔離結構470；在硅襯底400中位于隔離結構470之間的第二導電類型的第一摻雜區(qū)431和第二摻雜區(qū)432以及第一導電類型的第三摻雜區(qū)421和第四摻雜區(qū)422，其中第三摻雜區(qū)421毗鄰第一摻雜區(qū)431并且位于其下方，第四摻雜區(qū)422毗鄰第二摻雜區(qū)432并且位于其下方；在第一摻雜區(qū)431/第三摻雜區(qū)421與第二摻雜區(qū)432/第四摻雜區(qū)422之間，位于硅襯底400的表面上的柵極結構490；在硅襯底400中位于第三摻雜區(qū)421和第四摻雜區(qū)422下方并且毗鄰第三摻雜區(qū)421和第四摻雜區(qū)422的第二導電類型的阱410；以及，第一導電類型的第五摻雜區(qū)481和第六摻雜區(qū)482，其中第五摻雜區(qū)481與第一摻雜區(qū)431并排布置并且位于第三摻雜區(qū)421上方，并且第六摻雜區(qū)482與第二摻雜區(qū)432并排布置并且位于第四摻雜區(qū)422上方。示例性地，該半導體器件還包括陽極450和陰極460。

在該第二個變型中，第五摻雜區(qū)481與第三摻雜區(qū)421至少部分交疊，并且第六摻雜區(qū)482與第四摻雜區(qū)422至少部分交疊。第一摻雜區(qū)431通過第五摻雜區(qū)481與阱410隔離，并且第二摻雜區(qū)432通過第六摻雜區(qū)482與阱410隔離。

圖4所示的半導體器件與圖2a-2b所示的半導體器件的不同之處在于，第一摻雜區(qū)431/第三摻雜區(qū)421與第二摻雜區(qū)432/第四摻雜區(qū)422之間采用柵極隔離(gatespacedisolation)作為隔離結構。與圖2a-2b相同，圖4所示的半導體器件也是完全對稱的。

如圖4所示，當?shù)谝粨诫s區(qū)431和第五摻雜區(qū)481電連接到陽極450，并且第二摻雜區(qū)432和第六摻雜區(qū)482電連接到陰極460時，形成兩條并聯(lián)回路：由陽極450、第一摻雜區(qū)431、第三摻雜區(qū)421、阱410、第四摻雜區(qū)422、第二摻雜區(qū)432以及陰極460依次接通構成的晶閘管導通回路；以及由陽極450、第五摻雜區(qū)481、阱410、第六摻雜區(qū)482和陰極460依次接通構成的pnp型晶體管導通回路。如所示，第一摻雜區(qū)431、第三摻雜區(qū)421和第五摻雜區(qū)481相對于第二摻雜區(qū)432、第四摻雜區(qū)422和第六摻雜區(qū)482對稱布置。示例性地，第三摻雜區(qū)421和第四摻雜區(qū)422為重摻雜區(qū)。

圖4所示的半導體器件的工作原理及優(yōu)點可以參考上文中針對圖2a-b進行的描述，因此在此不再贅述。

圖5示出了根據(jù)本發(fā)明的第二示例性實施例的第三個變型的半導體器件的示意性橫截面圖。如圖5所示，該半導體器件包括：第一導電類型的硅襯底500；位于硅襯底500中的隔離結構570；在硅襯底500中被隔離結構570隔離的第二導電類型的第一摻雜區(qū)531和第二摻雜區(qū)532；在硅襯底500中被隔離結構570隔離的第一導電類型的第三摻雜區(qū)521和第四摻雜區(qū)522，其中第三摻雜區(qū)521毗鄰第一摻雜區(qū)531并且位于其下方，第四摻雜區(qū)522毗鄰第二摻雜區(qū)532并且位于其下方；在硅襯底500中位于第三摻雜區(qū)521和第四摻雜區(qū)522下方并且毗鄰第三摻雜區(qū)521和第四摻雜區(qū)522的第二導電類型的阱510；以及，第一導電類型的第五摻雜區(qū)581和第六摻雜區(qū)582，其中第五摻雜區(qū)581與第一摻雜區(qū)531并排布置并且位于第三摻雜區(qū)521上方，第六摻雜區(qū)582與第二摻雜區(qū)532并排布置并且位于第四摻雜區(qū)522上方，并且第五摻雜區(qū)581和第六摻雜區(qū)582通過隔離結構570隔離。

示例性地，該半導體器件還包括陽極550和陰極560。示例性地，第三摻雜區(qū)521和第四摻雜區(qū)522為重摻雜區(qū)。在該第三個變型中，第五摻雜區(qū)581完全位于第三摻雜區(qū)521之上，并且第六摻雜區(qū)582完全位于第四摻雜區(qū)522之上。第一摻雜區(qū)531通過隔離結構570、第三摻雜區(qū)521以及第五摻雜區(qū)581與阱510隔離，并且第二摻雜區(qū)532通過隔離結構570、第四摻雜區(qū)522以及第六摻雜區(qū)582與阱510隔離。

圖5所示的半導體器件與圖4所示的半導體器件的不同之處在于，第一摻雜區(qū)531/第三摻雜區(qū)521/第五摻雜區(qū)581與第二摻雜區(qū)532/第四摻雜區(qū)522/第六摻雜區(qū)582之間采用sti隔離結構。與前述實施例相同，圖5所示的半導體器件也是完全對稱的。

如圖5所示，當?shù)谝粨诫s區(qū)531和第五摻雜區(qū)581電連接到陽極550，并且第二摻雜區(qū)532和第六摻雜區(qū)582電連接到陰極560時，形成兩條并聯(lián)回路：由陽極550、第一摻雜區(qū)531、第三摻雜區(qū)521、阱510、第四摻雜區(qū)522、第二摻雜區(qū)532以及陰極560依次接通構成的晶閘管導通回路；以及由陽極550、第五摻雜區(qū)581、第三摻雜區(qū)521、阱510、第四摻雜區(qū)522、第六摻雜區(qū)582和陰極560依次接通構成的導通回路。

如所示，第一摻雜區(qū)531、第三摻雜區(qū)521和第五摻雜區(qū)581相對于第二摻雜區(qū)532、第四摻雜區(qū)522和第六摻雜區(qū)582對稱布置，即，第一摻雜區(qū)531與第二摻雜區(qū)532相對隔離結構570對稱布置，第三摻雜區(qū)521與第四摻雜區(qū)522相對隔離結構570對稱布置，以及第五摻雜區(qū)581與第六摻雜區(qū)582相對隔離結構570對稱布置。其中第五摻雜區(qū)581和第六摻雜區(qū)582相對于第一摻雜區(qū)531和第二摻雜區(qū)532布置為更靠近位于中心的隔離結構570。

圖5所示的半導體器件的工作原理及優(yōu)點可以參考上文中針對圖2a-b進行的描述，因此在此不再贅述。

圖6示出了根據(jù)本發(fā)明的第二示例性實施例的第四個變型的半導體器件的示意性橫截面圖。如圖6所示，該半導體器件包括：第一導電類型的硅襯底600；位于硅襯底600中的隔離結構670；在硅襯底600中被隔離結構670隔離的第二導電類型的第一摻雜區(qū)631和第二摻雜區(qū)632；在硅襯底600中被隔離結構670隔離的第一導電類型的第三摻雜區(qū)621和第四摻雜區(qū)622，其中第三摻雜區(qū)621毗鄰第一摻雜區(qū)631并且位于其下方，第四摻雜區(qū)622毗鄰第二摻雜區(qū)632并且位于其下方；在硅襯底600中位于第三摻雜區(qū)621和第四摻雜區(qū)622下方并且毗鄰第三摻雜區(qū)621和第四摻雜區(qū)622的第二導電類型的阱610；以及，第一導電類型的第五摻雜區(qū)681和第六摻雜區(qū)682，其中第五摻雜區(qū)681與第一摻雜區(qū)631并排布置并且位于第三摻雜區(qū)621上方，第六摻雜區(qū)682與第二摻雜區(qū)632并排布置并且位于第四摻雜區(qū)622上方，并且第五摻雜區(qū)681和第六摻雜區(qū)682通過隔離結構670隔離。

示例性地，該半導體器件還包括陽極650和陰極660。示例性地，第三摻雜區(qū)621和第四摻雜區(qū)622為重摻雜區(qū)。在該第四個變型中，第五摻雜區(qū)681完全位于第三摻雜區(qū)621之上，并且第六摻雜區(qū)682完全位于第四摻雜區(qū)622之上。第一摻雜區(qū)631通過隔離結構670、第三摻雜區(qū)621以及第五摻雜區(qū)681與阱610隔離，并且第二摻雜區(qū)632通過隔離結構670、第四摻雜區(qū)622以及第六摻雜區(qū)682與阱610隔離。

圖6所示的半導體器件與圖5所示的半導體器件的不同之處在于，第五摻雜區(qū)681和第六摻雜區(qū)682相對于第一摻雜區(qū)631和第二摻雜區(qū)632布置為更遠離位于中心的隔離結構670。

如圖6所示，當?shù)谝粨诫s區(qū)631和第五摻雜區(qū)681電連接到陽極650，并且第二摻雜區(qū)632和第六摻雜區(qū)682電連接到陰極660時，形成兩條并聯(lián)回路：由陽極650、第一摻雜區(qū)631、第三摻雜區(qū)621、阱610、第四摻雜區(qū)622、第二摻雜區(qū)632以及陰極660依次接通構成的晶閘管導通回路；以及由陽極650、第五摻雜區(qū)681、第三摻雜區(qū)621、阱610、第四摻雜區(qū)622、第六摻雜區(qū)682和陰極660依次接通構成的導通回路。如所示，第一摻雜區(qū)631、第三摻雜區(qū)621和第五摻雜區(qū)681相對于第二摻雜區(qū)632、第四摻雜區(qū)622和第六摻雜區(qū)682對稱布置。

圖6所示的半導體器件的工作原理及優(yōu)點可以參考上文中針對圖2a-b進行的描述，因此在此不再贅述。

圖7a示出了根據(jù)本發(fā)明的第二示例性實施例的第五個變型的半導體器件的示意性俯視圖，并且圖7b示出了沿圖7a的g-h線的示意性橫截面圖。

在圖7a的俯視圖中，該半導體器件包括自外向內(nèi)相互環(huán)繞的第一導電類型的第五摻雜區(qū)781、第二導電類型的第一摻雜區(qū)731、隔離結構770、第二導電類型的第二摻雜區(qū)732、以及第一導電類型的第六摻雜區(qū)782。

如圖7b更詳細所示，該半導體器件還包括：位于第五摻雜區(qū)781和第一摻雜區(qū)731下方的第一導電類型的第三摻雜區(qū)721、以及位于第二摻雜區(qū)732和第六摻雜區(qū)782下方的第一導電類型的第四摻雜區(qū)722。示例性地，第三摻雜區(qū)721和第四摻雜區(qū)722為重摻雜區(qū)。

如圖7所示，當?shù)谝粨诫s區(qū)731和第五摻雜區(qū)781電連接到陽極750，并且第二摻雜區(qū)732和第六摻雜區(qū)782電連接到陰極760時，形成兩條并聯(lián)回路：由陽極750、第一摻雜區(qū)731、第三摻雜區(qū)721、阱710、第四摻雜區(qū)722、第二摻雜區(qū)732以及陰極760依次接通構成的晶閘管導通回路；以及由陽極750、第五摻雜區(qū)781、第三摻雜區(qū)721、阱710、第四摻雜區(qū)722、第六摻雜區(qū)782和陰極760依次接通構成的導通回路。

圖7所示的半導體器件的工作原理及優(yōu)點可以參考上文中針對圖2a-b進行的描述，因此在此不再贅述。

應理解，對于圖7a所示的半導體器件，第五摻雜區(qū)781和第一摻雜區(qū)731的位置可以互換，從而得到該半導體器件的另一種變型。

本發(fā)明還涉及一種包括至少一個如上述實施例中所述的半導體器件的電路組件。例如，一個所述半導體器件或多個所述半導體器件形成的串連連接可以與其它等效電阻、晶閘管、二極管、mos晶體管、三極管串聯(lián)或并聯(lián)連接，以形成適應不同需求的電路組件。

此外，本發(fā)明還涉及一種包括至少一個如上述實施例中所述的半導體器件的集成電路。

盡管已經(jīng)參照上述示例性實施例中的每一個描述了本發(fā)明，但是本發(fā)明不僅僅限于上述示例性實施例中的每一個的結構和功能，本發(fā)明的范圍由所附權利要求書限定。關于本發(fā)明的結構和細節(jié)，可以應用本領域技術人員想到的各種變化和修改。此外，本發(fā)明也包括適當?shù)慕M合上述示例性實施例中每一個的一部分或整體部分而獲得的結構。