專(zhuān)利名稱(chēng)：：半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及一種用于放大超高頻信號(hào)的功放半導(dǎo)體器件，特別涉及一種具有多個(gè)分別設(shè)置成梳齒狀的漏極和柵極結(jié)構(gòu)(此后稱(chēng)之為多條結(jié)構(gòu))的半導(dǎo)體器件。迄今為止，放大幾百M(fèi)Hz(例如900MHz)信號(hào)的功率晶體管已用于便攜式電話(huà)的傳輸級(jí)。由于這種類(lèi)型的攜式電話(huà)由電池驅(qū)動(dòng)，所以要求其每次充電后能夠使用盡可能長(zhǎng)的時(shí)間。另外，為了減小便攜式電話(huà)的外觀(guān)尺寸和減輕其重量，需要電池尺寸減小。然而，電池尺寸減小便無(wú)法增大電池的容量，因此，要求減小用于這種便攜式電話(huà)的功率晶體管功率放大電路的電流，以提高放大效率。在上述情況下，為了解決上述問(wèn)題，例如日本實(shí)用新型特許公開(kāi)公報(bào)51-80063已提出了一種多條結(jié)構(gòu)的功率晶體管，其中的多條結(jié)構(gòu)由多個(gè)場(chǎng)效應(yīng)晶體管單元構(gòu)成，每個(gè)單元都有交錯(cuò)排列成梳齒狀的漏極和柵極。圖7示出了常規(guī)多條結(jié)構(gòu)的功率晶體管的布局。如圖7所示，多個(gè)源極78、柵極條71和漏極條73按固定間隔交錯(cuò)排列，形成多個(gè)晶體管單元(基本單元)72。此后，多個(gè)沿漏極引出電極74和柵極引出電極76延伸的方向設(shè)置的基本單元稱(chēng)為“晶體管單元”。每個(gè)基本單元72中，漏極條73通過(guò)漏極引出電極74共接于漏極焊盤(pán)75。另一方面，每個(gè)基本單元72中，柵極條71通過(guò)柵極引出電極76共接于柵極焊盤(pán)77。每個(gè)基本單元72中，源極78通過(guò)導(dǎo)電層79共接于半導(dǎo)體襯底。另外，漏極焊盤(pán)75和柵極焊盤(pán)77靠近所設(shè)置的基本單元72的中央排列，以使到各基本單元72的信號(hào)傳輸時(shí)間一致。源極78通過(guò)半導(dǎo)體襯底與引線(xiàn)框(未示出)連接。按上述方式，各柵極條71即各柵極一般按固定間隔排列。這是因?yàn)榭梢詫⒕哂写罅織l形的晶體管有效地設(shè)計(jì)成漏極、柵極和源極交錯(cuò)排列的結(jié)構(gòu)。另外，由于一對(duì)柵極共有一個(gè)漏極和源極的結(jié)構(gòu)，所以可以減小布局面積。而且，可以使信號(hào)的傳輸速度一致，以便由基本單元放大的信號(hào)能夠沒(méi)有任何傳輸損耗地合成。如上所述，常規(guī)多條結(jié)構(gòu)的功率晶體管按多個(gè)柵極條以固定間隔排列的方式設(shè)計(jì)。為此，各相鄰柵極條間的間距隨著僅因集成度的提高就變得彼此間非?？拷?。其結(jié)果是，功率晶體管的每單位面積的額定功率增大，導(dǎo)致了芯片表面溫度的上升。因此，由于漏極條電極的布線(xiàn)寬度窄和高電流密度，導(dǎo)致了電遷移的發(fā)生，由此引起了長(zhǎng)期使用期間漏極條電極的斷路的問(wèn)題，所以降低了晶體管的壽命。另外，溫度的上升使得剛好在柵極條下即溝道內(nèi)發(fā)生電子遷移率減小，增大了溝道電阻。這導(dǎo)致了功率晶體管的輸出減小的問(wèn)題。這意味著單位電流的輸出減小，損耗增大。另一方面，考慮到常規(guī)設(shè)計(jì)中熱的負(fù)效應(yīng)，在增大源極或漏極條的短邊方向擴(kuò)散區(qū)的寬度時(shí)，會(huì)產(chǎn)生源極和漏極間的寄生電容增大，高頻特性退化的問(wèn)題。以此方式，常規(guī)設(shè)計(jì)很難提供既能降低熱的負(fù)效應(yīng)又能提高電特性的設(shè)計(jì)。本發(fā)明解決了上述常規(guī)器件中的問(wèn)題，因此，本發(fā)明的目的之一是提供一種多條結(jié)構(gòu)的半導(dǎo)體器件，能夠抑制工作期間單位面積額定功率增大的問(wèn)題。本發(fā)明另一目的是提供一種高效且高頻特性極佳的多條結(jié)構(gòu)半導(dǎo)體器件。為了實(shí)現(xiàn)上述目的，根據(jù)本發(fā)明，提供一種半導(dǎo)體器件，該器件包括多個(gè)按第一預(yù)定間隔排列的第一場(chǎng)效應(yīng)晶體管(FET)，其柵極形成于半導(dǎo)體襯底主表面上，其漏極和源極形成于柵極兩側(cè)的區(qū)域；多個(gè)按第一預(yù)定間隔排列的第二FET，其柵極形成于半導(dǎo)體襯底的主表面上，其漏極和源極形成于柵極兩側(cè)的區(qū)域，第一和第二FET按第二預(yù)定間隔排列，該間隔窄于第一預(yù)定間隔，由此構(gòu)成成對(duì)FET；以及穿過(guò)成對(duì)FET之間區(qū)域的半導(dǎo)體襯底的主表面和背面的導(dǎo)電層；其中構(gòu)成成對(duì)FET的第一和第二FET彼此靠近設(shè)置，以便它們的漏極彼此相對(duì)；其中第一和第二FET在其源極的短邊方向的區(qū)域?qū)挾然镜扔诘谝缓偷诙﨔ET在其漏極的短邊方向的區(qū)域?qū)挾?；其中第一和第二FET的所有漏極彼此電連接；其中第一和第二FET的所有柵極也彼此電連接；而且其中第一和第二FET的所有源極也通過(guò)導(dǎo)電層在半導(dǎo)體襯底背面上彼此電連接。各附圖中圖1是展示本發(fā)明實(shí)施例的功率晶體管布局的示圖；圖2是展示圖1中虛線(xiàn)所示部分的放大示圖；圖3是沿圖2中的線(xiàn)I-I的剖面圖；圖4是不等柵極間距的功率晶體管的剖面圖；圖5是沿圖2中的線(xiàn)II-II的剖面圖；圖6是沿圖2中的線(xiàn)III-III的剖面圖；圖7是展示常規(guī)功率晶體管的布局的示圖。下面將參照附圖詳細(xì)說(shuō)明本發(fā)明的優(yōu)選實(shí)施例。圖1是展示本發(fā)明實(shí)施例的功率晶體管的布局的示圖。圖1所示的芯片上的功率晶體管包括多個(gè)設(shè)置成兩列的基本單元20，這些單元有漏極條電極8a、柵極條電極12a和源極。每個(gè)基本單元20都為FET(場(chǎng)效應(yīng)晶體管)結(jié)構(gòu)。漏極條電極12a按固定間隔排列，漏極條電極12a中的一個(gè)為兩個(gè)基本單元20公用。每個(gè)漏極條電極12a的一端共接于平行形成于設(shè)置成兩列的基本單元外的兩個(gè)漏極引出電極12，而其另一端按固定間隔面對(duì)柵極引出電極8，對(duì)此以后將作說(shuō)明。各漏極引出電極12的一端通過(guò)連接部分彼此連接，構(gòu)成U形，連接鍵合引線(xiàn)的漏極焊盤(pán)21形成于該連接部分上。每個(gè)基本單元20的柵極條電極8a的一端一般與一個(gè)形成在兩個(gè)漏極引出電極12間的柵極引出電極8連接。柵引出電極8平行于兩漏極引出電極12且形成于兩漏極引出電極12中間，這樣各設(shè)置成兩列的各基本單元20一列與一列隔開(kāi)。柵極條電極8a的另一端以固定間隔面對(duì)漏極引出電極12。柵極引出電極8在漏極焊盤(pán)21相對(duì)側(cè)的一端形成有連接鍵合引線(xiàn)的柵極焊盤(pán)22。下面將參照?qǐng)D2說(shuō)明圖1所示基本單元20的具體布局。圖2是圖1中虛線(xiàn)所圍部分的放大示圖。在圖2中，漏極條電極(第二層鋁布線(xiàn))12a通過(guò)通孔31與重疊形成于漏極條電極12a下的漏極條電極(第一層鋁布線(xiàn))2a連接。漏極條電極(第一層鋁布線(xiàn))2a與公用于半導(dǎo)體襯底中彼此靠近的兩個(gè)基本單元的漏極接觸1h連接，對(duì)此以后將作說(shuō)明。具有上述連接結(jié)構(gòu)的每個(gè)基本單元中的漏極條電極12a共接于漏極引出電極12。另一方面，形成于半導(dǎo)體襯底上的兩個(gè)柵極條電極8a設(shè)置成在漏條電極12a的兩側(cè)彼此靠近，以寬間隔設(shè)置于漏極條電極12a之間的兩柵極條電極8a在其一端彼此相連。換言之，柵極條電極8a按不等間隔形成，以便形成漏極條電極12a插于其中的窄間隔和漏極條電極12a之間的寬間隔。寬間隔的兩柵極條電極8a的一端通過(guò)通孔32共接于柵極布線(xiàn)(第一層鋁布線(xiàn))2b，柵極布線(xiàn)(第一層鋁布線(xiàn))2b通過(guò)通孔33與柵極引出電極突點(diǎn)8b連接。各柵極引出電極突點(diǎn)8b共接于柵極引出電極8。如果柵極引出電極8由第一層鋁布線(xiàn)構(gòu)成，與柵極布線(xiàn)(第一層鋁布線(xiàn))2b位于同一層，則柵極引出電極8(第一層鋁布線(xiàn))和半導(dǎo)體襯底1間的層間絕緣膜的厚度變?yōu)闁艠O氧化膜(SiO2)、絕緣層(SiO2)、和BPSG(硼磷硅玻璃)層厚度的總和。由于該厚度很薄，所以柵極引出電極8的寄生電容變大，導(dǎo)致了高特性的退化。因此，要求柵極引出電極8由第二層鋁布線(xiàn)形成。然而，在第二層鋁布線(xiàn)和柵極條電極8a彼此直接接觸時(shí)，接觸孔的高寬比變大，，所以容易引起接觸失效。為了防止該缺陷，柵極條電極8a通過(guò)柵極布線(xiàn)(第一層鋁布線(xiàn))2b與柵極引出電極突點(diǎn)8b連接，柵極引出電極突點(diǎn)8b與第二層鋁布線(xiàn)構(gòu)成的柵極引出電極8接連。另外，半導(dǎo)體襯底中的源極接觸1d與合適的上源極電極(第一層鋁布線(xiàn))2連接，合適的上源極電極(第一層鋁布線(xiàn))2與形成于半導(dǎo)體襯底中的漏極條電極12a之間的P+注入層1c連接。在該實(shí)施例中，漏極引出電極12寬25μm，長(zhǎng)500μm，柵極引出電線(xiàn)8寬20μm，長(zhǎng)450μm。漏極條電極(第一層鋁布線(xiàn))2a和漏極條電極(第二層鋁布線(xiàn))12寬3.2μm，長(zhǎng)50μm。柵極條電極8a寬0.6μm，長(zhǎng)50μm。源極接觸1d由半導(dǎo)體襯底中擴(kuò)散了濃度為1E15-1E21(cm-3)的磷或砷的區(qū)形成，其寬為1.2μm，長(zhǎng)為50μm。P+注入層1c由在半導(dǎo)體襯底中擴(kuò)散了濃度為1E16-1E22(cm-3)的硼的區(qū)形成，其寬為6.8μm，長(zhǎng)為48μm。另外，漏極焊盤(pán)21和柵極焊盤(pán)22構(gòu)成為各邊長(zhǎng)為100μm的正方形。圖3是沿圖2中的線(xiàn)I-I取的剖面圖。在圖3中，在構(gòu)成半導(dǎo)體Si襯底1的P+襯底1a上，在對(duì)應(yīng)于各漏極條電極12a的區(qū)域形成P外延層1b，在各相鄰漏極條電極12a之間的區(qū)域形成P+注入層。在P外延層1b的表面上以固定間隔形成兩個(gè)P阱1f，通過(guò)柵極氧化膜7在每個(gè)P阱1f上形成柵極條電極8a。在柵極條電極8a的兩側(cè)上的各P阱1f的表面上形成源極擴(kuò)散層(n)1e和漏極擴(kuò)散層(n-)1g，使與兩相對(duì)漏極擴(kuò)散層(n-)1g的各端部接觸的漏極接觸(n+)1h形成于P阱1f之間的P外延層1b表面上。另一方面，源極接觸(n+)1d形成于每個(gè)P阱1f的表面上，以便與源極擴(kuò)散層(n)1e的端部接觸。柵極條電極8a通過(guò)在硅襯底1的主表面一側(cè)上依次層疊多晶硅(厚150nm)和WSi(170nm厚)形成。機(jī)械處理柵極條電極8a的橫截面，以提供電極寬度為約0.6μm的截面尺寸。柵極條電極8a和柵極絕緣膜9上覆蓋SiO2層9，SiO2層上形成BPSG層10。在其上形成有BPSG層10的硅襯底1上選擇地形成第一層鋁布線(xiàn)層(合適的上源極電極2，漏極條電極2a等)。在第一鋁布線(xiàn)上依次形成P-TEOS(等離子原硅酸四乙酯)層3、有機(jī)硅石+無(wú)機(jī)硅石層4及P-TEOS層5。在柵極條電極8a之間的P-TEOS層5上形成第二層鋁布線(xiàn)層(漏極條電極12a等)，在第二層鋁布線(xiàn)層和P-TEOS層5上形成鈍化氮化膜(此后稱(chēng)為P氮化膜)6。在硅襯底一側(cè)依次層疊TiN(30nm厚)、Ti(50nm厚)、Al-Si-Cu(550nm厚)和TiN(30nm厚)，由此形成第一層鋁布線(xiàn)層。在這樣構(gòu)成的半導(dǎo)體器件中，加?xùn)艠O電壓，柵極條電極8a在溝道中形成電場(chǎng)，溝道通過(guò)柵極氧化膜7形成于硅襯底1的P阱1f中。結(jié)果，源極擴(kuò)散層1e和漏極擴(kuò)散層1g間的溝道的導(dǎo)電性由柵極電壓控制。漏極條電極(第一層鋁布線(xiàn))12和漏極條電極(第二層鋁布線(xiàn))2a平行于柵極條電極8a，如圖2所示。漏極條電極(第一層鋁布線(xiàn))2a通過(guò)漏極接觸1h與硅襯底1中的漏極擴(kuò)散層1g接觸。源極擴(kuò)散層1e在柵極的縱向從柵極條電極8a延伸到源極接觸1d，通過(guò)源極接觸1d與合適的上源極電極(第一層鋁布線(xiàn))2接觸。合適的上源極電極2接高濃度的P+注入層1c，該層的深度達(dá)到P+襯底1a。以下說(shuō)明硅襯底1中的擴(kuò)散層。表1示出了圖3所示的各擴(kuò)散層的擴(kuò)散物質(zhì)和雜質(zhì)濃度。各層通過(guò)離子注入雜質(zhì)濃度為表1所列的擴(kuò)散物質(zhì)而形成。表1</tables>表2示出了硅襯底上各層的厚度。表2</tables>然后，下面參照?qǐng)D4說(shuō)明晶體管單元中的基本單元。圖4是展示圖3所示柵極間距的剖面圖。如圖4所示，插在漏極條電極12a間且在設(shè)置基本單元的方向上彼此靠近的兩基本單元20共用一個(gè)漏極接觸1h和一個(gè)漏極電極12a，縮短了柵極間距。在此結(jié)構(gòu)中，柵極間距即窄間隔的柵極條電極8a之間的間距為3.8μm。另一方面，在寬間隔的漏極條電極12a之間的硅襯底1上形成寬為6.8μm的P+注入層1c，用于電連接合適的上源極電極2和P+襯底1a。因此，漏極條電極12a間的間隔為18.2μm，長(zhǎng)于上述柵極間距。換言之，在本發(fā)明中，因?yàn)闁艠O間距不等，即寬間隔的柵極間距和窄間隔的柵極間距交錯(cuò)設(shè)置，所以P+注入層1c可以形成于寬間隔的各柵極之間。由于此結(jié)構(gòu)，源極擴(kuò)散層1e可以通過(guò)源極接觸1d與P+襯底1a、合適的上源極布線(xiàn)2和P+注入層1c連接。結(jié)果，簡(jiǎn)化了用于源極的布線(xiàn)結(jié)構(gòu)，從而能夠制造廉價(jià)的多條結(jié)構(gòu)半導(dǎo)體器件。各擴(kuò)散層的特定長(zhǎng)度示于圖4。P+注入層1c和源極接觸1d間的距離為2.5μm。源極接觸1d長(zhǎng)為1.2μm。源極擴(kuò)散層1e長(zhǎng)為1.7μm。柵極長(zhǎng)(柵極條電極8a的寬度)為0.6μm。漏極擴(kuò)散層1g長(zhǎng)為1.2μm。漏極接觸1h長(zhǎng)為0.8μm。圖5是沿圖2中的線(xiàn)II-II所取的剖面圖，圖6是沿圖2中的線(xiàn)III-III所取的剖面圖。在圖5和圖6中，用于元件隔離的場(chǎng)氧化膜1i形成于柵極引出電極8和漏極引出電極12正下方的硅襯底1上，場(chǎng)氧化膜1i厚為400nm。根據(jù)本實(shí)施例，由于源極擴(kuò)散層(n)1e的兩個(gè)區(qū)形成于寬間隔的柵極條電極8a之間，且象現(xiàn)有技術(shù)一樣，源極擴(kuò)散層(n)1e在其短邊方向的寬度基本上等于漏極擴(kuò)散層(n-)1g的寬度，所以源極和漏極間的寄生電容不增大，由此得到了與常規(guī)情況相同的高頻特性。另外，P+注入層1c對(duì)應(yīng)于寬間隔的柵極條電極8a設(shè)置于兩基本單元20之間，并通過(guò)合適的上源極電極2與各單元20的源極接觸1d連接，擴(kuò)寬了P+注入層1c的寬度或P+注入層1c與源極接觸1d間的間隔，由此擴(kuò)寬了插有源極的柵極間距。結(jié)果，在保持基本單元20特性的同時(shí)，可以考慮了熱設(shè)計(jì)后設(shè)計(jì)布局。換言之，在位于柵極條電極8a正下方的溝道中集中產(chǎn)生的熱可由源極區(qū)1e擴(kuò)散，從而能夠?qū)囟纫种圃谝蟮闹?。因此，甚至在漏極條電極12a的布線(xiàn)寬度窄和電流密度高時(shí)，也變得幾乎不產(chǎn)生電遷移，于是延長(zhǎng)了晶體管的壽命。如果源極擴(kuò)散層(n)1e在其短邊的寬度增大，則要考慮熱效應(yīng)后設(shè)計(jì)布局，但源極和漏極間的寄生電容增大，結(jié)果會(huì)導(dǎo)致高頻特性的退化。日本實(shí)用新型特許公開(kāi)51-80063未公開(kāi)插有源極的柵極間距，其中的一個(gè)源極擴(kuò)散區(qū)一般形成于兩個(gè)柵極條電極之間。在本發(fā)明中，通過(guò)改變P+注入層1c的寬度，或改變?cè)礃O接觸(n+)1d與P+注入層1c間的間隔，可以增大插有源極的柵極間距，而且不產(chǎn)生對(duì)高頻特性的不良影響。而且，還具有利用源極作為襯底的優(yōu)點(diǎn)，即，源極可以直接安裝在引線(xiàn)框上，因此能夠減小源極電感，改善額定值。另外，由于可以省去源極布線(xiàn)和漏極或柵極布線(xiàn)間的跨接布線(xiàn)，所以可以減小各布線(xiàn)間的寄生電容。如上所述，由于柵極間距設(shè)置成彼此不等，所以可以在集成度提高時(shí)將單位面積的額定值減小到比常規(guī)器件更小，所以可以抑制溫度的升高。由此可以抑制電遷移的發(fā)生。另外，由于將溝道部分溫度控制在較低值，所以可以抑制布線(xiàn)中電子遷移率的減小，限制溝道電阻的增大。因此，可以實(shí)現(xiàn)高效功率晶體管，而且不產(chǎn)生輸出特性的退化。以上為了展示或說(shuō)明公開(kāi)了本發(fā)明的優(yōu)選實(shí)施例。目的不是為了將本發(fā)明限制于所公開(kāi)的形式，在上述教導(dǎo)下可以作出變形或修改，或可以通過(guò)實(shí)踐本發(fā)明獲益。為了解釋本發(fā)明的原理和其應(yīng)用，以便能使所屬
技術(shù)領(lǐng)域：
的技術(shù)人員以不同的方式或適于特殊應(yīng)用的不同的變形實(shí)現(xiàn)本發(fā)明，選擇或說(shuō)明了這些實(shí)施例，但本發(fā)明的范圍由所附的權(quán)利要求書(shū)和其等同物限定。權(quán)利要求1.半導(dǎo)體器件，其特征在于，包括多個(gè)按第一預(yù)定間隔排列的第一場(chǎng)效應(yīng)晶體管(FET)(20)，其柵極(8)形成于半導(dǎo)體襯底(1)的主表面上，其漏極(1g)和源極(1e)形成于柵極兩側(cè)的區(qū)域；多個(gè)按第一預(yù)定間隔排列的第二FET(20)，其柵極(8)形成于半導(dǎo)體襯底的主表面上，其漏極(1g)和源極(1e)形成于柵極兩側(cè)的區(qū)域，所說(shuō)第一和第二FET按第二預(yù)定間隔排列，該間隔窄于第一預(yù)定間隔，由此構(gòu)成成對(duì)FET；穿過(guò)成對(duì)FET之間區(qū)域的所說(shuō)半導(dǎo)體襯底的主表面和背面的導(dǎo)電層(1c)；其中構(gòu)成所說(shuō)成對(duì)FET的所說(shuō)第一和第二FET彼此靠近設(shè)置，以便它們的漏極彼此相對(duì)；其中所說(shuō)第一和第二FET在其源極的短邊方向的區(qū)域?qū)挾然镜扔谒f(shuō)第一和第二FET在其漏極的短邊方向的區(qū)域?qū)挾?；其中所說(shuō)一和第二FET的所有漏極彼此電連接；其中所說(shuō)第一和第二FET的所有柵極彼此電連接；及所說(shuō)第一和第二FET的所有源極通過(guò)所說(shuō)導(dǎo)電層在所說(shuō)半導(dǎo)體襯底背面上彼此電連接。2.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其特征在于，所說(shuō)的成對(duì)FET按大于第二預(yù)定間隔的預(yù)定間隔設(shè)置。3.根據(jù)權(quán)利要求2的半導(dǎo)體器件，其特征在于，所說(shuō)的成對(duì)FET的每個(gè)皆包括形成于所說(shuō)半導(dǎo)體襯底主表面上的一個(gè)漏極接觸(1h)和兩個(gè)源極接觸(1d)，漏極接觸與所說(shuō)第一和第二FET的各漏極的端部共同連接，源極接觸連接于所述半導(dǎo)體器件的主表面上并分別與所說(shuō)第一和第二FET的各源極的端部連接。4.根據(jù)權(quán)利要求3的半導(dǎo)體器件，還包括形成于所說(shuō)半導(dǎo)體襯底上的多個(gè)漏極條電極(2a，12a)，與所說(shuō)漏極接觸電連接；與所說(shuō)梳齒狀漏極條電極共連接的漏極引出電極(12)；構(gòu)成所說(shuō)第一和第二FET的柵極的多個(gè)柵極條電極(8a)；以及與所說(shuō)梳齒狀柵極電極共連接的柵極引出電極(8)。5.根據(jù)權(quán)利要求4的半導(dǎo)體器件，還包括形成于所說(shuō)半導(dǎo)體襯底上的柵極布線(xiàn)(2b)，它們與彼此相鄰的所說(shuō)成對(duì)FET的第一FET的柵極條電極和第二FET的柵極條電極共連接，其中所說(shuō)柵極布線(xiàn)通過(guò)電極突點(diǎn)(8b)共接于所說(shuō)柵極引出電極。6.根據(jù)權(quán)利要求4的半導(dǎo)體器件，其特征在于，第一單元由設(shè)置成列的所說(shuō)成對(duì)FET構(gòu)成，第二單元線(xiàn)性設(shè)置成與所說(shuō)第一單元對(duì)稱(chēng)且由設(shè)置成列的所說(shuō)成對(duì)FET構(gòu)成，所說(shuō)第一和第二單元的漏極引出電極分別在沿設(shè)置成兩列的成對(duì)FET外部設(shè)置單元的方向形成，所說(shuō)第一和第二單元的漏極引出電極在其一端彼此連接，及所說(shuō)第一和第二單元的柵極引出電極公用，該電極按在設(shè)置成兩列的成對(duì)FET的中央設(shè)置單元的方向形成。7.根據(jù)權(quán)利要求5的半導(dǎo)體器件，還包括形成于所說(shuō)第一和第二漏極引出電極的連接部分的一個(gè)漏極焊盤(pán)(21)；及形成于所說(shuō)柵極引出電極的與所說(shuō)漏極焊盤(pán)相對(duì)的一端上的一個(gè)柵極焊盤(pán)(22)。全文摘要一種半導(dǎo)體器件包括:多個(gè)第一場(chǎng)效應(yīng)晶體管(FET),其柵極形成于半導(dǎo)體襯底主表面上,其漏極和源極形成于柵極兩側(cè)的區(qū)域;多個(gè)第二FET,其柵極形成于半導(dǎo)體襯底的主表面上,其漏極和源極形成于柵極兩側(cè)的區(qū)域;穿過(guò)成對(duì)FET之間區(qū)域的半導(dǎo)體襯底的主表面和背面的導(dǎo)電層。文檔編號(hào)H01L29/423GK1195894SQ9810047公開(kāi)日1998年10月14日申請(qǐng)日期1998年2月27日優(yōu)先權(quán)日1997年2月28日發(fā)明者近松圣,渡邊壽郎,井上壽明,小瀨泰申請(qǐng)人:日本電氣株式會(huì)社