專利名稱：埋入器件層的可控性的改善的制作方法
技術領域：
本發(fā)明一般來說涉及集成電路(ICs)，具體地說，涉及ICs中的埋入層的空間位置的控制。
在半導體制造中，在襯底上對絕緣層、半導體層和導電層進行淀積和圖形刻蝕，以形成器件結構，諸如晶體管、電容器、或電阻器。然后對這些器件結構進行互連，以實現(xiàn)所需要的電功能，構成IC。使用常規(guī)的制造技術，例如，氧化、注入、淀積、硅的外延生長、光刻和刻蝕，來完成各種不同的器件層的制造和圖形刻蝕。這些技術在S.M.Sze，“VLSITechnology(超大規(guī)模集成電路工藝技術)”，第2版，New York，McGraw-Hill，1988，中作了描述，本專利中引用了該書，作為參考。
因為對速度更快和集成度更高的ICs的需求在增加，故控制埋入器件層的空間位置的能力變得更重要。例如，埋入帶(buried strap)用于將晶體管連接到電容器上，以形成動態(tài)隨機存取存儲器(DRAM)單元。根據(jù)性能和設計規(guī)格，要求最小的埋入帶厚度。
用于形成埋入帶的常規(guī)的技術至少包括3個刻蝕工藝。第1個刻蝕工藝使多晶態(tài)(poly)充填物和對槽式電容器的上部進行襯墊的套環(huán)(collar)形成凹槽。第2個刻蝕工藝再使位于多晶態(tài)充填物之下的套環(huán)形成凹槽，以確定該埋入層的底部。淀積多晶態(tài)物質以充填該槽，進行第3個刻蝕工藝使該多晶態(tài)物質形成凹槽，以確定該埋入層的頂部。這種技術在埋入帶的高度方面產生大的變動，例如，約為+/-50nm。為了保證埋入帶的厚度至少為最小的埋入帶厚度，該埋入帶的厚度至少為最小厚度+|變動|。
埋入帶厚度依賴于設計的要求。在典型的情況下，該厚度約為100nm，這意味著在埋入帶厚度中的變動為100-200nm的情況下，最小厚度為150nm。因為在整個IC上的埋入帶厚度的這樣大的變動對器件性能造成不利影響，因此是不希望有的。另外，這樣一種大的變動需要較厚的埋入帶，增加了工藝上的困難。例如，希望使淺槽隔離(STI)的深度盡可能淺。但是，較厚的埋入帶導致埋入帶在襯底表面之下較深，這就需要較深的STI。
從以上的討論可知，希望有在厚度方面變動較小的經過改善的埋入帶。
本發(fā)明涉及經過改善的埋入層的形成。該埋入層在槽式電容器中起到埋入帶的作用。按照本發(fā)明的一個實施例，在襯底中設置槽式電容器，該電容器具有對槽的上部進行襯墊的介質套環(huán)，該套環(huán)將襯底與槽中的諸如摻雜多晶態(tài)物質的半導體材料分離開來。使該半導體材料形成凹陷部分，有效地確定埋入帶的頂部。在該半導體材料的頂部表面之下使該套環(huán)形成凹陷部分，以便形成包圍該半導體材料的凹陷區(qū)。該凹陷區(qū)的底部表面確定該埋入帶的底部。淀積襯墊材料，使其充填該凹陷區(qū)，在一個實施例中，該襯墊材料包括硅。從襯墊除去多余的材料，留下被充填到該埋入帶的頂部表面的凹陷區(qū)。


圖1示出一個DRAM單元；以及圖2a-f示出本發(fā)明的一個實施例。
本發(fā)明涉及埋入層的經過改善的空間控制。為了說明起見，將從DRAM單元的角度來描述本發(fā)明。但是，本發(fā)明的范圍較寬，一般來說可延伸到ICs的制造。該ICs包括例如各種類型的存儲電路，諸如，DRAMs、同步型DRAMs(SDRAMs)、靜態(tài)RAMs(SRAMs)、或只讀存儲器(ROMs)。另外，該ICs可包括邏輯器件，諸如可編程的邏輯陣列(PLAs)、專用ICs(ASICs)、埋入DRAM-邏輯ICs(埋置DRAMs)、或任何其它的電路器件。
在典型的情況下，在一個諸如硅片的襯底上并行地制造多個ICs。在進行了工藝處理后，對該晶片進行劃片，以便將ICs分離成多個單個芯片。然后將該芯片封裝于最終的產品內，將其用于例如消費產品，諸如計算機系統(tǒng)、蜂窩電話、個人數(shù)字助理(PDAs)、和其它電子產品。
參照圖1，示出了槽式電容器DRAM單元。這種DRAM單元例如在Nesbit等著的“帶有自對準埋入帶(BEST)的0.6μm2256Mb的槽式DRAM單元”，IEDM 93-627，中作了描述，本專利中引用了該文，作為參考。
如所示出的那樣，該DRAM單元包括在襯底101中形成的槽式電容器160。在典型情況下，該槽由用n型摻雜劑進行重摻雜的多晶硅(poly)161進行充填。該多晶硅起到該電容器的一個電極的作用，被稱為“存儲節(jié)點”。用n型摻雜劑摻雜的埋入板165包圍該槽的下部。該埋入板起到該電容器的第2個電極的作用。對該槽的上部內的內側壁進行襯墊的是套環(huán)168，該套環(huán)168用于減少圍繞該深槽的垂直寄生漏電流。在典型情況下，該套環(huán)約1nm深。在該槽的下部，節(jié)點介質163將該電容器的兩個極板分離開。設置包括n型摻雜劑的埋入阱170，使其在陣列中連接DRAM單元的埋入板。p阱173在該埋入阱之上。該p阱起到減少垂直漏電流的作用。
該DRAM單元還包括晶體管110。該晶體管包括柵112和由n型摻雜劑組成的擴散區(qū)113和114。該擴散區(qū)被稱為源和漏。根據(jù)晶體管的工作情況來指定源和漏。通過被稱為“節(jié)點擴散”的擴散區(qū)125來實現(xiàn)晶體管到電容器的連接。柵，也被稱為“字線”，一般包括多晶硅層366和氮化物層368。在另一種方式下，層357是多晶硅硅化物(polycide)層，它在多晶硅層上包括硅化物，諸如硅化鉬(MoSix)、硅化鉭(TaSix)、硅化鎢(WSix)、硅化鈦(TiSix)、或硅化鈷(CoSix)，以減少字線電阻。
在一個實施例中，多晶硅硅化物層在多晶硅上包括WSix。氮化物襯墊369覆蓋柵疊層和襯底。氮化物層368和氮化物襯墊起到對于其后的工藝的刻蝕或拋光中止層的作用。
設置淺的槽隔離(STI)180，以便將DRAM單元與其它單元或器件隔離開來。如所示出的那樣，在槽上形成字線120，并由該STI從該處將其隔離開來。將字線120稱為“通過字線”。將這種結構稱為折疊位線結構。其它的結構，諸如開放或開放-折疊位線結構、或單元設計，也是有用的。
在該字線上形成層間介質層189。在該層間介質層上形成代表位線的導電層。在該層間介質層中設置位線接觸開口186，以便使源113與位線190接觸。
對多個這種單元進行排列，以便形成存儲器IC的陣列。通過字線和位線對該單元陣列進行互連。通過激活單元的相應的字線和位線來實現(xiàn)對單元的訪問(access)。
參照圖2a，圖中示出一個IC的剖面圖。該IC包含例如由硅組成的襯底。其它半導體襯底，諸如在絕緣體上的硅或外延層，也是有用的。襯底200具有在其上形成的襯墊疊層(pad stack)211。該襯墊疊層包括各種層，這些層起到便于進行IC的工藝處理的作用。在典型情況下，該襯墊疊層包括例如由熱氧化形成的襯墊氧化層212。在該襯墊氧化層上是襯墊刻蝕中止層211。該襯墊刻蝕中止層包括下述的材料，其它的器件層可被有選擇地刻蝕或拋光，直到該材料處，由此可便于進行IC的工藝處理。例如，該刻蝕中止層包括這樣一種材料，多晶硅或介質套環(huán)可有選擇地被除去，從而到達該材料。在一個實施例中，該襯墊中止層包括使用常規(guī)的技術形成的氮化硅，上述常規(guī)的技術例如包括化學汽相淀積(CVD)工藝，諸如低壓化學汽相淀積(LPCVD)工藝或等離子增強化學汽相淀積(PECVD)工藝。其它類型的刻蝕中止層也是有用的。該襯墊疊層可包括一個附加層或多個附加層，諸如用于刻蝕深槽205的硬掩模層(未示出)。在典型情況下，在形成槽之后除去該硬掩模層。
該襯底包括一個部分地完成的槽式電容器。為了討論起見，只示出該槽式電容器的頂部。其底部可類似于在圖1中示出的槽式電容器的底部。在該槽式電容器的上部設置套環(huán)110，對該槽的側壁進行襯墊。該套環(huán)例如包括介質材料，諸如由四乙基氧硅烷(TEOS)形成的氧化物?？稍谠撗趸锾篆h(huán)上設置氮化層，以便改善套環(huán)的隔離特性。在在典型情況下，將多晶硅220用于充填該槽。該多晶硅用摻雜劑進行摻雜。在一個實施例中，該多晶硅用諸如磷(P)或砷(As)的n型摻雜劑進行摻雜。在另一種方式下，可將p型摻雜劑用于p型陣列單元。有選擇地相對于襯墊中止層對該襯底的表面進行拋光。該拋光工藝，例如包括化學機械拋光(CMP)，以比襯墊層材料快的速率對多晶硅進行拋光。這樣，該CMP由表面起除去多余的多晶硅材料，而實際上不除去該襯墊中止層，從而產生平坦的表面227。
參照圖2b，進行刻蝕來形成埋入層。該刻蝕例如包括反應離子刻蝕(RIE)，該刻蝕對襯墊中止層和套環(huán)來說是有選擇性的。該刻蝕在襯底的表面208之下形成凹陷區(qū)240。按照本發(fā)明，該刻蝕使槽中的多晶硅形成凹陷部分，以確定該埋入層的頂部表面250。雖然其后的工藝可導致少量的材料被除去從而進一步在槽中形成凹陷部分，但這種附加的材料的除去是可忽略的。這樣，該刻蝕有效地確定關于該埋入層的頂部表面。表面埋入帶的頂部深度依賴于設計需要，諸如與位于該槽之上的器件層的隔離。例如，在折疊位線結構中，通過字線位于槽之上。在埋入帶的頂部與器件層(在典型情況下在襯底的表面)之間的距離應足夠大，以便隔離材料能在兩者之間提供隔離。在典型情況下，埋入帶的頂部表面的深度約為50nm。當然，對于特定的應用，可改變凹陷深度和對其優(yōu)化，以便實現(xiàn)所需要的電特性。
參照圖2c，除去在表面250之上的套環(huán)。該套環(huán)的除去例如是通過諸如濕法刻蝕或化學干法刻蝕的各向同性刻蝕來實現(xiàn)的。該刻蝕對于襯墊中止層和多晶硅來說是有選擇性的。按照本發(fā)明，進行過刻蝕，以便使套環(huán)在表面250之下形成凹陷部分，從而確定該埋入層的底部。其結果，在表面250之下設置包圍該槽的凹陷區(qū)255。在典型情況下，該過刻蝕使套環(huán)凹陷到表面250之下約50-100nm的深度處，以便提供約50-100nm的埋入帶層厚度。當然，該過刻蝕的深度可根據(jù)設計要求、諸如電阻的要求，而改變。
在圖2d中，淀積襯墊物260，使其覆蓋襯墊中止層的表面、槽側壁和表面250。在一個實施例中，該襯墊物包括諸如多晶硅或非晶硅的非摻雜硅。也可將鍺(Ge)、碳(C)或包括Ge-Si或Si-C的化合物用于該襯墊物的形成。通過常規(guī)的例如LPCVD技術來形成該襯墊物。
該襯墊物足夠厚，以便充填該凹陷區(qū)255。該襯墊物的厚度依賴于套環(huán)的厚度。該襯墊物的厚度至少是套環(huán)的厚度的一半。在典型情況下，套環(huán)厚度約為30nm。厚度為20-40nm的襯墊物足以充填該凹陷區(qū)255。
在另一種方式下，如圖2e中所示，襯墊物260包括用選擇性外延技術淀積的硅。這種技術是眾所周知的，并在S.M.Sze，“VLSI Technology(超大規(guī)模集成電路工藝技術)”，第2版，New York，McGraw-Hill，1988，中作了描述，本專利中引用了該書，作為參考。選擇性外延技術能很好地在槽側壁20和表面250上淀積襯墊物，從而充填凹陷區(qū)255。
參照圖2f，從襯墊物除去多余的材料，留下充填了襯墊物材料的區(qū)域255。例如使用諸如濕法刻蝕或CDE的各向同性刻蝕來除去多余的襯墊物材料。其結果，形成厚度為T的埋入層270。
在一些情況下，該外延層足夠薄，以致對槽側壁20和表面250進行襯墊的多余材料被熱氧化工藝所消耗，留下被外延層充填的凹陷區(qū)。在典型情況下，該外延層應該約為20-40nm厚。該厚度有利于消除用于除去多余的襯墊物材料的刻蝕。該氧化工藝可以是分離的工藝，或是結合成為其后的在制造IC期間的熱工藝的一部分。
通過首先有效地確定埋入層的頂部，可改善其厚度方面的控制。這將導致集成方案和器件性能的改善。
繼續(xù)進行工藝處理，以便完成IC的制造。例如，確定有源區(qū)、在非有源區(qū)中形成隔離，在有源區(qū)中形成晶體管，以及其它工藝，以便制成如圖1中示出的DRAM單元。然后，形成互連，構成進行了封裝的IC，將其用于電子產品。
權利要求
1.一種形成埋入層的方法，其特征在于，包括下述步驟在襯底中設置被半導體材料充填的槽，該槽具有對該槽的上部的側壁進行襯墊的介質套環(huán)，從而在該槽的上部將半導體材料與槽側壁分離開來；使該半導體材料在襯底的表面之下形成凹陷部分，該凹陷部分確定埋入層的頂部表面；使該套環(huán)在該埋入層的頂部表面之下形成凹陷部分，以便形成包圍該半導體材料的頂部表面的凹陷區(qū)，其中，該凹陷區(qū)的底部表面確定該埋入層的下表面；淀積襯墊物，使其充填該凹陷區(qū)；以及從對該槽的側壁和該半導體材料的頂部表面進行襯墊的襯墊物中除去多余的材料，從而留下被襯墊物充填的凹陷區(qū)。
全文摘要
減少在整個芯片上的埋入層厚度的變動。該埋入層厚度的變動的減少是通過首先確定該埋入層的頂部表面及然后確定該埋入層的下表面來實現(xiàn)的。這樣就改善了對埋入帶變動的控制,由此改善了IC的性能。
文檔編號H01L21/8242GK1248797SQ99104618
公開日2000年3月29日 申請日期1999年3月31日 優(yōu)先權日1998年3月31日
發(fā)明者W·貝爾格納, J·阿爾斯梅爾 申請人:西門子公司