一些實(shí)施例，示出了鰭式場(chǎng)效應(yīng)晶體管(FinFET)器件100的立體圖。FinFET器件100包括襯底102。襯底102包括半導(dǎo)體襯底。在一些實(shí)施例中，襯底102是諸如硅晶圓的塊狀半導(dǎo)體襯底。襯底102可以是晶體結(jié)構(gòu)的硅。在一些其它實(shí)施例中，襯底102包括諸如鍺的其它元素半導(dǎo)體，或包括化合物半導(dǎo)體?；衔锇雽?dǎo)體可以包括碳化硅、砷化鎵、砷化銦、磷化銦等。在一些實(shí)施例中，襯底102包括絕緣體上半導(dǎo)體(SOI)襯底?？梢允褂米⒀醺綦x(SIMOX)工藝、晶圓接合工藝和/或其它合適的方法制造SOI襯底。
[0037]FinFET器件100也包括從襯底102延伸出的一個(gè)或多個(gè)鰭結(jié)構(gòu)104 (例如，Si鰭)。鰭結(jié)構(gòu)104可以可選擇地包括鍺?？梢酝ㄟ^(guò)使用諸如光刻和蝕刻工藝的合適的工藝形成鰭結(jié)構(gòu)104。在一些實(shí)施例中，使用干蝕刻或等離子體工藝從襯底102蝕刻出鰭結(jié)構(gòu)104。形成諸如淺溝槽隔離(STI)結(jié)構(gòu)的隔離結(jié)構(gòu)108以圍繞鰭結(jié)構(gòu)104。在一些實(shí)施例中，如圖1所示，鰭結(jié)構(gòu)104的下部由隔離結(jié)構(gòu)108圍繞，并且鰭結(jié)構(gòu)104的上部從隔離結(jié)構(gòu)108伸出。
[0038]FinFET器件100還包括柵極結(jié)構(gòu)，該柵極結(jié)構(gòu)包括柵電極110和柵極介電層106。在鰭結(jié)構(gòu)104的中心部分上方形成柵極結(jié)構(gòu)。在一些實(shí)施例中，在鰭結(jié)構(gòu)104上方形成多個(gè)柵極結(jié)構(gòu)。許多其它層也可以存在于柵極結(jié)構(gòu)中，例如，覆蓋層、界面層、間隔件元件和/或其它合適的部件。
[0039]在一些實(shí)施例中，柵極介電層106包括鄰近鰭結(jié)構(gòu)104的界面層(未示出)。界面層可以包括氧化硅。柵極介電層106可以包括諸如氧化硅、氮化硅、氮氧化硅、具有高介電常數(shù)(高k)的介電材料或它們的組合的其它介電材料。高k介電材料的實(shí)例包括氧化鉿、氧化錯(cuò)、氧化招、二氧化鉿-氧化招合金、氧化鉿娃、氮氧化鉿娃、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯等或它們的組合。
[0040]柵電極110可以包括多晶硅或包括諸如TiN、TaN, NiS1、CoS1、Mo、Cu、W、Al、Co、Zr、Pt的材料的金屬、其它合適的材料或它們的組合?？梢砸院髺艠O工藝(或柵極替換工藝)形成柵電極110。
[0041]每個(gè)鰭結(jié)構(gòu)104均包括由柵電極110和柵極介電層106圍繞或包裹的溝道區(qū)112?？梢該诫s鰭結(jié)構(gòu)104以為N型FinFET (NM0S器件)或P型FinFET (PM0S器件)提供合適的溝道?？梢允褂弥T如離子注入工藝、擴(kuò)散工藝、退火工藝、其它適用工藝或它們的組合的合適的工藝來(lái)?yè)诫s鰭結(jié)構(gòu)104。每個(gè)鰭結(jié)構(gòu)104均包括位于源極區(qū)114和漏極區(qū)116之間的溝道區(qū)112。FinFET器件100可以是包括在微處理器、存儲(chǔ)單元(例如，SRAM)和/或其它集成電路中的器件。
[0042]如上所述，F(xiàn)inFET器件可以包括多個(gè)柵極結(jié)構(gòu)和多個(gè)鰭。圖2A是根據(jù)一些實(shí)施例的示出了包括兩個(gè)以上FinFET器件的半導(dǎo)體器件10的布局的頂視圖。如圖2A所示，示出了半導(dǎo)體器件10的一部分。半導(dǎo)體器件10包括FinFET器件10a和100b。圍繞FinFET器件10a和10b的隔離結(jié)構(gòu)108使FinFET器件10a和10b彼此電隔離。
[0043]根據(jù)一些實(shí)施例，如圖2A所示，F(xiàn)inFET器件10a和10b包括多個(gè)鰭和多個(gè)柵電極。FinFET器件10a包括多個(gè)鰭104a和橫跨在鰭104a上方的多個(gè)柵電極110a。鰭104a可以基本上彼此平行。柵電極IlOa也可以彼此平行并且基本上垂直于鰭104a。類似地，F(xiàn)inFET器件10b也包括多個(gè)鰭104b和多個(gè)柵電極110b。
[0044]根據(jù)一些實(shí)施例,偽柵電極IlOd位于FinFET器件10a和10b之間。偽柵電極I 1d可以用于減小圖案負(fù)載效應(yīng)(或等密度效應(yīng)(180-(^11866€€6(^8))。偽柵電極110(1設(shè)計(jì)為未電連接至鰭104a和104b或柵電極IlOa和110b。如圖2A所示，每個(gè)鰭104a均具有靠近偽柵電極IlOd的鰭末端105a。偽柵電極IlOd與鰭末端105a通過(guò)間距D分隔開(kāi)。由于通過(guò)最小部件尺寸的不斷減小而不斷地增大電子部件的集成度，因此鰭末端105a和偽柵電極IlOd之間的間距D變得越來(lái)越小。在一些實(shí)施例中，間距D的長(zhǎng)度介于約1nm至約120nm的范圍內(nèi)。
[0045]圖2B是根據(jù)一些實(shí)施例的沿著圖2A的線b_b截取的半導(dǎo)體器件10的截面圖。圖2C是根據(jù)一些實(shí)施例的沿著圖2A的線c-c截取的半導(dǎo)體器件10的截面圖。在一些實(shí)施例中，在隔離結(jié)構(gòu)108和鰭(包括鰭104a和104b)上方依次沉積柵極介電層106和柵電極層(例如，多晶硅層)。之后，在柵電極層上方形成圖案化的硬掩模112a和112b。然后，使用蝕刻工藝部分地去除柵電極層和柵極介電層106。從而，形成了多個(gè)柵極堆疊件。柵極堆疊件包括柵極介電層106和柵電極IlOa和110b。偽柵電極IlOd也形成在隔離結(jié)構(gòu)108上方。
[0046]在一些實(shí)施例中，如圖2B所示，柵電極I 1a和偽柵電極I 1d的輪廓基本相同。在一些其它實(shí)施例中，柵電極IlOa的輪廓比偽柵電極IlOd的輪廓更呈現(xiàn)錐形。
[0047]然而，由于間距D較小，在偽柵電極IlOd和鰭104a的鰭末端105a之間可以留下殘留物114。殘留物可以來(lái)自于在蝕刻工藝期間未完全去除的或重新沉積的柵電極層的材料。在一些實(shí)施例中，殘留物114與偽柵電極I1d和鰭104a直接接觸。在一些實(shí)施例中，殘留物114也形成在偽柵電極IlOd和鰭104b (見(jiàn)圖2A)之間，并且與偽柵電極IlOd和鰭104b接觸。因此，通過(guò)偽柵電極IlOd和殘留物114，在鰭104a和104b之間可能形成短路，這將導(dǎo)致良品率的降低。
[0048]在一些實(shí)施例中，隨著間距D的不斷縮小，上述問(wèn)題不斷惡化。因此，期望找到用于形成具有FinFET器件的半導(dǎo)體器件的可選機(jī)制以減少或解決上述問(wèn)題。
[0049]圖3A至圖3C是根據(jù)一些實(shí)施例的用于形成半導(dǎo)體器件30的工藝的各個(gè)階段的頂視圖。圖4A至圖4D是根據(jù)一些實(shí)施例的用于形成半導(dǎo)體器件30的工藝的各個(gè)階段的截面圖(沿著圖3A至圖3C的線1-1截取)。圖5A至圖是根據(jù)一些實(shí)施例的用于形成半導(dǎo)體器件30的工藝的各個(gè)階段的截面圖(沿著圖3B至圖3C的線J-J截取)。
[0050]根據(jù)一些實(shí)施例，如圖3A和圖4A所示，在襯底102上方形成鰭104a和104b。在一些實(shí)施例中，首先通過(guò)在襯底102上沉積并圖案化硬掩模層(未示出)來(lái)蝕刻襯底102以形成鰭104a和104b。硬掩模層形成為覆蓋襯底102的一部分的圖案。之后，蝕刻襯底102以在由硬掩模層覆蓋的區(qū)域之間形成溝槽。從而，在溝槽之間形成鰭104a和104b。
[0051 ] 根據(jù)一些實(shí)施例，如圖3A和圖4A所示，在隔離結(jié)構(gòu)108內(nèi)形成溝槽以圍繞鰭104a和104b。介電材料(例如，氧化硅)沉積入溝槽內(nèi)并且覆蓋鰭104a和104b。然后，向下平坦化介電材料至鰭或硬掩模層的頂面，然后蝕刻介電材料至低于鰭104a和104b的頂面。因此，如圖4A所示，鰭104a和104b的上部伸出于隔離結(jié)構(gòu)108之上，并且由隔離結(jié)構(gòu)108圍繞并覆蓋鰭104a和104b的下部。
[0052]可選地，首先在襯底102上方形成隔離結(jié)構(gòu)108。在隔離結(jié)構(gòu)108之間形成溝槽以暴露襯底102。然后通過(guò)使用例如外延工藝，在溝槽中生長(zhǎng)諸如硅、硅鍺的半導(dǎo)體材料或其它適用的材料以形成鰭104a和104b。在鰭104a和104b生長(zhǎng)為具有期望高度之后，向下蝕刻隔離結(jié)構(gòu)108至低于鰭104a和104b的頂面。因此，如圖4A所示，部分鰭104a和104b伸出于隔離結(jié)構(gòu)108之上。
[0053]根據(jù)