半導(dǎo)體元件及其制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種半導(dǎo)體元件及其制作方法，尤其是涉及一種利用兩次干蝕刻制作工藝于柵極結(jié)構(gòu)兩側(cè)基底中形成正圓形凹槽的方法。
【背景技術(shù)】
[0002]為了能增加半導(dǎo)體結(jié)構(gòu)的載流子遷移率，可以選擇對于柵極通道施加壓縮應(yīng)力或是伸張應(yīng)力。舉例來說，若需要施加的是壓縮應(yīng)力，現(xiàn)有技術(shù)常利用選擇性外延成長(selective epitaxial growth, SEG)技術(shù)于一娃基底內(nèi)形成晶格排列與該娃基底相同的外延結(jié)構(gòu)，例如娃鍺(silicon germanium, SiGe)外延結(jié)構(gòu)。利用娃鍺外延結(jié)構(gòu)的晶格常數(shù)(lattice constant)大于該硅基底晶格的特點(diǎn)，對P型金屬氧化物半導(dǎo)體晶體管的通道區(qū)產(chǎn)生應(yīng)力，增加通道區(qū)的載流子遷移率(carrier mobility),并用于增加金屬氧化物半導(dǎo)體晶體管的速度。反之，若是N型半導(dǎo)體晶體管則可選擇于硅基底內(nèi)形成硅碳(siliconcarbide, SiC)外延結(jié)構(gòu)，對柵極通道區(qū)產(chǎn)生伸張應(yīng)力。
[0003]前述方法雖然可以有效提升通道區(qū)的載流子遷移率，卻導(dǎo)致整體制作工藝的復(fù)雜度以及制作工藝控制的難度，尤其是在半導(dǎo)體元件尺寸持續(xù)縮小的趨勢下。舉例來說，現(xiàn)有往往先于硅基底中定義一凹槽，然后于凹槽中形成一緩沖層(buffer layer)后再形成一外延層。然而，依據(jù)現(xiàn)行制作工藝所制作出的緩沖層常具有不均一的厚度，例如緩沖層的底部厚度通常為側(cè)壁厚度的三到五倍，進(jìn)而導(dǎo)致短通道效應(yīng)(short channel effect)或漏極引發(fā)能帶降低(drain induce barrier lowering, DIBL)等負(fù)面影響，造成漏電流增加并損及元件的品質(zhì)及效能。

【發(fā)明內(nèi)容】

[0004]因此本發(fā)明的目的在于提供一種半導(dǎo)體元件及其制作方法，以解決上述現(xiàn)有問題。
[0005]依據(jù)本發(fā)明的優(yōu)選實(shí)施例，是公開一種制作半導(dǎo)體元件的方法。首先提供一基底，然后形成一柵極結(jié)構(gòu)于基底上，接著進(jìn)行一第一干蝕刻制作工藝以于柵極結(jié)構(gòu)旁形成一凹槽，最后再進(jìn)行一第二干蝕刻制作工藝以擴(kuò)大該凹槽。
[0006]本發(fā)明還公開一種半導(dǎo)體元件，其主要包含一基底、一柵極結(jié)構(gòu)設(shè)于基底上以及一凹槽設(shè)于柵極結(jié)構(gòu)旁，其中該凹槽包含一圓形。
【附圖說明】
[0007]圖1至圖5為本發(fā)明優(yōu)選實(shí)施例制作一半導(dǎo)體元件的示意圖。
[0008]主要元件符號說明
[0009]12基底 14柵極結(jié)構(gòu)
[0010]16柵極介電層18柵極材料層
[0011]20硬掩模 22偏位間隙壁
[0012]24輕摻雜漏極26凹槽
[0013]28凹槽 30緩沖層
[0014]32外延層
【具體實(shí)施方式】
[0015]請參照圖1至圖5,圖1至圖5為本發(fā)明優(yōu)選實(shí)施例制作一半導(dǎo)體元件的示意圖。如圖1所示，首先提供一基底12，然后于基底上形成至少一柵極結(jié)構(gòu)14。在本實(shí)施例中，形成柵極結(jié)構(gòu)14的方式優(yōu)選依序形成一柵極介電層、一柵極材料層以及一硬掩模于基底12上，并利用一圖案化光致抗蝕劑(圖未示)當(dāng)作掩模進(jìn)行一圖案轉(zhuǎn)移制作工藝，以單次蝕刻或逐次蝕刻步驟，去除部分的硬掩模、柵極材料層與柵極介質(zhì)層，然后剝除圖案化光致抗蝕劑，以于基底上形成至少一由圖案化的柵極介電層16、圖案化的柵極材料層18以及圖案化的硬掩模20所構(gòu)成的柵極結(jié)構(gòu)14。在本實(shí)施例中，柵極結(jié)構(gòu)14的數(shù)量雖以兩個(gè)為例，但不局限于此。
[0016]在一實(shí)施例中，基底12例如是硅基底、外延硅基底、碳化硅基底或硅覆絕緣(silicon-on-1nsulator, SOI)基底等的半導(dǎo)體基底，但不以此為限。柵極介電層16可包含二氧化石圭(Si02)、氮化石圭(SiN)或高介電常數(shù)(high dielectric constant, high-k)材料；柵極材料層18可包含金屬材料、多晶硅或金屬硅化物(silicide)等導(dǎo)電材料；硬掩模20則包含二氧化硅、氮化硅、碳化硅(SiC)或氮氧化硅(S1N)等，但不以此為限。另外，在一實(shí)施例中，硬掩模20可進(jìn)一步包含一第一硬掩模及第二硬掩模，其可分別包含氧化硅及氮化硅，此變化型也屬本發(fā)明所涵蓋的范圍。
[0017]此外，在一實(shí)施例中，還可選擇預(yù)先在基底12中形成多個(gè)摻雜阱(未繪示)或多個(gè)作為電性隔離之用的淺溝槽隔離(shallow trench isolat1n, STI)。并且，本實(shí)施例雖以平面型晶體管為例，但在其他變化實(shí)施例中，本發(fā)明的半導(dǎo)體制作工藝也可應(yīng)用于非平面晶體管，例如是鰭狀晶體管(Fin-FET)，此時(shí)，圖1所標(biāo)示的元件12即相對應(yīng)代表為形成于一基底上的鰭狀結(jié)構(gòu)。
[0018]然后分別在各柵極結(jié)構(gòu)14側(cè)壁形成一間隙壁，例如偏位間隙壁22，并選擇性進(jìn)行一輕摻雜離子注入，利用約930°C溫度進(jìn)行一快速升溫退火制作工藝活化植入基底12的摻質(zhì)，以于偏位間隙壁兩側(cè)的基底12中分別形成一輕摻雜漏極24。
[0019]隨后如圖2所示，進(jìn)行一第一干蝕刻制作工藝，利用柵極結(jié)構(gòu)14與偏位間隙壁22作為蝕刻掩模，以沿著偏位間隙壁22向下蝕刻基底12，而于各柵極結(jié)構(gòu)14兩側(cè)的基底12中分別形成一凹槽26。
[0020]如圖3所示，接著進(jìn)行一第二干蝕刻制作工藝，再次蝕刻前述第一干蝕刻制作工藝所蝕刻出的凹槽26，尤其是蝕刻凹槽26側(cè)壁，亦即橫向蝕刻位于偏位間隙壁22下方的基底12，并進(jìn)一步擴(kuò)大該凹槽26的面積。
[0021]依據(jù)本發(fā)明的優(yōu)選實(shí)施例，第一干蝕刻制作工藝優(yōu)選以垂直蝕刻(verticaletch)方式形成凹槽26，且所形成的凹槽26的底部呈現(xiàn)約略圓弧形。之后進(jìn)行第二干蝕刻制作工藝時(shí)，本發(fā)明優(yōu)選調(diào)整制作工藝機(jī)臺的偏壓，例如可稍微降低所施加的偏壓功率(bias power),因此可使第二干蝕刻制作工藝以側(cè)向蝕刻(lateral etch)方式擴(kuò)展凹槽26，而不會出現(xiàn)一般濕蝕刻制作工藝沿特定結(jié)晶面蝕刻速率較快形成鉆石、六角等多邊形(hexagon,又可稱為sigmaS)凹槽結(jié)構(gòu)的現(xiàn)象。另外經(jīng)由第二次干蝕刻制作工藝以側(cè)向蝕刻方式擴(kuò)大凹槽26后，柵極結(jié)構(gòu)14旁的基底12中優(yōu)選形成一約略圓形，或優(yōu)選呈正圓形的凹槽28，如圖4所示。
[0022]需注意的是，本實(shí)施例雖進(jìn)行兩次干蝕刻制作工藝來蝕刻出一正圓