為上視圖，其顯示形成三維存儲(chǔ)器陣列的另一步驟，且大致上相似于圖13。形成梯狀結(jié)構(gòu)425。形成側(cè)壁428于開口 1230中。
[0220]圖23為上視圖，其顯示形成三維存儲(chǔ)器陣列的另一步驟，且大致上相似于圖14。形成接觸在插塞上，其包括位線402、位線403、字線406、字線407、接地選擇線408、接地選擇線409、共享的源極線接觸410、與共享的源極線接觸411。
[0221]圖24顯示圖4的三維存儲(chǔ)器結(jié)構(gòu)于一實(shí)施例中的尺寸組?；诎雽?dǎo)體材料條紋的窄度為56nm至20nm,X軸方向上的臨界尺寸是20nm?；诎雽?dǎo)體材料條紋的寬于20nm,與半導(dǎo)體材料條紋至氧化物之間的距離18nm，Y軸方向上的臨界尺寸是38nm。陣列效率是從69.2%提升至74.2%。
[0222]面積效率等于:(陣列單元面積)/ (陣列單元面積+上部分面積)，其中所述的上部分包括串行選擇線面積、接地選擇線面積、接觸著落面積、與其他未被陣列單元占據(jù)的面積。
[0223]圖24中，以氧化物填充空白區(qū)域，包括在Y方向上具有長度130nm的接觸上的蜿蜒空白區(qū)域，Y方向上具有長度lOOnm的接觸下的空白區(qū)域與?？瞻讌^(qū)域是在不同的步驟中被刻蝕掉。
[0224]圖25為根據(jù)一實(shí)施例的簡化的電路方塊圖。集成電路線975包括三維NAND閃存陣列960，如以下所述的，位在具有交錯(cuò)的控制結(jié)構(gòu)的半導(dǎo)體基底上。一短組(short set)的柵材料疊層提供場(chǎng)效應(yīng)以開啟并關(guān)閉一部分長組的半導(dǎo)體材料疊層。列譯碼器961耦接至多個(gè)字線962，且沿著存儲(chǔ)器陣列960中的多個(gè)列配置。行譯碼器耦接至多個(gè)位線964，沿著對(duì)應(yīng)存儲(chǔ)器陣列960中的疊層的多個(gè)行配置，用以讀取與編程來自陣列960中存儲(chǔ)單元的數(shù)據(jù)。面譯碼器958透過串行選擇線959耦接至存儲(chǔ)器陣列960中多個(gè)面。地址在總線965供應(yīng)至行譯碼器963、列譯碼器961、與面譯碼器958。此例中，方塊966中的感測(cè)放大器與數(shù)據(jù)輸入結(jié)構(gòu)透過數(shù)據(jù)總線967耦接至行譯碼器963。數(shù)據(jù)透過數(shù)據(jù)輸入線971，從集成電路975上的輸入/輸出端、或集成電路975內(nèi)部或外部的其他數(shù)據(jù)源，至方塊966中的數(shù)據(jù)輸入結(jié)構(gòu)。在此說明的實(shí)施例中，其他電路974被包括在集成電路上，例如一般目的的處理器，或其他特別目的的應(yīng)用電路，或NAND快閃存儲(chǔ)單元陣列支持的芯片上系統(tǒng)功能的程序單元組合。數(shù)據(jù)透過數(shù)據(jù)輸出線972從方塊966中的感測(cè)放大器，提供至集成電路975上的輸入/輸出端，或至集成電路975內(nèi)部或外部的其他數(shù)據(jù)目的地。
[0225]此例中使用偏壓安排狀態(tài)機(jī)器的控制器969控制通過方塊968中的電壓供應(yīng)產(chǎn)生或提供的偏壓安排提供電壓應(yīng)用，例如讀取、擦除、編程、擦除驗(yàn)證、與編程驗(yàn)證電壓。控制器傳送訊號(hào)至面譯碼器958，其傳送一組設(shè)定電壓至串行選擇線959，而至短組柵材料疊層，例如提供場(chǎng)效應(yīng)以開啟或關(guān)閉長組半導(dǎo)體材料疊層的部分，以作用為長組半導(dǎo)體材料疊層部分的柵極。
[0226]對(duì)于任單一個(gè)半導(dǎo)體材料條紋疊層中的任單一個(gè)半導(dǎo)體材料條紋，柵材料條紋疊層中的一對(duì)柵材料條紋是與單一個(gè)半導(dǎo)體材料條紋的兩側(cè)共平面，并沿著單一個(gè)半導(dǎo)體材料條紋的兩側(cè)延伸。該對(duì)柵材料條紋被配置為半導(dǎo)體材料條紋部分的柵極，且控制器提供偏壓安排至該對(duì)柵材料條紋，以使其作用為半導(dǎo)體材料條紋部分的柵極?？刂破骺墒褂靡阎奶貏e目的的邏輯電路。其他實(shí)施例中，控制器包括一般目的的處理器，其可實(shí)施在相同的集成電路上，其執(zhí)行計(jì)算機(jī)程序以控制裝置的操作。又另一實(shí)施例中，控制器可合并特別目的的邏輯電路與一般目的的處理器。
[0227]綜上所述，雖然本發(fā)明已以實(shí)施例揭露如上，然其并非用以限定本發(fā)明。本發(fā)明所屬技術(shù)領(lǐng)域中具有通常知識(shí)者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作各種的更動(dòng)與潤飾。因此，本發(fā)明的保護(hù)范圍當(dāng)視隨附的權(quán)利要求范圍所界定的為準(zhǔn)。
【主權(quán)項(xiàng)】
1.一種存儲(chǔ)器裝置，包括: 一三維垂直柵NAND陣列，包括多個(gè)階層，這些階層各包括多個(gè)NAND串行，這些NAND串行于一個(gè)末端上具有一第一開關(guān)，并于一相反末端上具有一第二開關(guān)，該第一開關(guān)連接該串行至一共享的源極結(jié)構(gòu)，該第二開關(guān)連接該串行至一對(duì)應(yīng)的位線； 多個(gè)階層選擇柵線，于該NAND陣列的多個(gè)分別階層中，其中這些階層選擇柵線中的這些階層選擇柵線連接至該NAND陣列的這些分別階層中這些NAND串行的這些第二開關(guān)；以及 一區(qū)塊選擇柵線，連接至這些階層中這些NAND串行的這些第一開關(guān)。2.根據(jù)權(quán)利要求1所述的存儲(chǔ)器裝置， 其中該三維垂直柵NAND陣列包括多個(gè)半導(dǎo)體材料條紋的第一疊層，這些階層選擇柵線包括多個(gè)柵材料條紋的第二疊層，這些第一疊層是交錯(cuò)且共平面這些第二疊層。3.根據(jù)權(quán)利要求1所述的存儲(chǔ)器裝置，其中該三維垂直柵NAND陣列具有多個(gè)存儲(chǔ)單元，位于多個(gè)疊層中的半導(dǎo)體條紋與多個(gè)字線的多個(gè)交叉點(diǎn)中。4.一種存儲(chǔ)器裝置，包括: 一 NAND串行，于一半導(dǎo)體材料條紋中； 多個(gè)第一字線，配置在該NAND串行上，這些第一字線沿一第一方向延伸；及 一對(duì)柵材料條紋，與該NAND串行共平面，并沿一第二方向在該NAND串行的兩側(cè)延伸，該第二方向垂直于該第一方向，該對(duì)柵材料條紋配置為用以該半導(dǎo)體材料條紋部分的一柵極。5.根據(jù)權(quán)利要求4所述的存儲(chǔ)器裝置，更包括控制電路，其提供一偏壓安排至該對(duì)柵材料條紋以作用為用以該半導(dǎo)體材料條紋的該部分的該柵極。6.—種存儲(chǔ)器裝置，包括: 多個(gè)半導(dǎo)體材料條紋的第一疊層； 多個(gè)第一字線，正交在這些第一疊層上，且具有共形于這些第一疊層的多個(gè)表面，使得一存儲(chǔ)器元件的三維陣列建立在這些第一疊層的多個(gè)表面與這些第一字線之間的多個(gè)交叉點(diǎn)；以及 多個(gè)柵材料條紋的第二疊層，交錯(cuò)并共平面于這些第一疊層，這些第二疊層配置為用以這些第一疊層的多個(gè)柵極。7.根據(jù)權(quán)利要求6所述的存儲(chǔ)器裝置，更包括: 控制電路，提供多個(gè)偏壓安排，以控制這些第二疊層用作這些第一疊層的多個(gè)柵極。8.根據(jù)權(quán)利要求6所述的存儲(chǔ)器裝置， 其中這些半導(dǎo)體材料條紋的第一疊層包括: 一第一長度，其中這些字線是沿著該第一長度正交于其上；以及 一第二長度，鄰近該第一長度，該第二長度上沒有配置正交該第二長度的字線；且 其中這些第二疊層沿著至少部分該第二長度，而未沿著該第一長度，交錯(cuò)于這些第一疊層。9.根據(jù)權(quán)利要求6所述的存儲(chǔ)器裝置，更包括: 多個(gè)柵材料條紋的一橫向疊層，該橫向疊層垂直于這些第二疊層，這些第二疊層延伸自這些柵材料條紋的該橫向疊層。10.根據(jù)權(quán)利要求9所述的存儲(chǔ)器裝置， 其中通過絕緣材料互相分開的多個(gè)柵材料條紋的面(plane)被包括在其中:(i)這些柵材料條紋的第二疊層，以及(ii)該柵材料條紋的橫向疊層中，并且 位于不同個(gè)這些第二疊層中，且位于這些面中一相同面的多個(gè)柵材料條紋是通過該相同面處的該橫向疊層的一柵材料條紋彼此電性連接。11.根據(jù)權(quán)利要求9所述的存儲(chǔ)器裝置， 其中該柵材料條紋的橫向疊層具有一較外部分與一較內(nèi)部分，該較外部分鄰近這些第二疊層，該較內(nèi)部分通過該較外部分分開自這些第二疊層，該較外部分包括由絕緣材料分開的多個(gè)柵材料條紋的面，該較內(nèi)部分被該絕緣材料所填充。12.根據(jù)權(quán)利要求9所述的存儲(chǔ)器裝置，更包括: 多個(gè)半導(dǎo)體材料條紋的第三疊層； 多個(gè)第二字線，正交在這些第三疊層上，并具有共形于這些第三疊層的多個(gè)表面，藉此使另一存儲(chǔ)器元件的三維陣列建立于這些第三疊層的多個(gè)表面與這些第二字線的交叉點(diǎn)處； 多個(gè)柵材料條紋的第四疊層，其與這些第三疊層交錯(cuò)，這些第四疊層通過至少一介電質(zhì)配置為這些第四疊層的多個(gè)柵極， 其中該橫向疊層具有相對(duì)的一第一側(cè)與一第二側(cè)， 其中該橫向疊層的該第一側(cè)面向這些第一疊層、這些第二疊層、這些第一字線， 其中這些第二疊層延伸自該柵材料條紋的橫向疊層的該第一側(cè)， 其中該橫向疊層的該第二側(cè)面向這些第三疊層、這些第四疊層、這些第二字線， 其中這些第四疊層延伸自該柵材料條紋的橫向疊層的該第二側(cè)。13.根據(jù)權(quán)利要求12所述的存儲(chǔ)器裝置，其中 這些第二疊層位在沿著該橫向疊層的一長度的多個(gè)第一位置處，且 這些第四疊層位在沿著該橫向疊層的該長度的這些第一位置處。14.根據(jù)權(quán)利要求12所述的存儲(chǔ)器裝置，其中 這些第二疊層位在沿著該橫向疊層的一長度的多個(gè)第一位置處， 這些第四疊層位在沿著該橫向疊層的該長度的多個(gè)第二位置處，且 這些第一位置與這些第二位置交錯(cuò)。15.根據(jù)權(quán)利要求6所述的存儲(chǔ)器裝置， 其中通過絕緣材料互相分開的多個(gè)柵材料條紋的面被包括在:(i)這些柵材料條紋的第二疊層，以及(ii)該柵材料條紋的橫向疊層中，并更包括: 控制電路，其提供這些偏壓安排中的一第一個(gè)至這些第二疊層中的一特定面，與這些偏壓安排中的一第二個(gè)至這些第二疊層中的另一面，以在這些第一疊層中這些面中選擇該特定面的多個(gè)存儲(chǔ)單元。16.根據(jù)權(quán)利要求6所述的存儲(chǔ)器裝置， 其中這些第二疊層交錯(cuò)這些第一疊層，使得這些第二疊層其中一個(gè)是位于這些第一疊層中鄰近的兩個(gè)之間。17.根據(jù)權(quán)利要求6所述的存儲(chǔ)器裝置， 其中這些第一疊層中的鄰近疊層具有相反的疊層方位，包括一位線接觸至源極線接觸(bit line contact-to-source line contact)的第一疊層方位，及一源極線接觸至位線接觸(source line contact-to-bit line contact)的第二疊層方位。18.根據(jù)權(quán)利要求17所述的存儲(chǔ)器裝置， 其中這些第二疊層交錯(cuò)這些第一疊層，使得這些第二疊層其中一個(gè)位于這些第一疊層中具有相同疊層方位的鄰近兩個(gè)之間，并位于該第一疊層方位與該第二疊層方位之外。19.根據(jù)權(quán)利要求6所述的存儲(chǔ)器裝置， 其中這些第一疊層中鄰近的疊層具有一相同的疊層方位，包括一位線接觸至源極線接觸的第一疊層方位，與一源極線接觸至位線接觸的第二疊層方位其中一個(gè)。20.根據(jù)權(quán)利要求6所述的存儲(chǔ)器裝置， 其中這些半導(dǎo)體材料條紋的第一疊層具有耦接至一源極線電壓的多個(gè)第一末端，以及耦接至一位線電壓的多個(gè)第二末端。
【專利摘要】本發(fā)明公開了一種具有交錯(cuò)的控制結(jié)構(gòu)的三維陣列存儲(chǔ)器裝置，其包括基底上半導(dǎo)體材料條紋的多個(gè)第一疊層與多個(gè)第二疊層?；咨线@些柵材料條紋的第二疊層與這些第一疊層交錯(cuò)并具有共平面。這些第二疊層配置為這些第一疊層的多個(gè)柵極。多個(gè)第一字線正交在這些第一疊層上，并具有與這些第一疊層共形的表面，使得一存儲(chǔ)器元件的三維陣列建立在這些第一疊層的表面與這些字線之間的交叉點(diǎn)處。
【IPC分類】H01L21/8247, G11C16/06, H01L27/115
【公開號(hào)】CN105448922
【申請(qǐng)?zhí)枴緾N201410385670
【發(fā)明人】李冠儒
【申請(qǐng)人】旺宏電子股份有限公司
【公開日】2016年3月30日
【申請(qǐng)日】2014年8月7日