具有降低的導(dǎo)通阻抗的垂直fet的制作方法
【專利說(shuō)明】具有降低的導(dǎo)通阻抗的垂直FET
[0001]相關(guān)串請(qǐng)交叉引用
[0002]本申請(qǐng)要求2014 年 12 月 15 日提交的、題為“Low Voltage MOSFET Design withThree Dimens1nal Deplet1n”的美國(guó)臨時(shí)專利申請(qǐng)第62/092，176號(hào)的優(yōu)先權(quán)。該臨時(shí)申請(qǐng)的公開(kāi)內(nèi)容通過(guò)引用全部并入本申請(qǐng)。
技術(shù)領(lǐng)域
[0003]本發(fā)明涉及半導(dǎo)體領(lǐng)域，更具體地，涉及具有降低的導(dǎo)通阻抗的垂直FET。
【背景技術(shù)】
[0004]諸如硅基溝槽型場(chǎng)效應(yīng)晶體管(溝槽FET)的IV族功率晶體管用于各種應(yīng)用。例如，硅基溝槽金屬氧化物半導(dǎo)體FET (溝槽M0SFET)可以用于實(shí)現(xiàn)功率轉(zhuǎn)換器(同步整流器)或直流(DC)到DC轉(zhuǎn)換器。
[0005]對(duì)于很多溝槽FET應(yīng)用，需要顯著地最小化晶體管的導(dǎo)通阻抗(Rd_)。此外，由于利用功率MOSFET的電子器件和系統(tǒng)在尺寸上持續(xù)減小，故存在減小MOSFET自身尺寸的對(duì)應(yīng)需求。然而，用于減小溝槽MOSFET尺寸的傳統(tǒng)策略可能會(huì)不如所愿地增加那些器件的
Rdson °

【發(fā)明內(nèi)容】

[0006]基本如參照至少一個(gè)附圖所示和/或所述的，并且如在權(quán)利要求書中所列的，本公開(kāi)涉及具有降低的導(dǎo)通阻抗的垂直場(chǎng)效應(yīng)晶體管(FET)。
【附圖說(shuō)明】
[0007]圖1示出了根據(jù)一個(gè)示例性實(shí)施例的具有降低的導(dǎo)通阻抗(RdsJ的垂直場(chǎng)效應(yīng)晶體管(FET)的頂視圖。
[0008]圖2示出了圖1的示例性垂直FET的沿該圖透視線2-2的截面圖。
[0009]圖3示出了圖1的示例性垂直FET的沿該圖透視線3-3的截面圖。
[0010]圖4示出了根據(jù)另一示例性實(shí)施例的具有降低的Rdscin的垂直FET的頂視圖。
[0011]圖5示出了圖4的示例性垂直FET的沿該圖透視線5-5的截面圖。
[0012]圖6示出了圖4的示例性垂直FET的沿該圖透視線6_6的截面圖。
【具體實(shí)施方式】
[0013]如下描述包括與本公開(kāi)的實(shí)施方式相關(guān)聯(lián)的特定信息。本領(lǐng)域技術(shù)人員應(yīng)理解，本公開(kāi)可以按照與本文中具體討論的內(nèi)容不同的方式來(lái)實(shí)現(xiàn)。本公開(kāi)的示圖及其隨附的具體描述僅涉及示例性實(shí)施方式。除非另有所指，附圖中相同或?qū)?yīng)的元件可以由相同或?qū)?yīng)的參考標(biāo)號(hào)來(lái)表示。此外，本申請(qǐng)中的附圖和描述一般不用于等比例繪制，并且也不旨在對(duì)應(yīng)于實(shí)際的相關(guān)尺寸。
[0014]如上所述，諸如硅基溝槽型場(chǎng)效應(yīng)晶體管(溝槽FET)的IV族功率晶體管用于各種應(yīng)用。例如，硅基溝槽金屬氧化物半導(dǎo)體FET(溝槽M0SFET)可以用于實(shí)現(xiàn)功率轉(zhuǎn)換器(諸如同步整流器)或直流(DC)到DC轉(zhuǎn)換器。對(duì)于很多溝槽FET應(yīng)用，需要顯著地最小化晶體管的導(dǎo)通阻抗(RdsJ。此外，由于利用功率MOSFET的電子器件和系統(tǒng)在尺寸上持續(xù)減小，故存在MOSFET自身尺寸的對(duì)應(yīng)需求。然而，用于減少溝槽MOSFET尺寸的傳統(tǒng)策略可能會(huì)不如所愿地增加那些器件的Rd_。
[0015]本申請(qǐng)公開(kāi)了具有降低的Rdscin的垂直FET。例如，通過(guò)利用多個(gè)深本體注入部來(lái)中斷鄰近柵極溝槽的另外的基本連續(xù)的溝道區(qū)域，形成由相應(yīng)深本體注入部間隔開(kāi)的多個(gè)溝道區(qū)域。當(dāng)FET處于截止?fàn)顟B(tài)時(shí)，那些溝道區(qū)域經(jīng)歷增強(qiáng)的三圍3D耗盡。因此，該溝槽FET的漂移區(qū)域傳導(dǎo)特性可以增加，而無(wú)需折中器件的電壓平衡(stand-off)能力。因而，本申請(qǐng)中公開(kāi)的原理可以有利地提供具有降低的Rdscin的溝槽FET，尺寸降低而不增加Rd_，或者這兩種期望的特征的組合。
[0016]應(yīng)注意，為了描述的方便和簡(jiǎn)潔，通過(guò)參照硅基垂直功率FET的特定實(shí)施方式描述本發(fā)明的原理。然而，需要強(qiáng)調(diào)的是，這些實(shí)施方式僅是示例性的，并且本文公開(kāi)的本發(fā)明的原理可以廣泛地用于其他基于IV族材料或基于II1-V族半導(dǎo)體的垂直功率器件。
[0017]還應(yīng)注意，如本文所使用的，術(shù)語(yǔ)“II1-V族”表示包括至少一個(gè)III族元素和至少一個(gè)V族元素的化合物半導(dǎo)體。例如，II1-V族半導(dǎo)體可以是包含氮和至少一個(gè)III族元素的III族氮化物半導(dǎo)體的形式。例如，可以使用氮化鎵(GaN)來(lái)制造III族氮化物功率FET，其中III族元素包括一些或者可觀數(shù)量的鎵，但是還可以包括除鎵以外的其他III族元素。
[0018]參照?qǐng)D1，圖1示出了根據(jù)一個(gè)示例性實(shí)施方式的具有降低的Rdscin的垂直FET的頂視圖。垂直FET 100包括柵極溝槽106、高摻雜源極擴(kuò)散部104、以及高摻雜本體接觸部118。如圖1所示，柵極溝槽106包括柵電極116、以及位于柵電極116和鄰近柵極溝槽106的溝道區(qū)域110之間的柵極電介質(zhì)112。如圖1所示，深本體注入部128以虛線輪廓示出，以表示深本體注入部128大致位于高摻雜的源極擴(kuò)散部104下方，并且在圖1中表示為通過(guò)源極擴(kuò)散部104所見(jiàn)。
[0019]根據(jù)圖1中所示的實(shí)施方式，深本體注入部128被示出為大致僅位于高摻雜源極擴(kuò)散部104下方的空間受限的注入部。S卩，根據(jù)本示例性實(shí)施例，深本體注入部不在高摻雜本體接觸部118下方或者柵極溝槽106下方延伸。應(yīng)理解，除上文所識(shí)別的垂直FET 100的特征之外，圖1還包括在圖2和圖3中示出的分別對(duì)應(yīng)于垂直FET 100的截面圖的透視線2-2和3-3，并且下文中將會(huì)更為詳盡的描述。
[0020]繼續(xù)圖2，圖2示出了沿圖1的透視線2-2的示例性垂直FET200的截面圖。如圖2所示，垂直FET 200包括位于襯底230的底表面處的高摻雜N型漏極232、以及位于高摻雜N型漏極232上方的N型漂移區(qū)域234。此外，垂直FET 200包括位于N型漂移區(qū)域234上方并且在其中形成有高摻雜的N型源極擴(kuò)散部204的P型本體區(qū)域238、以及延伸通過(guò)P型本體區(qū)域238進(jìn)入N型漂移區(qū)域234的柵極溝槽206。圖2中還示出了柵電極216、襯墊柵極溝槽206的柵極電介質(zhì)212、高摻雜P型本體接觸部218、鄰近柵極溝槽206的溝道區(qū)域210、以及柵極溝槽206的深度244。
[0021]垂直FET 200對(duì)應(yīng)于圖1中的垂直FET 100，并且可以共享歸因于本申請(qǐng)中對(duì)應(yīng)部件的任何特征。換言之，高摻雜的N型源極擴(kuò)散部204和高摻雜的P型本體接觸部218對(duì)應(yīng)于圖1中的相應(yīng)高摻雜的源極擴(kuò)散部104和高摻雜的本體接觸部118，并且可以共享歸因于本申請(qǐng)中對(duì)應(yīng)部件的任何特征。此外，圖2中的柵極溝槽206、柵電極216、和柵極電介質(zhì)212分別對(duì)應(yīng)于圖1中的柵極溝槽106、柵電極116、和柵極電介質(zhì)112，并且可以共享歸因于本申請(qǐng)中對(duì)應(yīng)部件的任何特征。另外，鄰近柵極溝槽206的溝道區(qū)域210對(duì)應(yīng)于圖1中的鄰近柵極溝槽106的溝道區(qū)域110，并且可以共享歸因于本申請(qǐng)中對(duì)應(yīng)部件的任何特征。
[0022]應(yīng)注意，鄰近柵極溝槽206的溝道區(qū)域210是由絕緣的柵電極216控制的。溝道區(qū)域210通過(guò)緊鄰柵極溝槽206的P型本體區(qū)域238提供相應(yīng)的傳導(dǎo)路徑。因而，當(dāng)垂直FET 200導(dǎo)通時(shí)，溝道區(qū)域210通過(guò)P型本體區(qū)域238被制造為N型傳導(dǎo)路徑，以便經(jīng)由N型漂移區(qū)域234將N型漏極232電耦合至N型源極擴(kuò)散部204。因此，根據(jù)圖2所示的實(shí)施方式，溝道區(qū)域210被配置為提供N型傳導(dǎo)溝道。
[0023]還應(yīng)注意，盡管圖2中示出的實(shí)施方式將垂直FET 200表示為具有N型漏極232、N型漂移區(qū)域234、P型本體區(qū)域238、以及N型源極擴(kuò)散部204的η溝道器件，該表示僅為示例性的。在其他實(shí)施方式中，可以反轉(zhuǎn)描述的極性，使得垂直FET 200可以是具有P型漏極、P型漂移區(qū)域、N型本體區(qū)域、以及P型源極擴(kuò)散部的P溝道器件。
[0024]襯底230可以是例如硅(Si)襯底或碳化硅(SiC)襯底。在一些實(shí)施方式中，襯底230可以包括在襯底230的外延硅層中形成為外延區(qū)域的P型本體區(qū)域238和N型漂移區(qū)域234。該外延硅層的形成可以通過(guò)本領(lǐng)域已知的任何適當(dāng)方法執(zhí)行，諸如化學(xué)氣相沉積(CVD)或分子束外延(MBE)。更具體地，然而，N型漂移區(qū)域234和P型本體區(qū)域238可以形成在包含在襯底230中的任何適當(dāng)?shù)脑鼗蚧衔锇雽?dǎo)體層中。
[0025]因此，在其他實(shí)施方式中，N型漂移區(qū)域234和P型本體區(qū)域238不需要通過(guò)外延生長(zhǎng)形成，和/或不需要由硅形成。例如，在一個(gè)可選實(shí)施方式中，N型漂移區(qū)域234和P型本體區(qū)域238可以形成在襯底230的漂移區(qū)硅層中。在其他實(shí)施方式中，N型漂移區(qū)