一種半導體器件及其制造方法和電子裝置的制造方法
【專利摘要】本發(fā)明提供一種半導體器件及其制造方法和電子裝置，涉及半導體技術領域。該半導體器件包括SRAM單元，其中所述SRAM單元包括：作為上拉晶體管的第一PMOS晶體管和第二PMOS晶體管、作為下拉晶體管的第一NMOS晶體管和第二NMOS晶體管、以及作為傳輸門晶體管的第三NMOS晶體管和第四NMOS晶體管，其中，在每個所述傳輸門晶體管中，源極和漏極相對于柵極結構非對稱設置。本發(fā)明的半導體器件由于包括的SRAM單元中的傳輸門晶體管的源極和漏極相對于柵極結構非對稱設置，因此相對于現(xiàn)有技術具有更好的讀噪聲容限和寫噪聲容限。本發(fā)明的半導體器件的制造方法用于制造上述半導體器件，制得的半導體器件同樣具有上述優(yōu)點。本發(fā)明的電子裝置包括上述半導體器件，同樣具有上述優(yōu)點。
【專利說明】
-種半導體器件及其制造方法和電子裝置
技術領域
[0001] 本發(fā)明設及半導體技術領域，具體而言設及一種半導體器件及其制造方法和電子 裝置。
【背景技術】
[0002] 隨著W電子通訊技術為代表的現(xiàn)代高科技產業(yè)的不斷發(fā)展，世界集成電路產業(yè)總 產值W每年超過30%的速度發(fā)展，靜態(tài)隨機存儲器（SRAM)作為一種重要的存儲器件被廣 泛應用于數(shù)字與通訊電路設計中。SRAM是邏輯電路中一種重要部件，其因為具有功耗小，讀 取速度高等優(yōu)點而廣泛應用于數(shù)據的存儲。
[0003] 現(xiàn)有的一種6T型SRAM單元的電路結構如圖IA所示，包括6個罐型（Fin)晶體管， 即第一 PMOS晶體管PU第二PMOS晶體管P2、第一 NMOS晶體管Nl、第二NMOS晶體管N2、第 S NMOS晶體管N3、第四NMOS晶體管M。其中，第一 PMOS晶體管Pl與第一 NMOS晶體管Nl 構成第一 CMOS晶體管101 (即，第一 PMOS晶體管Pl的漏極與第一 NMOS晶體管Nl的漏極 相連，第一 PMOS晶體管Pl的柵極與第一 NMOS晶體管Nl的柵極相連），第二PMOS晶體管 P2與第二NMOS晶體管N2構成第二CMOS晶體管102 (即，第二PMOS晶體管P2的漏極與第 二NMOS晶體管N2的漏極相連，第二PMOS晶體管P2的柵極與第二NMOS晶體管N2的柵極相 連）。第一 CMOS晶體管101的輸入端與第二CMOS晶體管102的輸出端相連，第一 CMOS晶 體管101的輸出端與第二CMOS晶體管102的輸入端相連；第一 PMOS晶體管Pl的源極和第 二PMOS晶體管P2的源極均連接至電源電壓Vdd,第一 NMOS晶體管Nl的源極與第二NMOS 晶體管N2的源極均連接至電源電壓Vss。
[0004] 其中，第S NMOS晶體管N3的源極與位線化相連，漏極與第一 PMOS晶體管Pl的 漏極相連，柵極與字線WL相連。第四NMOS晶體管M的源極與第二PMOS晶體管的漏極相 連，柵極與字線WL相連，漏極與另一位線品;相連。 陽0化]在上述的SRAM單元的電路結構中，Pl和P2為上拉晶體管（PU)，Nl和N2為下拉晶 體管，N3和M為傳輸口晶體管（PG)。其中PU、PD和PG的數(shù)量比為1:1:1。其中，傳輸口 晶體管N3和N4的示意性版圖結構如圖IB所示，包括源極201、漏極202和柵極結構203， 其中源極201和漏極202在柵極結構203的兩側對稱設置。目P，源極201和漏極202的形 狀相同并且大小也相同。
[0006] 在該SRAM單元中，由于0比率為PD/PG= 1，因而導致差的讀噪聲容限（read noise margin)。而在根據采用平面結構的晶體管的SRAM單元的數(shù)據，0比率應不低于 1.2。在該SRAM單元中，由于丫比率（丫 ratio)為PG/PU=1，因而導致差的寫噪聲容限 (write margin)。而在根據采用平面結構的晶體管的SRAM單元的數(shù)據，丫比率應不低于 1.5。也就是說，現(xiàn)有的上述結構的SRAM單元因丫比率比較低而存在寫能力比較差的問題。
[0007] 現(xiàn)有的一些用于改善a比率、0比率或丫比率的方法及其存在的問題如下：（1) 通過選擇罐型晶體管的數(shù)量來改善a比率、0比率或丫比率，例如將PU、PD和PG的數(shù)量 比設定為1:2:1或1:2:2或1:2:3等。然而，該方法會造成面積浪費，并且會導致在Vss端 的保持穩(wěn)定性化old St油ility)的損失，a比率（PU/PDKl。似通過優(yōu)化PU、PD和PG =種器件來改善a比率、0比率或丫比率。然而，該方法會使工藝變得非常復雜。（3)通 過為PU、PD和PG S種器件設置不同的注入條件來改善a比率、0比率或丫比率。但是， 該方法將導致邏輯器件無法匹配SRAM器件的目標，造成需要增加更多的掩膜。（4)通過掩 膜或光刻工藝調整多晶娃的關鍵尺寸從而改善a比率、0比率或丫比率。然而，該方法 會造成光刻工藝的工藝窗口損失。
[000引 由此可見，現(xiàn)有的上述結構的SRAM單元因0比率比較低而導致讀噪聲容限比較 差W及因丫比率比較低而存在寫能力比較差的問題，而現(xiàn)有的各種方法均無法有效解決 上述問題。因此，為解決上述技術問題，有必要提出一種新的SRAM單元，W提高SRAM單元 的寫能力。

【發(fā)明內容】

[0009] 針對現(xiàn)有技術的不足，本發(fā)明提出一種半導體器件及其制造方法和電子裝置，可 W使SRAM單元具有相對于現(xiàn)有技術具有更好的讀噪聲容限（read noise margin)和寫噪 聲容限（write m曰rgin)。
[0010] 本發(fā)明的一個實施例提供一種半導體器件，其包括SRAM單元，其中所述SRAM單 元包括：作為上拉晶體管的第一 PMOS晶體管和第二PMOS晶體管、作為下拉晶體管的第一 NMOS晶體管和第二NMOS晶體管、W及作為傳輸口晶體管的第S NMOS晶體管和第四NMOS晶 體管，其中，在每個所述傳輸口晶體管中，源極和漏極相對于柵極結構非對稱設置。
[0011] 在一個實例中，作為傳輸口晶體管的所述第=NMOS晶體管包括源極、漏極和柵極 結構，其中，所述源極與所述柵極結構存在交疊，所述漏極與所述柵極結構不存在交疊，所 述源極和所述漏極的形狀相同，并且所述源極的面積大于所述漏極的面積。
[0012] 在一個實例中，作為傳輸口晶體管的所述第四NMOS晶體管包括源極、漏極和柵極 結構，其中，所述漏極與所述柵極結構存在交疊，所述源極與所述柵極結構不存在交疊，所 述源極和所述漏極的形狀相同，并且所述源極的面積小于所述漏極的面積。
[0013] 在一個實例中，所述傳輸口晶體管的源極和漏極先于所述傳輸口晶體管的柵極結 構形成，并且，所述傳輸口晶體管的源極和漏極是分別通過原位滲雜形成的。
[0014] 在一個實例中，所述上拉晶體管、所述下拉晶體管W及所述傳輸口晶體管為罐型 場效應晶體管。
[0015] 示例性地，在所述SRAM單元中，所述第一 PMOS晶體管與第一 NMOS晶體管構成第 一 CMOS晶體管，所述第二PMOS晶體管與所述第二NMOS晶體管構成第二CMOS晶體管，其中 所述第一 CMOS晶體管的輸入端與所述第二CMOS晶體管的輸出端相連，所述第一 CMOS晶 體管的輸出端與所述第二CMOS晶體管的輸入端相連；所述第一 PMOS晶體管的源極和所述 第二PMOS晶體管的源極均連接至電源電壓Vdd,所述第一 NMOS晶體管的源極與所述第二 NMOS晶體管的源極均連接至電源電壓Vss ;所述第SNMOS晶體管的源極與位線相連，所述 第=NMOS晶體管的漏極與所述第一 PMOS晶體管的漏極相連，所述第=NMOS晶體管的柵極 與字線相連；所述第四NMOS晶體管的源極與所述第二PMOS晶體管的漏極相連，所述第四 NMOS晶體管的柵極與字線相連，所述第四NMOS晶體管的漏極與另一位線相連。
[0016] 本發(fā)明的另一個實施例提供一種半導體器件的制造方法，所述半導體器件包括 SRAM單元，所述SRAM單元包括N型的傳輸口晶體管，其中所述方法包括：
[0017] 步驟SlOl :在半導體襯底上形成在擬形成的所述傳輸口晶體管的第一電極位置 具有第一開口的第一掩膜層，利用所述第一掩膜層進行刻蝕W在所述半導體襯底內形成與 所述第一開口相對應的第一溝槽；
[0018] 步驟S102 :通過原位滲雜在所述第一溝槽內形成所述傳輸口晶體管的第一電極；
[0019] 步驟S103 :在所述半導體襯底上形成在擬形成的所述傳輸口晶體管的第二電極 位置具有第二開口的第二掩膜層，利用所述第二掩膜層進行刻蝕W在所述半導體襯底內形 成與所述第二開口相對應的第二溝槽；
[0020] 步驟S104 :通過原位滲雜在所述第二溝槽內形成所述傳輸口晶體管的第二電極， 其中所述第二電極的面積大于所述第一電極的面積；
[0021] 步驟S105 :在所述半導體襯底上形成柵極結構，其中所述柵極結構與所述第一電 極存在交疊而與所述第二電極不存在交疊；
[0022] 其中，所述第一電極為源極，所述第二電極為漏極；或者，所述第一電極為漏極，所 述第二電極為源極。
[0023] 示例性地，所述源極和所述漏極的形狀相同。
[0024] 示例性地，在所述步驟SlOl中，在形成所述第一掩膜層之前，對所述半導體襯底 進行刻蝕W形成罐型結構。 陽0巧]示例性地，在所述步驟S104與所述步驟S105之間還包括如下步驟：
[00%] 對所述半導體襯底的形成有所述第一電極與所述第二電極的一側進行平坦化處 理；
[0027] 和/或，進行熱退火處理。
[0028] 本發(fā)明的再一個實施例提供一種電子裝置，包括半導體器件W及與所述半導體器 件相連的電子組件，其中所述半導體器件包括SRAM單元，所述SRAM單元包括：作為上拉晶 體管的第一 PMOS晶體管和第二PMOS晶體管、作為下拉晶體管的第一 NMOS晶體管和第二 NMOS晶體管、化及作為傳輸口晶體管的第；NMOS晶體管和第四NMOS晶體管，其中，在每個 所述傳輸口晶體管中，源極和漏極相對于柵極結構非對稱設置。
[0029] 本發(fā)明的半導體器件由于所包括的SRAM單元中的傳輸口晶體管的源極和漏極相 對于柵極結構非對稱設置，因此相對于現(xiàn)有技術具有更好的讀噪聲容限和寫噪聲容限。本 發(fā)明的半導體器件的制造方法用于制造上述半導體器件，制得的半導體器件同樣具有上述 優(yōu)點。本發(fā)明的電子裝置包括上述半導體器件，因而同樣具有上述優(yōu)點。
【附圖說明】
[0030] 本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā) 明的實施例及其描述，用來解釋本發(fā)明的原理。
[0031] 附圖中：
[0032] 圖IA為現(xiàn)有的一種SRAM單元的電路結構的示意圖；
[0033] 圖IB為現(xiàn)有的SRAM單元中的傳輸口晶體管的版圖結構的示意圖；
[0034] 圖2A為本發(fā)明的一個實施例的半導體器件中的SRAM單元的電路結構的示意圖；
[0035] 圖2B為本發(fā)明的一個實施例的半導體器件中SRAM單元的一個傳輸口晶體管的版 圖結構的示意圖；
[0036] 圖2C為本發(fā)明的一個實施例的半導體器件中SRAM單元的另一個傳輸口晶體管的 版圖結構的示意圖；
[0037] 圖3A、圖3B、圖3C、圖3D、圖3E和圖3F為本發(fā)明的另一個實施例的半導體器件的 制造方法的相關步驟形成的結構的示意圖。
【具體實施方式】
[003引在下文的描述中，給出了大量具體的細節(jié)W便提供對本發(fā)明更為徹底的理解。然 而，對于本領域技術人員而言顯而易見的是，本發(fā)明可W無需一個或多個運些細節(jié)而得W 實施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領域公知的一些技術特征未進 行描述。
[0039] 應當理解的是，本發(fā)明能夠W不同形式實施，而不應當解釋為局限于運里提出的 實施例。相反地，提供運些實施例將使公開徹底和完全，并且將本發(fā)明的范圍完全地傳遞給 本領域技術人員。
[0040] 在此使用的術語的目的僅在于描述具體實施例并且不作為本發(fā)明的限制。在此使 用時，單數(shù)形式的"一"、"一個"和"所述/該"也意圖包括復數(shù)形式，除非上下文清楚指出 另外的方式。還應明白術語"組成"和/或"包括"，當在該說明書中使用時，確定所述特征、 整數(shù)、步驟、操作、元件和/或部件的存在，但不排除一個或更多其它的特征、整數(shù)、步驟、操 作、元件、部件和/或組的存在或添加。在此使用時，術語"和/或"包括相關所列項目的任 何及所有組合。
[0041] 為了徹底理解本發(fā)明，將在下列的描述中提出詳細的步驟W及詳細的結構，W便 闡釋本發(fā)明的技術方案。本發(fā)明的較佳實施例詳細描述如下，然而除了運些詳細描述外，本 發(fā)明還可W具有其他實施方式。
[0042] 本發(fā)明實施例提供一種半導體器件，其包括SRAM單元。下面，參照圖2A和圖2B 來具體描述本發(fā)明實施例的SRAM單元。其中，圖2A為本發(fā)明的一個實施例的半導體器件 中的SRAM單元的電路結構的示意圖；圖2B為本發(fā)明的一個實施例的半導體器件中SRAM單 元的一個傳輸口晶體管的版圖結構的示意圖；圖2C為本發(fā)明的一個實施例的半導體器件 中SRAM單元的另一個傳輸口晶體管的版圖結構的示意圖。
[0043] 如圖2A所示，本發(fā)明的一個實施例的半導體器件所包括SRAM單元的電路結構與 現(xiàn)有技術（圖1A)相同，為6T型SRAM單元。該SRAM單元的電路結構如圖2A所示，包括6 個罐型（Fin)晶體管，即第一 PMOS晶體管PU第二PMOS晶體管P2、第一 NMOS晶體管N1、第 二NMOS晶體管N2、第S NMOS晶體管N3、第四NMOS晶體管M。其中，第一 PMOS晶體管Pl 與第一 NMOS晶體管Nl構成第一 CMOS晶體管101 (即，第一 PMOS晶體管Pl的漏極與第一 NMOS晶體管Nl的漏極相連，第一 PMOS晶體管Pl的柵極與第一 NMOS晶體管Nl的柵極相 連），第二PMOS晶體管P2與第二NMOS晶體管N2構成第二CMOS晶體管102 (即，第二PMOS 晶體管P2的漏極與第二NMOS晶體管N2的漏極相連，第二PMOS晶體管P2的柵極與第二 NMOS晶體管N2的柵極相連）。第一 CMOS晶體管101的輸入端與第二CMOS晶體管102的 輸出端相連，第一 CMOS晶體管101的輸出端與第二CMOS晶體管102的輸入端相連；第一 PMOS晶體管Pl的源極和第二PMOS晶體管P2的源極均連接至電源電壓Vdd,第一 NMOS晶 體管NI的源極與第二NMOS晶體管N2的源極均連接至電源電壓Vss。
[0044] 其中，第S NMOS晶體管N3的源極與位線化相連，漏極與第一 PMOS晶體管Pl的 漏極相連，柵極與字線WL相連。第四NMOS晶體管M的源極與第二PMOS晶體管的漏極相 連，柵極與字線WL相連，漏極與另一位線目連。
[0045] 在上述的SRAM單元的電路結構中，Pl和P2為上拉晶體管（PU)，Nl和N2為下拉 晶體管，N3和M為傳輸口晶體管（PG)。其中PU、PD和PG的數(shù)量比為1:1:1。
[0046] 在本實施例的SRAM單元與現(xiàn)有技術的一個不同之處在于，在傳輸口晶體管N3和 M中，并不如現(xiàn)有技術（如圖IB所示）一樣，將源極和漏極在柵極結構的兩側對稱設置。 也就是說，傳輸口晶體管N3 W及傳輸口晶體管M的各自的源極和漏極相對于其各自的柵 極結構非對稱設置。
[0047] 具體地，在本實施例的一種傳輸口晶體管（N3或M)的結構中，源極和漏極中的一 者與柵極結構存在交疊，源極和漏極中的另一者則與柵極結構不存在交疊（即存在一定的 距離）。例如，源極與柵極結構存在交疊，漏極與柵極結構不存在交疊，或與此相反。
[0048] 進一步地，在本實施例的一種傳輸口晶體管的結構中，源極和漏極的形狀仍保持 相同。但是，與柵極結構存在交疊的源極或漏極的面積大于與柵極不存在交疊的漏極或源 極的面積。
[0049] 示例性地，在本發(fā)明的一個實施例的半導體器件中SRAM單元中，一個傳輸口晶體 管的版圖結構如圖2B所示，另一個傳輸口晶體管的版圖結構則如圖2C所示。
[0050] 如圖2B所示，一個傳輸口晶體管（例如N3)的結構包括源極301、漏極302和柵極 結構303,其中源極301與柵極結構303存在交疊，漏極302與柵極結構303不存在交疊。 其中，源極301和漏極302的形狀相同（例如均為矩形），源極301的面積大于漏極302的 面積。
[0051] 如圖2C所示，另一個傳輸口晶體管（例如M)的結構包括源極401、漏極402和柵 極結構403,其中漏極402與柵極結構403存在交疊，源極401與柵極結構403不存在交疊。 其中，源極401和漏極402的形狀相同（例如均為矩形），源極401的面積小于漏極402的 面積。
[0052] 在本實施例中，由于傳輸口晶體管N3及M的源極和漏極相對于其各自的柵極結 構非對稱設置，因此傳輸口晶體管N3及M相對于現(xiàn)有技術中的結構具有不同的開啟電流 (Ion),進而可W改善SRAM單元的0比率和丫比率，使SRAM單元相對于現(xiàn)有技術具有更 好的讀噪聲容限和寫噪聲容限。
[0053] 例如，在圖3B所示的結構中，從小的漏極301到大的源極302的電流Ion可W比 現(xiàn)有技術提局5% ;在圖3C所不的結構中，從大的漏極402到小的源極401的電流Ion可 W比現(xiàn)有技術降低40%。對采用運兩個結構的SRAM單元進行仿真發(fā)現(xiàn)，該SRAM單元相對 于現(xiàn)有技術具有更好的讀噪聲容限和寫噪聲容限。其中，P比率相對現(xiàn)有技術從1改善到 1. 4, 丫比率相對于現(xiàn)有技術從1改善到1. 05。
[0054] 簡言之，本實施例的半導體器件由于所包括的SRAM單元中的傳輸口晶體管的源 極和漏極相對于柵極結構非對稱設置，因此相對于現(xiàn)有技術具有更好的讀噪聲容限和寫噪 聲容限。 陽化5] 本發(fā)明的另一個實施例提供一種半導體器件的制造方法，用于制造上述的半導體 器件。其中，圖3A至圖3F為本發(fā)明的另一個實施例的半導體器件的制造方法的相關步驟 形成的結構的示意圖。該方法主要設及SRAM單元中傳輸口晶體管的制造過程。
[0056] 如圖3A至圖3F所示，本實施例的半導體器件的制造方法包括如下步驟： 陽057] 步驟Al :提供半導體襯底500,對半導體襯底500進行刻蝕W形成罐型結構5001， 如圖3A所示。
[0058] 其中，半導體襯底500可W為單晶娃襯底、多晶娃襯底、SOI襯底等各種可行的襯 底。形成罐型結構5001的方法，可W為干法刻蝕等現(xiàn)有的各種可行的方法。通過形成罐型 結構5001，可W使得形成的晶體管為罐型場效應晶體管。
[0059] 步驟A2 :在半導體襯底500上形成在擬形成的傳輸口晶體管的源極位置具有第一 開口的第一掩膜層600,利用第一掩膜層600進行刻蝕W在半導體襯底內形成與所述第一 開口相對應的第一溝槽5010,如圖3B所示。
[0060] 其中，第一掩膜層600可W為各種可行的結構，例如第一掩膜層600包括氮化娃層 和位于其上的光刻膠層。在形成第一溝槽5010時，所采用的刻蝕方法可W為干法刻蝕、濕 法刻蝕等各種可行的方法。
[0061] 步驟A3 :通過原位滲雜在所述第一溝槽5010內形成傳輸口晶體管的源極501，如 圖3C所示。
[0062] 其中，原位滲雜所使用的材料可W包括氮化娃或其他合適的材料。
[0063] 步驟A4 :在半導體襯底500上形成在擬形成的傳輸口晶體管的漏極位置具有第二 開口的第二掩膜層700,利用第二掩膜層700進行刻蝕W在半導體襯底內形成與所述第二 開口相對應的第二溝槽5020,如圖3D所示。
[0064] 其中，第二掩膜層700可W為各種可行的結構，例如第二掩膜層700包括氮化娃層 和位于其上的光刻膠層。在形成第二溝槽5020時，所采用的刻蝕方法可W為干法刻蝕、濕 法刻蝕等各種可行的方法。 陽0化]步驟A5 :通過原位滲雜在所述第二溝槽5020內形成傳輸口晶體管的漏極502,其 中漏極502的面積大于源極501的面積，如圖3E所示。
[0066] 其中，原位滲雜所使用的材料可W包括氮化娃或其他合適的材料。
[0067] 步驟A6 :在半導體襯底500上形成柵極結構503,其中柵極結構503與漏極502存 在交疊而與源極501不存在交疊，如圖3F所示。
[0068] 示例性地，柵極結構503可W包括柵極W及柵極側壁等。形成柵極結構503的方 法，可W采用現(xiàn)有的各種可行的方法，此處并不進行限定。 W例此外，在本實施例的步驟A5與步驟A6之間還可W包括如下步驟：
[0070] 對半導體襯底500的形成有源極和漏極的一側進行平坦化處理；
[0071] 和/或，進行熱退火處理。
[0072] 其中，平坦化處理可W保證后續(xù)形成的柵極結構具有更好的良率。熱退火處理則 可W改善經原位滲雜形成的源極和漏極中的離子分布，提高半導體器件的性能。
[0073] 關于最終形成的傳輸口晶體管的具體結構W及半導體器件的具體結構，可W參照 前面的關于半導體器件的結構的實施例，此處不再一一寶述。
[0074] 在上述實施例中，也可W在步驟A3中形成漏極，在步驟A5中形成源極，即在最終 形成的傳輸口晶體管中，源極的面積大于漏極的面積。為了描述的簡要，將在步驟A3中形 成的源極或漏極稱作第一電極，在步驟A5中形成的漏極或源極稱作第二電極。其中，在形 成的傳輸口晶體管中，第二電極的面積大于第一電極的面積，且柵極結構域第二電極存在 交疊但與第一電極不交疊（即，傳輸口晶體管的源極和漏極相對于其柵極結構非對稱設 置）。
[00巧]在執(zhí)行上述步驟Al至A5的過程中，同時形成傳輸口晶體管N3和M。并且，通常 還同時形成SRAM單元的其他晶體管，例如上拉晶體管Pl和P2、下拉晶體管Nl和N2。此 夕F，還可W同時形成半導體器件中除SRAM單元之外的其他器件，例如晶體管、二極管等，在 此并不進行限定。關于步驟Al至A5中同時形成其他部件的具體實現(xiàn)方式，本領域的技術 人員參照現(xiàn)有技術可W實現(xiàn)，此處不再寶述。
[0076] 根據本發(fā)明實施例的半導體器件的制造方法制造的半導體器件，由于所包括的 SRAM單元中的傳輸口晶體管的源極和漏極相對于柵極結構非對稱設置，因此相對于現(xiàn)有技 術具有更好的讀噪聲容限和寫噪聲容限。
[0077] 本發(fā)明的再一個實施例提供一種電子裝置，包括半導體器件W及與所述半導體器 件相連的電子組件。其中，該半導體器件為如上所述的半導體器件。該電子組件，可W為分 立器件、集成電路等任何電子組件。
[007引示例性地，所述半導體器件包括SRAM單元，其中所述SRAM單元包括：作為上拉晶 體管的第一 PMOS晶體管和第二PMOS晶體管、作為下拉晶體管的第一 NMOS晶體管和第二 NMOS晶體管、W及作為傳輸口晶體管的第S NMOS晶體管和第四NMOS晶體管，其中，在每個 所述傳輸口晶體管中，源極和漏極相對于柵極結構非對稱設置。
[0079] 本實施例的電子裝置，可W是手機、平板電腦、筆記本電腦、上網本、游戲機、電視 機、VCD、DVD、導航儀、照相機、攝像機、錄音筆、MP3、MP4、PSP等任何電子產品或設備，也可 為任何包括上述半導體器件的中間產品。
[0080] 本發(fā)明實施例的電子裝置，由于使用了上述的半導體器件，因而同樣具有上述優(yōu) 點。
[0081] 本發(fā)明已經通過上述實施例進行了說明，但應當理解的是，上述實施例只是用于 舉例和說明的目的，而非意在將本發(fā)明限制于所描述的實施例范圍內。此外本領域技術人 員可W理解的是，本發(fā)明并不局限于上述實施例，根據本發(fā)明的教導還可W做出更多種的 變型和修改，運些變型和修改均落在本發(fā)明所要求保護的范圍W內。本發(fā)明的保護范圍由 附屬的權利要求書及其等效范圍所界定。
【主權項】
1. 一種半導體器件，其特征在于，包括SRAM單元，其中所述SRAM單元包括：作為上拉 晶體管的第一 PMOS晶體管（P1)和第二PMOS晶體管（P2)、作為下拉晶體管的第一 NMOS晶 體管（N1)和第二NMOS晶體管（N2)、以及作為傳輸門晶體管的第三NMOS晶體管（N3)和第 四NMOS晶體管（N4)，其中，在每個所述傳輸門晶體管中，源極和漏極相對于柵極結構非對 稱設置。2. 如權利要求1所述的半導體器件，其特征在于，作為傳輸門晶體管的所述第三NMOS 晶體管包括源極（301)、漏極（302)和柵極結構（303)，其中，所述源極與所述柵極結構存在 交疊，所述漏極與所述柵極結構不存在交疊，所述源極和所述漏極的形狀相同，并且所述源 極的面積大于所述漏極的面積。3. 如權利要求1所述的半導體器件，其特征在于，作為傳輸門晶體管的所述第四NMOS 晶體管包括源極（401)、漏極（402)和柵極結構（403)，其中，所述漏極與所述柵極結構存在 交疊，所述源極與所述柵極結構不存在交疊，所述源極和所述漏極的形狀相同，并且所述源 極的面積小于所述漏極的面積。4. 如權利要求1所述的半導體器件，其特征在于，所述傳輸門晶體管的源極和漏極先 于所述傳輸門晶體管的柵極結構形成，并且，所述傳輸門晶體管的源極和漏極是分別通過 原位摻雜形成的。5. 如權利要求1所述的半導體器件，其特征在于，所述上拉晶體管、所述下拉晶體管以 及所述傳輸門晶體管為鰭型場效應晶體管。6. 如權利要求1所述的半導體器件，其特征在于，在所述SRAM單元中，所述第一 PMOS 晶體管與第一 NMOS晶體管構成第一 CMOS晶體管（101)，所述第二PMOS晶體管與所述第二 NMOS晶體管構成第二CMOS晶體管（102)，其中所述第一 CMOS晶體管的輸入端與所述第二 CMOS晶體管的輸出端相連，所述第一 CMOS晶體管的輸出端與所述第二CMOS晶體管的輸入 端相連； 所述第一 PMOS晶體管的源極和所述第二PMOS晶體管的源極均連接至電源電壓Vdd，所 述第一 NMOS晶體管的源極與所述第二NMOS晶體管的源極均連接至電源電壓Vss ; 所述第三NMOS晶體管的源極與位線相連，所述第三NMOS晶體管的漏極與所述第一 PMOS晶體管的漏極相連，所述第三NMOS晶體管的柵極與字線相連； 所述第四NMOS晶體管的源極與所述第二PMOS晶體管的漏極相連，所述第四NMOS晶體 管的柵極與字線相連，所述第四NMOS晶體管的漏極與另一位線相連。7. -種半導體器件的制造方法，其特征在于，所述半導體器件包括SRAM單元，所述 SRAM單元包括N型的傳輸門晶體管，其中所述方法包括： 步驟S101 :在半導體襯底（500)上形成在擬形成的所述傳輸門晶體管的第一電極位置 具有第一開口的第一掩膜層（600)，利用所述第一掩膜層進行刻蝕以在所述半導體襯底內 形成與所述第一開口相對應的第一溝槽（5010); 步驟S102 :通過原位摻雜在所述第一溝槽內形成所述傳輸門晶體管的第一電極； 步驟S103 :在所述半導體襯底上形成在擬形成的所述傳輸門晶體管的第二電極位置 具有第二開口的第二掩膜層（700)，利用所述第二掩膜層進行刻蝕以在所述半導體襯底內 形成與所述第二開口相對應的第二溝槽（5020); 步驟S104:通過原位摻雜在所述第二溝槽內形成所述傳輸門晶體管的第二電極 (502)，其中所述第二電極的面積大于所述第一電極的面積； 步驟S105 :在所述半導體襯底上形成柵極結構（503)，其中所述柵極結構與所述第一 電極存在交疊而與所述第二電極不存在交疊； 其中，所述第一電極為源極，所述第二電極為漏極；或者，所述第一電極為漏極，所述第 二電極為源極。8. 如權利要求7所述的半導體器件的制造方法，其特征在于，所述源極和所述漏極的 形狀相同。9. 如權利要求7所述的半導體器件的制造方法，其特征在于，在所述步驟S101中，在形 成所述第一掩膜層之前，對所述半導體襯底進行刻蝕以形成鰭型結構（5001)。10. 如權利要求7所述的半導體器件的制造方法，其特征在于，在所述步驟S104與所述 步驟S105之間還包括如下步驟： 對所述半導體襯底的形成有所述第一電極與所述第二電極的一側進行平坦化處理； 和/或，進行熱退火處理。11. 一種電子裝置，其特征在于，包括半導體器件以及與所述半導體器件相連的電子組 件，其中所述半導體器件包括SRAM單元，其中所述SRAM單元包括：作為上拉晶體管的第一 PMOS晶體管和第二PMOS晶體管、作為下拉晶體管的第一 NMOS晶體管和第二NMOS晶體管、 以及作為傳輸門晶體管的第三NMOS晶體管和第四NMOS晶體管，其中，在每個所述傳輸門晶 體管中，源極和漏極相對于柵極結構非對稱設置。
【文檔編號】H01L27/11GK105845680SQ201510019318
【公開日】2016年8月10日
【申請日】2015年1月14日
【發(fā)明人】張弓
【申請人】中芯國際集成電路制造(上海)有限公司