一種半導體器件及其制造方法和電子裝置的制造方法
【專利摘要】本發(fā)明提供一種半導體器件及其制造方法和電子裝置，涉及半導體技術(shù)領(lǐng)域。該半導體器件包括：半導體襯底，位于半導體襯底上的淺溝槽隔離；位于半導體襯底上的介電層；位于相鄰的淺溝槽隔離之間懸空的第一納米線和與第一納米線相接懸空的第二納米線；分別環(huán)繞第一納米線和第二納米線鄰近淺溝槽隔離的第一源極和第二源極；位于第一納米線和第二納米線交接區(qū)域的漏極；位于第一源極和漏極、第二源極和漏極之間分別環(huán)繞第一納米線和第二納米線的至少3個第一柵極和至少3個第二柵極；在第一柵極、第二柵極、漏極和第一納米線和第二納米線之間設置有電勢調(diào)節(jié)層。本發(fā)明的半導體器件具有高遷移率，可解決集成電路中晶體管數(shù)目及互連線增多所帶來的問題。
【專利說明】
一種半導體器件及其制造方法和電子裝置
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及半導體技術(shù)領(lǐng)域，具體而言涉及一種半導體器件及其制造方法和電子
目.ο
【背景技術(shù)】
[0002]在半導體技術(shù)領(lǐng)域中，神經(jīng)元器件是解決芯片中元件密度增加的問題的一個可選方案。
[0003]在神經(jīng)元器件中，通過電路實現(xiàn)組成人類的大腦、眼睛和類似物的神經(jīng)單元(nerve cell)的功能。特別地，神經(jīng)元器件分別加權(quán)多個輸入信號，并在該經(jīng)加權(quán)的信號的相加結(jié)果達到預定值時輸出預定的信號。這樣的神經(jīng)元器件包括加權(quán)裝置，其用于加權(quán)多個輸入信號，以及神經(jīng)元晶體管，在其中當施加到由多個輸入電極組成的柵極的輸入電壓的和達到預定值時，源極和漏極之間導通。該加權(quán)裝置對應神經(jīng)單元的神經(jīng)鍵，其由例如晶體管和場效應晶體管組成。該神經(jīng)元晶體管對應于神經(jīng)單元的單元主體。
[0004]隨著集成電路的發(fā)展及其集成度的提高，傳統(tǒng)的基于單一晶體管功能的硅集成電路，出現(xiàn)了很多困難的、急待解決的問題，而神經(jīng)元MOS晶體管(Neuron M0SFET，簡寫為neuMOS或vMOS)作為一種具有強大功能的單元晶體管,為解決集成電路中晶體管數(shù)目及互連線增多帶來的問題提供了一種有效的途徑。
【發(fā)明內(nèi)容】
[0005]在
【發(fā)明內(nèi)容】
部分中引入了一系列簡化形式的概念，這將在【具體實施方式】部分中進一步詳細說明。本發(fā)明的
【發(fā)明內(nèi)容】
部分并不意味著要試圖限定出所要求保護的技術(shù)方案的關(guān)鍵特征和必要技術(shù)特征，更不意味著試圖確定所要求保護的技術(shù)方案的保護范圍。
[0006]為了克服目前存在的問題，本發(fā)明實施例一提供一種半導體器件，包括:
[0007]半導體襯底，位于所述半導體襯底上的淺溝槽隔離；
[0008]位于所述半導體襯底上且位于相鄰的所述淺溝槽隔離之間的介電層；
[0009]位于相鄰的所述淺溝槽隔離之間且位于所述介電層上方的懸空的第一納米線和與所述第一納米線相接的懸空的第二納米線；
[0010]分別環(huán)繞所述第一納米線和所述第二納米線且鄰近淺溝槽隔離的第一源極和第二源極；
[0011]位于所述第一納米線和所述第二納米線交接區(qū)域且環(huán)繞所述第一納米線和所述第二納米線的漏極；
[0012]位于所述第一源極和所述漏極之間且環(huán)繞所述第一納米線的至少3個第一柵極；
[0013]位于所述第二源極和所述漏極之間且環(huán)繞所述第二納米線的至少3個第二柵極，
[0014]其中，所述第一柵極與所述第一納米線之間、所述第二柵極與所述第二納米線之間、在所述漏極與所述第一納米線、所述漏極和所述第二納米線之間設置有電勢調(diào)節(jié)層，位于所述漏極與所述第一納米線、所述漏極和所述第二納米線之間的電勢調(diào)節(jié)層部分環(huán)繞所述第一納米線和所述第二納米線。
[0015]進一步，所述第一納米線為P型，所述第二納米線為N型，所述第一納米線的材料包括鍺、III族元素或V族元素,所述第二納米線的材料包括InGaAs。
[0016]進一步，所述電勢調(diào)節(jié)層由內(nèi)向外包括第一高k介電層、多晶硅層和第二高k介電層。
[0017]進一步,所述第一高k介電層的厚度為I?3nm,所述多晶娃層的厚度為2?1nm,所述第二高k介電層的厚度為I?3nm。
[0018]進一步，位于所述漏極與所述第一納米線、所述漏極和所述第二納米線之間的電勢調(diào)節(jié)層沿所述第一納米線和所述第二納米線的徑向方向的截面為半環(huán)形，在所述半環(huán)形的電勢調(diào)節(jié)層的斷面與所述漏極之間還形成有絕緣層。
[0019]進一步,所述絕緣層的材料包括氧化石圭。
[0020]進一步，所述第一柵極和所述第二柵極的材料包括金屬，和/或，所述第一源極、第二源極和所述漏極的材料包括金屬。
[0021]本發(fā)明實施例二提供一種半導體器件的制造方法，包括:
[0022]步驟S1201:提供半導體襯底，在所述半導體襯底上形成淺溝槽隔離、位于相鄰的所述淺溝槽隔離之間的懸空的第一納米線和與所述第一納米線相接的懸空的第二納米線以及位于所述第一納米線和第二納米線下方的介電層；
[0023]步驟S1202:在所述第一納米線和所述第二納米線的外圍以及所述介電層上形成電勢調(diào)節(jié)層；
[0024]步驟S1203:形成位于相鄰的所述淺溝槽隔離之間且分別環(huán)繞所述第一納米線的至少3個第一柵極，和環(huán)繞所述第二納米線的至少3個第二柵極；
[0025]步驟S1204:去除位于所述至少3個第一柵極和至少3個第二柵極所在區(qū)域外側(cè)且鄰近所述淺溝槽隔離的部分電勢調(diào)節(jié)層，以暴露部分所述第一納米線和所述第二納米線.
[0026]步驟S1205:形成分別環(huán)繞部分暴露的所述第一納米線和所述第二納米線且鄰近淺溝槽隔離的第一源極和第二源極；
[0027]步驟S1206:去除位于所述第一納米線和所述第二納米線的相接區(qū)域的部分所述電勢調(diào)節(jié)層形成開口，以暴露部分所述第一納米線和所述第二納米線；
[0028]步驟S1207:在所述第一納米線和所述第二納米線的相接區(qū)域形成環(huán)繞所述第一納米線和所述第二納米線并填充所述開口的漏極。
[0029]進一步，所述第一納米線為P型，所述第二納米線為N型，所述第一納米線的材料包括鍺、III族元素或V族元素,所述第二納米線的材料包括InGaAs。
[0030]進一步，形成所述懸空的第一納米線的步驟包括:
[0031]提供半導體襯底，在所述半導體襯底上形成淺溝槽隔離，形成硬掩膜層并利用所述硬掩膜層對所述半導體襯底進行刻蝕以形成Σ型溝槽；
[0032]在所述Σ型溝槽內(nèi)形成鍺硅層；
[0033]去除所述硬掩膜層，對所述半導體襯底進行刻蝕以在所述鍺硅層的周圍形成凹槽；
[0034]通過氧化工藝在所述鍺硅層的外圍形成氧化硅層，對所述鍺硅層進行壓縮以形成經(jīng)壓縮的鍺硅層；
[0035]去除所述氧化硅層，對所述經(jīng)壓縮的鍺硅層進行退火以形成第一納米線；
[0036]在所述半導體襯底上形成位于相鄰的所述淺溝槽隔離之間的介電層。
[0037]進一步，形成懸空的所述第二納米線的步驟包括:
[0038]提供半導體襯底，在所述半導體襯底上形成淺溝槽隔離，形成硬掩膜層并利用所述硬掩膜層對所述半導體襯底進行刻蝕以形成Σ型溝槽；
[0039]在所述Σ型溝槽的底部和側(cè)壁形成緩沖層；
[0040]在所述緩沖層上和所述Σ型溝槽內(nèi)形成InGaAs材料層；
[0041]去除所述硬掩膜層，對所述半導體襯底進行刻蝕以在所述緩沖層的周圍形成凹槽；
[0042]刻蝕去除所述緩沖層；
[0043]對所述InGaAs材料層進行氫氣退火，以形成第二納米線；
[0044]在所述半導體襯底上形成位于相鄰的所述淺溝槽隔離之間的介電層。
[0045]進一步，所述緩沖層的材料為硅鍺。
[0046]進一步,所述步驟S1202包括:沉積第一高k介電層；在所述第一高k介電層之上沉積多晶5圭層；在所述多晶娃層之上沉積第—聞k介電層。
[0047]進一步，所述步驟S1206后和步驟S1207之前，還包括:在所述開口內(nèi)暴露的電勢調(diào)節(jié)層上形成絕緣層。
[0048]進一步，形成所述絕緣層的方法包括對所述開口內(nèi)暴露的電勢調(diào)節(jié)層進行氧化處理。
[0049]進一步,所述絕緣層的材料包括氧化石圭。
[0050]進一步，所述步驟S1203包括:
[0051]在所述第一納米線和所述第二納米線的外圍沉積金屬層；
[0052]對所述金屬層進行刻蝕以形成位于相鄰的所述淺溝槽隔離之間且環(huán)繞所述第一納米線的至少3個第一柵極和環(huán)繞所述第二納米線的至少3個第二柵極。
[0053]本發(fā)明實施例三提供一種電子裝置，包括電子組件以及與該電子組件相連的半導體器件，其中所述半導體器件包括:
[0054]半導體襯底，位于所述半導體襯底上的淺溝槽隔離；
[0055]位于所述半導體襯底上且位于相鄰的所述淺溝槽隔離之間的介電層；
[0056]位于相鄰的所述淺溝槽隔離之間且位于所述介電層上方的懸空的第一納米線和與所述第一納米線相接的懸空的第二納米線；
[0057]分別環(huán)繞所述第一納米線和所述第二納米線且鄰近淺溝槽隔離的第一源極和第二源極；
[0058]位于所述第一納米線和所述第二納米線交接區(qū)域且環(huán)繞所述第一納米線和所述第二納米線的漏極；
[0059]位于所述第一源極和所述漏極之間且環(huán)繞所述第一納米線的至少3個第一柵極；
[0060]位于所述第二源極和所述漏極之間且環(huán)繞所述第二納米線的至少3個第二柵極，
[0061]其中，所述第一柵極與所述第一納米線之間、所述第二柵極與所述第二納米線之間、在所述漏極與所述第一納米線、所述漏極和所述第二納米線之間設置有電勢調(diào)節(jié)層，位于所述漏極與所述第一納米線、所述漏極和所述第二納米線之間的電勢調(diào)節(jié)層部分環(huán)繞所述第一納米線和所述第二納米線。
[0062]進一步，所述第一納米線為P型，所述第二納米線為N型，所述第一納米線的材料包括鍺、III族元素或V族元素,所述第二納米線的材料包括InGaAs。
[0063]進一步，位于所述漏極與所述第一納米線、所述漏極和所述第二納米線之間的電勢調(diào)節(jié)層沿所述第一納米線和所述第二納米線的徑向方向的截面為半環(huán)形，在所述半環(huán)形的電勢調(diào)節(jié)層的斷面與所述漏極之間還形成有絕緣層。
[0064]本發(fā)明的半導體器件為互補型高遷移率無結(jié)納米線神經(jīng)元器件，包括一 P型神經(jīng)元納米線器件和與其相連接的一 N型InGaAs納米線器件，P型神經(jīng)元納米線器件和與其相連接的N型InGaAs納米線器件共用一個漏極作為信號輸出節(jié)點，因此本發(fā)明的半導體器件具有高遷移率，由于具有位于源極和漏極之間且環(huán)繞納米線的多個柵極，因而還可以解決集成電路中的晶體管數(shù)目及互連線增多所帶來的問題。
【附圖說明】
[0065]本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實施例及其描述，用來解釋本發(fā)明的原理。
[0066]附圖中:
[0067]圖1為本發(fā)明的一個實施例的一種半導體器件的結(jié)構(gòu)的三維立體示意圖，圖1A對應為沿圖1中剖面線A-A’所獲得結(jié)構(gòu)的剖面示意圖，圖1B為沿圖1中剖面線B-B’所獲得結(jié)構(gòu)的剖面示意圖，圖1C為沿圖1中剖面線C-C’所獲得結(jié)構(gòu)的剖面示意圖，圖1D為沿圖1中剖面線D-D’所獲得結(jié)構(gòu)的剖面示意圖，圖1E為沿圖1中剖面線E-E’所獲得結(jié)構(gòu)的剖面示意圖，圖1F為本發(fā)明的一個實施例的一種半導體器件結(jié)構(gòu)的等效電路圖；
[0068]圖2-圖9為本發(fā)明的另一個實施例的一種半導體器件的制造方法的相關(guān)步驟形成的結(jié)構(gòu)的三維立體示意圖，以及
[0069]圖2A對應為沿圖2中剖面線A-A’所獲得結(jié)構(gòu)的剖面示意圖，圖2B對應為沿圖2中剖面線B-B’所獲得結(jié)構(gòu)的剖面示意圖，
[0070]圖3A對應為沿圖3中剖面線A-A’所獲得結(jié)構(gòu)的剖面示意圖，
[0071]圖4A對應為沿圖4中剖面線A-A’所獲得結(jié)構(gòu)的剖面示意圖，
[0072]圖5A對應為沿圖5中剖面線A-A’所獲得結(jié)構(gòu)的剖面示意圖，
[0073]圖6A對應為沿圖6中剖面線A-A’所獲得結(jié)構(gòu)的剖面示意圖，圖6B為沿圖6中剖面線B-B’所獲得結(jié)構(gòu)的剖面示意圖，圖6C為沿圖6中剖面線C-C’所獲得結(jié)構(gòu)的剖面示意圖，圖6D為沿圖6中剖面線D-D’所獲得結(jié)構(gòu)的剖面示意圖，
[0074]圖7A對應為沿圖7中剖面線A-A’所獲得結(jié)構(gòu)的剖面示意圖，圖7B為沿圖7中剖面線B-B’所獲得結(jié)構(gòu)的剖面示意圖，
[0075]圖8A為圖8中剖面線位置開口區(qū)域的納米線結(jié)構(gòu)沿X軸方向的局部剖面示意圖，
[0076]圖SB為圖8中剖面線位置開口區(qū)域的納米線結(jié)構(gòu)沿Y軸方向的局部剖面示意圖，
[0077]圖9A對應為沿圖9中剖面線A-A’所獲得結(jié)構(gòu)的剖面示意圖，圖9B為沿圖9中剖面線B-B’所獲得結(jié)構(gòu)的剖面示意圖，圖9C為沿圖9中剖面線C-C’所獲得結(jié)構(gòu)的剖面示意圖，圖9D為沿圖9中剖面線D-D’所獲得結(jié)構(gòu)的剖面示意圖，圖9E為沿圖9中剖面線E-E’所獲得結(jié)構(gòu)的剖面示意圖；
[0078]圖10A、圖10B、圖10C、圖10D、圖10E、圖1OF和圖1OG為本發(fā)明的另一個實施例的一種半導體器件的制造方法中鍺納米線的一種示例性方法的相關(guān)步驟形成的示意圖；
[0079]圖11A、圖11B、圖11C、圖11D、圖11E、圖1lF和圖1lG為本發(fā)明的另一個實施例的一種半導體器件的制造方法中InGaAs納米線的一種示例性方法的相關(guān)步驟形成的示意圖；
[0080]圖12為本發(fā)明的另一個實施例的一種半導體器件的制造方法的示意性流程圖。
【具體實施方式】
[0081]在下文的描述中，給出了大量具體的細節(jié)以便提供對本發(fā)明更為徹底的理解。然而，對于本領(lǐng)域技術(shù)人員而言顯而易見的是，本發(fā)明可以無需一個或多個這些細節(jié)而得以實施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領(lǐng)域公知的一些技術(shù)特征未進行描述。
[0082]應當理解的是，本發(fā)明能夠以不同形式實施，而不應當解釋為局限于這里提出的實施例。相反地，提供這些實施例將使公開徹底和完全，并且將本發(fā)明的范圍完全地傳遞給本領(lǐng)域技術(shù)人員。在附圖中，為了清楚，層和區(qū)的尺寸以及相對尺寸可能被夸大。自始至終相同附圖標記表示相同的元件。
[0083]應當明白，當元件或?qū)颖环Q為“在...上”、“與...相鄰”、“連接至『或“耦合到”其它元件或?qū)訒r，其可以直接地在其它元件或?qū)由稀⑴c之相鄰、連接或耦合到其它元件或?qū)?，或者可以存在居間的元件或?qū)?。相反，當元件被稱為“直接在...上”、“與...直接相鄰”、“直接連接到”或“直接耦合到”其它元件或?qū)訒r，則不存在居間的元件或?qū)?。應當明白，盡管可使用術(shù)語第一、第二、第三等描述各種元件、部件、區(qū)、層和/或部分，這些元件、部件、區(qū)、層和/或部分不應當被這些術(shù)語限制。這些術(shù)語僅僅用來區(qū)分一個元件、部件、區(qū)、層或部分與另一個元件、部件、區(qū)、層或部分。因此，在不脫離本發(fā)明教導之下，下面討論的第一元件、部件、區(qū)、層或部分可表示為第二元件、部件、區(qū)、層或部分。
[0084]空間關(guān)系術(shù)語例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在這里可為了方便描述而被使用從而描述圖中所示的一個元件或特征與其它元件或特征的關(guān)系。應當明白，除了圖中所示的取向以外，空間關(guān)系術(shù)語意圖還包括使用和操作中的器件的不同取向。例如，如果附圖中的器件翻轉(zhuǎn)，然后，描述為“在其它元件下面”或“在其之下”或“在其下”元件或特征將取向為在其它元件或特征“上”。因此，示例性術(shù)語“在...下面”和“在...下”可包括上和下兩個取向。器件可以另外地取向(旋轉(zhuǎn)90度或其它取向)并且在此使用的空間描述語相應地被解釋。
[0085]在此使用的術(shù)語的目的僅在于描述具體實施例并且不作為本發(fā)明的限制。在此使用時，單數(shù)形式的“一”、“一個”和“所述/該”也意圖包括復數(shù)形式，除非上下文清楚指出另外的方式。還應明白術(shù)語“組成”和/或“包括”，當在該說明書中使用時，確定所述特征、整數(shù)、步驟、操作、元件和/或部件的存在，但不排除一個或更多其它的特征、整數(shù)、步驟、操作、元件、部件和/或組的存在或添加。在此使用時，術(shù)語“和/或”包括相關(guān)所列項目的任何及所有組合。
[0086]這里參考作為本發(fā)明的理想實施例(和中間結(jié)構(gòu))的示意圖的橫截面圖來描述發(fā)明的實施例。這樣，可以預期由于例如制造技術(shù)和/或容差導致的從所示形狀的變化。因此，本發(fā)明的實施例不應當局限于在此所示的區(qū)的特定形狀，而是包括由于例如制造導致的形狀偏差。例如，顯示為矩形的注入?yún)^(qū)在其邊緣通常具有圓的或彎曲特征和/或注入濃度梯度，而不是從注入?yún)^(qū)到非注入?yún)^(qū)的二元改變。同樣，通過注入形成的注入?yún)^(qū)可導致該注入?yún)^(qū)和注入進行時所經(jīng)過的表面之間的區(qū)中的一些注入。因此，圖中顯示的區(qū)實質(zhì)上是示意性的，它們的形狀并不意圖顯示器件的區(qū)的實際形狀且并不意圖限定本發(fā)明的范圍。
[0087]為了徹底理解本發(fā)明，將在下列的描述中提出詳細的步驟以及詳細的結(jié)構(gòu)，以便闡釋本發(fā)明的技術(shù)方案。本發(fā)明的較佳實施例詳細描述如下，然而除了這些詳細描述外，本發(fā)明還可以具有其他實施方式。
[0088]實施例一
[0089]下面，參照圖1以及圖1A、圖1B、圖1C、圖1D和圖1E來描述本發(fā)明的一個實施例提出的一種半導體器件的結(jié)構(gòu)。圖1為本發(fā)明的一個實施例的一種半導體器件的結(jié)構(gòu)的立體示意圖，圖1A對應為沿圖1中剖面線A-A’所獲得結(jié)構(gòu)的剖面示意圖，圖1B為沿圖1中剖面線B-B’所獲得結(jié)構(gòu)的剖面示意圖，圖1C為沿圖1中剖面線C-C’所獲得結(jié)構(gòu)的剖面示意圖，圖1D為沿圖1中剖面線D-D’所獲得結(jié)構(gòu)的剖面示意圖，圖1E為沿圖1中剖面線E-E’所獲得結(jié)構(gòu)的剖面示意圖。
[0090]本發(fā)明實施例的半導體器件包括神經(jīng)元納米線器件和與其相連接的InGaAs納米線器件，并且，除圖1所示的結(jié)構(gòu)之外，本發(fā)明實施例的半導體器件還可以包括其他組件，在此并不進行限定。
[0091]如圖1以及圖1A、圖1B、圖1C、圖1D和圖1E所示，本發(fā)明實施例的半導體器件包括半導體襯底100，位于所述半導體襯底100上的淺溝槽隔離(STI) 1001，位于所述半導體襯底100上且位于相鄰的所述淺溝槽隔離1001之間的介電層1002 ;示例性地，所述介電層1002可以是氧化硅(Si02)或氮氧化硅(S1N)。
[0092]本發(fā)明實施例的半導體器件還包括位于相鄰的所述淺溝槽隔離1001之間且位于所述介電層1002上方的懸空的第一納米線1011和與所述第一納米線1011相接的懸空的第二納米線1012。示例性地，第一納米線1011為P型，第二納米線1012為N型，第一納米線1011的材料包括鍺、III族元素或V族元素,第二納米線1012的材料包括InGaAs。
[0093]本發(fā)明實施例的半導體器件還包括分別環(huán)繞所述第一納米線1011和所述第二納米線1012且鄰近淺溝槽隔離1001的第一源極1041和第二源極1042，位于所述第一納米線1011和所述第二納米線1012交接區(qū)域且環(huán)繞所述第一納米線1011和所述第二納米線1012的漏極1043。
[0094]本發(fā)明實施例的半導體器件還包括位于所述第一源極1041和所述漏極1043之間且環(huán)繞所述第一納米線1011的至少3個第一柵極1031，位于所述第二源極1042和所述漏極1043之間且環(huán)繞所述第二納米線1012的至少3個第二柵極1032。
[0095]其中，所述第一柵極1031與所述第一納米線1011之間、所述第二柵極1032與所述第二納米線1012之間、在所述漏極1043與所述第一納米線1011、所述漏極1043和所述第二納米線1012之間設置有電勢調(diào)節(jié)層102，位于所述漏極1043與所述第一納米線1011、所述漏極1043和所述第二納米線1012之間的電勢調(diào)節(jié)層102部分環(huán)繞所述第一納米線1011和所述第二納米線1012。
[0096]示例性地，所述電勢調(diào)節(jié)層102由內(nèi)向外包括第一高k介電層1021、多晶硅層1022和第二高k介電層(1023)?？蛇x地，所述第一高k介電層的厚度為I?3nm，所述多晶石圭層的厚度為2?1nm,所述第二高k介電層的厚度為I?3nm。
[0097]在一個示例中，參考圖1C，位于所述漏極1043與所述第一納米線1011、所述漏極1043和所述第二納米線1012之間的電勢調(diào)節(jié)層102沿所述第一納米線1011和所述第二納米線1012的徑向方向的截面為半環(huán)形，在所述半環(huán)形的電勢調(diào)節(jié)層102的斷面與所述漏極1043之間還形成有絕緣層106，較佳地，所述絕緣層106可僅位于多晶硅層1022的斷面上。示例性地，所述絕緣層106的材料包括氧化石圭。
[0098]示例性地，所述第一柵極1031和所述第二柵極1032的材料包括金屬。第一柵極
1031和所述第二柵極1032可以包括各個材料，所述各個材料包含但不限于:某些金屬、金屬合金、金屬氮化物和金屬硅化物，及其層壓制件和其復合物。第一柵極1031和所述第二柵極1032也可以包括摻雜的多晶硅和多晶硅-鍺合金材料(S卩，具有從每立方厘米大約lel8到大約le22個摻雜原子的摻雜濃度)以及多晶硅金屬硅化物(polycide)材料(摻雜的多晶硅/金屬硅化物疊層材料)。所述第一源極1041、第二源極1042和所述漏極1043的材料包括金屬。
[0099]在本實施例的半導體器件中，第一源極1041與漏極1043之間的區(qū)域以及第二源極1042與漏極1043之間的區(qū)域構(gòu)成溝道區(qū)。溝道區(qū)的電勢可以通過改變電勢調(diào)節(jié)層102的狀態(tài)來調(diào)節(jié)。
[0100]在本實施例中，該至少3個第一柵極1031以及相應的第一源極1041和漏極1043構(gòu)成一個神經(jīng)元納米線器件，該至少3個第一柵極1031可以統(tǒng)計稱作柵極結(jié)構(gòu)，每個柵極1031分別連接相應的輸入電壓。假定該至少3個柵極1031的數(shù)量為k(k為大于等于3的整數(shù))，則第一個柵極103連接輸入電壓Vgl，第二個柵極103連接輸入電壓Vg2……第k個柵極1031連接輸入電壓Vgk。其中，Vgl至Vgk的加權(quán)值決定著第一源極1041和漏極1043之間的導通與否，當加權(quán)值大于等于開啟電壓時，第一源極1041和漏極1043之間導通。
[0101]同樣，該至少3個第二柵極1032以及相應的第二源極1042和漏極1043構(gòu)成一個InGaAs納米線器件，每個第二柵極1032均連接輸入電壓。
[0102]P型神經(jīng)元納米線器件和與其相連接的N型InGaAs納米線器件上的每一個獨立的柵極輸出均通過同一個電勢調(diào)節(jié)層102來調(diào)節(jié)以獲得最終的輸出信號。P型神經(jīng)元納米線器件和與其相連接的N型InGaAs納米線器件構(gòu)成一個互補型高遷移率無結(jié)納米線神經(jīng)元器件。
[0103]本發(fā)明實施例的半導體器件包括P型神經(jīng)元納米線器件和與其相連接的N型InGaAs納米線器件，兩個納米線器件共用一個漏極作為半導體器件的信號輸出節(jié)點Vciut, P型神經(jīng)元納米線器件的源極1041接地Nss, N型InGaAs納米線器件的源極1042連接電源電壓Vdd，P型神經(jīng)元納米線器件和與其相連接的N型InGaAs納米線器件的每個獨立的柵極均連接一個輸入電壓Vl到Vn，其中η取自然數(shù)，如圖1F的等效電路所示。
[0104]本發(fā)明的半導體器件為互補型高遷移率無結(jié)納米線神經(jīng)元器件，包括一 P型神經(jīng)元納米線器件和與其相連接的一 N型InGaAs納米線器件，P型神經(jīng)元納米線器件和與其相連接的N型InGaAs納米線器件共用一個漏極作為信號輸出節(jié)點，因此本發(fā)明的半導體器件具有高遷移率，由于具有位于源極和漏極之間且環(huán)繞納米線的多個柵極，因而還可以解決集成電路中的晶體管數(shù)目及互連線增多所帶來的問題。
[0105]實施例二
[0106]下面，參照圖2-圖9、圖2A-2B、圖3A、圖4A、圖5A、圖6A-6D、圖7A-圖7B、圖8A-圖8B、圖9A-圖9E、圖1OA-圖10G、圖1lA-圖1lG對本發(fā)明的一個實施例的一種半導體器件的制造方法的相關(guān)步驟形成的結(jié)構(gòu)進行詳細描述。其中，圖1OA-圖1OG為本發(fā)明的另一個實施例的一種半導體器件的制造方法中鍺納米線的一種示例性方法的相關(guān)步驟形成的示意圖；圖1lA-圖1lG為本發(fā)明的另一個實施例的一種半導體器件的制造方法中InGaAs納米線的一種示例性方法的相關(guān)步驟形成的示意圖；圖12為本發(fā)明的另一個實施例的一種半導體器件的制造方法的示意性流程圖。
[0107]首先，執(zhí)行步驟Al，提供半導體襯底100，在所述半導體襯底100上形成淺溝槽隔離1001、位于相鄰的所述淺溝槽隔離1001之間的懸空的第一納米線1011和與所述第一納米線1011相接的第二納米線1012,以及位于所述第一納米線1011和第二納米線1012下方的介電層1002，如圖2、圖2A和圖2B所示。
[0108]其中，介電層1002的材料可以為氧化硅或其他合適的材料。第一納米線1011為P型，第二納米線1012為N型，所述第一納米線1011的材料包括鍺、III族元素或V族元素，所述第二納米線1012的材料包括InGaAs。
[0109]在一個實例中，第一納米線1011的制作可以通過如下步驟實現(xiàn):
[0110]首先，如圖1OA所示，提供半導體襯底100，在半導體襯底100上形成淺溝槽隔離(STI) 1001，在半導體襯底100上形成硬掩膜層600，利用硬掩膜層600對半導體襯底100進行刻蝕以形成Σ型溝槽6001。
[0111]其中，硬掩膜層600的材料可以為氮化硅或其他合適的材料。刻蝕以形成Σ型溝槽6001的方法，可以采用現(xiàn)有的各種可行的方法。在圖1OA所示的結(jié)構(gòu)中，Σ型溝槽6001在垂直于紙面的方向的兩端分別與淺溝槽隔離(圖中未示出)相連。
[0112]接著，如圖1OB所示，在Σ型溝槽6001內(nèi)形成鍺硅層6002。
[0113]其中，形成鍺硅層6002的方法可以為外延生長法或其他合適的方法。示例地，所述鍺硅層為P型鍺硅層。
[0114]接著，如圖1OC所示，去除硬掩膜層600，刻蝕去除半導體襯底100位于鍺硅層6002周圍的部分。經(jīng)過刻蝕，在鍺硅層6002的周圍形成凹槽6003。
[0115]其中，去除硬掩膜層600的方法可以為刻蝕法或其他合適的方法。
[0116]刻蝕去除半導體襯底100位于鍺硅層6002周圍的部分的方法，可以為干法刻蝕、濕法刻蝕或其他合適的方法。該刻蝕為選擇性刻蝕，其具有半導體襯底100對鍺硅層6002高的蝕刻選擇比。
[0117]接著，如圖1OD所示，通過氧化在鍺硅層6002的外圍形成氧化硅層6003，對鍺硅層6002進行壓縮處理從而形成經(jīng)壓縮的鍺硅層6002’。其中，在本步驟中在凹槽6003的內(nèi)壁上也會形成氧化娃層6003。
[0118]接著，如圖1OE所示，去除氧化硅層6003。
[0119]其中，去除氧化硅層6003的方法可以為刻蝕法或其他合適的方法。
[0120]接著，如圖1OF所示，對該經(jīng)壓縮的鍺硅層6002’進行退火以形成第一納米線1011。其中，該退火可以為快速熱退火等各種可行的工藝。該退火工藝使第一納米線被平滑。
[0121]如圖1OG所示，在半導體襯底100上形成位于相鄰的淺溝槽隔離(STI) 1001之間的介電層1002。示例性地，介電層1002的材料為氧化硅。形成介電層1002的方法可以包括:對半導體襯底100進行氧化處理以形成介電層1002，然后進行濕法清洗。
[0122]其中，圖1OG的左圖與圖1OA至圖1OF—致，為沿Y方向的剖視圖；而圖1OG的右圖則為沿X方向的剖視圖。
[0123]經(jīng)過上述步驟完成對第一納米線1011及其下方的介電層1002的制作。
[0124]在另一實例中，形成與第一納米線1011相連的懸空的所述第二納米線1012的工藝包括以下步驟:
[0125]首先，如圖1lA所示，提供半導體襯底100，在所述半導體襯底100上形成淺溝槽隔離1001，形成硬掩膜層700并利用所述硬掩膜層700對所述半導體襯底100進行刻蝕以形成Σ型溝槽7001。
[0126]其中，所述半導體襯底100可與前述第一納米線制作時的半導體襯底為同一襯底。硬掩膜層700的材料可以為氮化硅或其他合適的材料。刻蝕以形成Σ型溝槽7001的方法，可以采用現(xiàn)有的各種可行的方法。在圖1lA所示的結(jié)構(gòu)中，Σ型溝槽7001在垂直于紙面的方向的兩端分別與淺溝槽隔離(圖中未示出)相連。并與前述步驟中形成的第一納米線相連。
[0127]接著，如圖1lB所示，在所述Σ型溝槽7001的底部和側(cè)壁形成緩沖層7002?？蛇x地，所述緩沖層7002的材料為硅鍺或其他具有半導體襯底對緩沖層的高的蝕刻選擇比的材料?？刹捎猛庋由L的方法或其他合適的方法形成硅鍺緩沖層。
[0128]接著，如圖1lC所示，在所述緩沖層7002上和所述Σ型溝槽7001內(nèi)形成InGaAs材料層7003?？刹捎猛庋由L或其他適合的沉積方法形成InGaAs材料層7003。
[0129]其中，外延生長可以采用低壓化學氣相沉積(LPCVD)、等離子體增強化學氣相沉積(PECVD)、超高真空化學氣相沉積(UHVCVD)、快速熱化學氣相沉積(RTCVD)和分子束外延(MBE)中的一種。
[0130]示例性地,所述InGaAs材料層為N型InGaAs材料層。
[0131 ] 接著，如圖1ID所示，去除所述硬掩膜層700，對所述半導體襯底100進行刻蝕以在所述緩沖層7002的周圍形成凹槽7004。
[0132]其中，去除硬掩膜層700的方法可以為刻蝕法或其他合適的方法。
[0133]刻蝕去除半導體襯底100位于鍺硅層7002周圍的部分的方法，可以為干法刻蝕、濕法刻蝕或其他合適的方法。該刻蝕為選擇性刻蝕，其具有半導體襯底100對鍺硅層7002高的蝕刻選擇比。
[0134]接著，如圖1lE所示，刻蝕去除所述緩沖層。該刻蝕可以為干法刻蝕或濕法刻蝕，該刻蝕具有緩沖層對InGaAs材料層7003高的選擇蝕刻比，以保證在完全去除緩沖層的同時不會對InGaAs材料層7003造成損傷。
[0135]接著，如圖1lF所示，對所述InGaAs材料層進行氫氣退火，以形成第二納米線1012。
[0136]對所述InGaAs材料層進行氫*氣退火,可使得InGaAs材料層更加圓滑的同時,還可所小InGaAs材料層的尺寸，進而形成最終的第二納米線1012。其他合適的退火方式也適用于本發(fā)明。
[0137]接著，如圖1lG所示，在所述半導體襯底上形成位于相鄰的所述淺溝槽隔離之間的介電層。
[0138]示例性地，介電層1002的材料為氧化硅。形成介電層1002的方法可以包括:對半導體襯底100進行氧化處理以形成介電層1002，然后進行濕法清洗。
[0139]其中，圖1lG的左圖與圖1lA至圖1lF—致，為沿Y方向的剖視圖；而圖1lG的右圖則為沿X方向的剖視圖。
[0140]經(jīng)過上述方法可形成與第一納米線相連接的第二納米線，之后，還可將位于第一納米線和第二納米線相接區(qū)域的淺溝槽隔離去除，以使相接后的第一納米線和第二納米線的完全懸浮。
[0141]接著，執(zhí)行步驟A2，在所述第一納米線1011和所述第二納米線1012的外圍以及所述介電層1002上形成電勢調(diào)節(jié)層102，如圖3和圖3A所示。
[0142]示例性地，電勢調(diào)節(jié)層102在第一納米線1011和所述第二納米線1012的外圍由內(nèi)向外包括高k介電層1021、多晶硅層1022和高k介電層1023，如圖3A所示。相應地，電勢調(diào)節(jié)層102在介電層1002上自下而上包括高k介電層1021、多晶硅層1022和高k介電層1023，如圖3A所示。
[0143]示例性地，形成電勢調(diào)節(jié)層102的方法可以包括:
[0144]先沉積高k介電層1021 ；
[0145]在所述高k介電層之上沉積多晶硅層1022 ；
[0146]在所述多晶硅層之上沉積高k介電層1023。
[0147]在形成電勢調(diào)節(jié)層102的過程中，所采用的沉積方法可以為ALD或CVD以及其他合適的方法。示例性地，高k介電層1021的厚度為I?3nm，多晶硅層1022的厚度為2?1nm,高k介電層1023的厚度為I?3nm。
[0148]接著，執(zhí)行步驟A3，形成位于相鄰的所述淺溝槽隔離1001之間且分別環(huán)繞所述第一納米線1011的至少3個第一柵極1031，和環(huán)繞所述第二納米線1012的至少3個第二柵極1032，如圖4和圖4A所示。
[0149]顯然，該至少3個第一柵極1031至少3個第二柵極1032也環(huán)繞位于第一納米線1011和第二納米線1012的外圍的電勢調(diào)節(jié)層102。
[0150]示例性地，形成該至少3個第一柵極1031至少3個第二柵極1032的方法包括:
[0151]在所述第一納米線和所述第二納米線的外圍沉積金屬層；
[0152]對所述金屬層進行刻蝕以形成位于相鄰的所述淺溝槽隔離之間且環(huán)繞所述第一納米線的至少3個第一柵極和環(huán)繞所述第二納米線的至少3個第二柵極。
[0153]其中，用于形成柵極的金屬層可以為銅、鋁或其他合適的材料。第一柵極1031和所述第二柵極1032可以包括各個材料，所述各個材料包含但不限于:某些金屬、金屬合金、金屬氮化物和金屬硅化物，及其層壓制件和其復合物。第一柵極1031和所述第二柵極1032也可以包括摻雜的多晶硅和多晶硅-鍺合金材料(即，具有從每立方厘米大約IelS到大約le22個摻雜原子的摻雜濃度)以及多晶硅金屬硅化物(polycide)材料(摻雜的多晶硅/金屬硅化物疊層材料)。
[0154]接著，執(zhí)行步驟A4，去除位于所述至少3個第一柵極1031和至少3個第二柵極1032所在區(qū)域外側(cè)且鄰近所述淺溝槽隔離1001的部分電勢調(diào)節(jié)層102，以暴露部分所述第一納米線1011和所述第二納米線1012，如圖5和圖5A所示。
[0155]其中，所選用的去除方法可以為刻蝕法或其他合適的方法。
[0156]示例性地，電勢調(diào)節(jié)層102位于相鄰的第一柵極1031和第二柵極1032之間的部分被保留，如圖5A所示。
[0157]接著，執(zhí)行步驟A5，形成分別環(huán)繞部分暴露的所述第一納米線1011和所述第二納米線1012且鄰近淺溝槽隔離1001的第一源極1041和第二源極1042，如圖6和圖6A-6D所
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[0158]示例性地，形成第一源極1041和第二源極1042的方法可以包括如下步驟:在半導體襯底100上形成在擬形成第一源極和第二源極的區(qū)域具有開口的掩膜層；在暴露的第一納米線1011和第二納米線1012的外圍沉積金屬層；對該金屬層進行刻蝕以形成第一源極1041和第二源極1042。
[0159]其中，用于形成第一源極和第二源極的金屬層可以為銅、鋁或其他合適的材料。
[0160]接著，執(zhí)行步驟A6，去除位于所述第一納米線1011和所述第二納米線1012的相接區(qū)域的部分所述電勢調(diào)節(jié)層102形成開口 105，以暴露部分所述第一納米線1011和所述第二納米線1012，如圖7、圖7A和圖7B所示。
[0161]去除所述電勢調(diào)節(jié)層102的方法可以采用干法刻蝕或濕法刻蝕等方法，所述刻蝕從電勢調(diào)節(jié)層102的頂部開始直到暴露部分相接區(qū)域的所述第一納米線1011和所述第二納米線1012。
[0162]如圖7A所示,示例性地，當所述電勢調(diào)節(jié)層102由內(nèi)向外包括高k介電層1021、多晶硅層1022和高k介電層1023時，則所述開口 105同時暴露高k介電層1021、多晶硅層1022和高k介電層1023的斷面。
[0163]接著，執(zhí)行步驟A7，在所述開口 105內(nèi)暴露的電勢調(diào)節(jié)層102上形成絕緣層106，如圖8、圖8A和圖8B所示。
[0164]本實施例中，形成所述絕緣層106的方法包括:對所述開口 105內(nèi)暴露的電勢調(diào)節(jié)層102進行氧化處理，則在暴露的電勢調(diào)節(jié)層的斷面上形成氧化物絕緣層106，在氧化處理過程中，多晶硅層1022的斷面被氧化形成絕緣層106，如圖8A和圖8B所示。上述方法僅是示例性地，還可以采用其他方法形成所述絕緣層106，例如化學氣相沉積、原子層沉積、磁控減射等。
[0165]可選地，所述絕緣層的材料包括氧化硅。所述絕緣層的材料還可以為其它適合的材料，例如氮化硅、氮氧化硅等。
[0166]接著，執(zhí)行步驟AS，在所述第一納米線1011和所述第二納米線1012的相接區(qū)域形成環(huán)繞所述第一納米線1011和所述第二納米線1012并填充所述開口 105的漏極1043，如圖9、圖9A、圖9B、圖9C、圖9D和圖9E所示。
[0167]示例性地，形成第一源極1041和第二源極1042的方法可以包括如下步驟:在半導體襯底100上擬形成漏極區(qū)域以外的區(qū)域形成掩膜層；在對應的漏極區(qū)域沉積金屬層，所述金屬層填充開口 105并環(huán)繞第一納米線1011和所述第二納米線1012 ;對該金屬層進行刻蝕以形成漏極1043。
[0168]如圖9C所示，顯然，所述漏極覆蓋暴露的第一納米線1011和第二納米線1012，也環(huán)繞位于第一納米線1011和第二納米線1012的外圍的電勢調(diào)節(jié)層102。
[0169]其中，用于形成漏極1043的金屬層可以為銅、鋁或其他合適的材料。
[0170]經(jīng)過上述步驟完成了對本發(fā)明半導體器件的制造過程。本領(lǐng)域的技術(shù)人員可以理解，除了上述的步驟Al至AS，在相鄰的步驟之間以及步驟AS之后，還可以包括其他可行的步驟，在此并不進行限定。
[0171]根據(jù)本發(fā)明的制作方法制作完成了一種互補型高遷移率無結(jié)納米線神經(jīng)元器件，包括一 P型神經(jīng)元納米線器件和與其相連接的一 N型InGaAs納米線器件，P型神經(jīng)元納米線器件和與其相連接的N型InGaAs納米線器件共用一個漏極作為信號輸出節(jié)點，P型神經(jīng)元納米線器件和與其相連接的N型InGaAs納米線器件上的每一個獨立的柵極輸出均通過同一個電勢調(diào)節(jié)層來調(diào)節(jié)以獲得最終的輸出信號。
[0172]因此，根據(jù)本發(fā)明的制作方法所獲得的半導體器件具有高遷移率，和優(yōu)異的性能，本發(fā)明的制作工藝簡單，兼容性好。由于具有位于源極和漏極之間且環(huán)繞納米線的多個柵極，因而還可以解決集成電路中的晶體管數(shù)目及互連線增多所帶來的問題。
[0173]圖12示出了本發(fā)明實施例提出的一種半導體器件的制造方法的一種示意性流程圖，用于簡要示出上述方法的典型流程。具體包括:
[0174]步驟S1201:提供半導體襯底，在所述半導體襯底上形成淺溝槽隔離、位于相鄰的所述淺溝槽隔離之間的懸空的第一納米線和與所述第一納米線相接的懸空的第二納米線以及位于所述第一納米線和第二納米線下方的介電層；
[0175]步驟S1202:在所述第一納米線和所述第二納米線的外圍以及所述介電層上形成電勢調(diào)節(jié)層；
[0176]步驟S1203:形成位于相鄰的所述淺溝槽隔離之間且分別環(huán)繞所述第一納米線的至少3個第一柵極，和環(huán)繞所述第二納米線的至少3個第二柵極；
[0177]步驟S1204:去除位于所述至少3個第一柵極和至少3個第二柵極所在區(qū)域外側(cè)且鄰近所述淺溝槽隔離的部分電勢調(diào)節(jié)層，以暴露部分所述第一納米線和所述第二納米線.
[0178]步驟S1205:形成分別環(huán)繞部分暴露的所述第一納米線和所述第二納米線且鄰近淺溝槽隔離的第一源極和第二源極；
[0179]步驟S1206:去除位于所述第一納米線和所述第二納米線的相接區(qū)域的部分所述電勢調(diào)節(jié)層形成開口，以暴露部分所述第一納米線和所述第二納米線；
[0180]步驟S1207:在所述第一納米線和所述第二納米線的相接區(qū)域形成環(huán)繞所述第一納米線和所述第二納米線并填充所述開口的漏極。
[0181]實施例三
[0182]本發(fā)明的再一個實施例提供一種電子裝置，其包括電子組件以及與該電子組件相連的半導體器件。其中，該半導體器件為如上所述的半導體器件或根據(jù)如上所述的半導體器件的制造方法制造的半導體器件。該電子組件可以為任何合適的組件。該半導體器件為一種互補型高遷移率無結(jié)納米線神經(jīng)元器件，包括一 P型神經(jīng)元納米線器件和與其相連接的一 N型InGaAs納米線器件，P型神經(jīng)元納米線器件和與其相連接的N型InGaAs納米線器件共用一個漏極作為信號輸出節(jié)點，P型神經(jīng)元納米線器件和與其相連接的N型InGaAs納米線器件上的每一個獨立的柵極輸出均通過同一個電勢調(diào)節(jié)層來調(diào)節(jié)以獲得最終的輸出信號。
[0183]示例性地，該半導體器件包括:半導體襯底，位于所述半導體襯底上的淺溝槽隔離；位于所述半導體襯底上且位于相鄰的所述淺溝槽隔離之間的介電層；位于相鄰的所述淺溝槽隔離之間且位于所述介電層上方的懸空的第一納米線和與所述第一納米線相接的懸空的第二納米線；分別環(huán)繞所述第一納米線和所述第二納米線且鄰近淺溝槽隔離的第一源極和第二源極；位于所述第一納米線和所述第二納米線交接區(qū)域且環(huán)繞所述第一納米線和所述第二納米線的漏極；位于所述第一源極和所述漏極之間且環(huán)繞所述第一納米線的至少3個第一柵極；位于所述第二源極和所述漏極之間且環(huán)繞所述第二納米線的至少3個第二柵極。
[0184]其中，所述第一柵極與所述第一納米線之間、所述第二柵極與所述第二納米線之間、在所述漏極與所述第一納米線、所述漏極和所述第二納米線之間設置有電勢調(diào)節(jié)層，位于所述漏極與所述第一納米線、所述漏極和所述第二納米線之間的電勢調(diào)節(jié)層部分環(huán)繞所述第一納米線和所述第二納米線。
[0185]示例性地，所述第一納米線的材料包括鍺、III族元素或V族元素，所述第二納米線的材料包括InGaAs。
[0186]在一個示例中，位于所述漏極與所述第一納米線、所述漏極和所述第二納米線之間的電勢調(diào)節(jié)層沿所述第一納米線和所述第二納米線的徑向方向的截面為半環(huán)形，在所述半環(huán)形的電勢調(diào)節(jié)層的斷面與所述漏極之間還形成有絕緣層。
[0187]本實施例的電子裝置，可以是手機、平板電腦、筆記本電腦、上網(wǎng)本、游戲機、電視機、V⑶、DVD、導航儀、照相機、攝像機、錄音筆、MP3、MP4、PSP等任何電子產(chǎn)品或設備，也可為任何包括該半導體器件的中間產(chǎn)品。
[0188]本發(fā)明實施例的電子裝置，由于包括了實施例一中的半導體器件，因而同樣具有上述優(yōu)點。
[0189]本發(fā)明已經(jīng)通過上述實施例進行了說明，但應當理解的是，上述實施例只是用于舉例和說明的目的，而非意在將本發(fā)明限制于所描述的實施例范圍內(nèi)。此外本領(lǐng)域技術(shù)人員可以理解的是，本發(fā)明并不局限于上述實施例，根據(jù)本發(fā)明的教導還可以做出更多種的變型和修改，這些變型和修改均落在本發(fā)明所要求保護的范圍以內(nèi)。本發(fā)明的保護范圍由附屬的權(quán)利要求書及其等效范圍所界定。
【主權(quán)項】
1.一種半導體器件，其特征在于，包括: 半導體襯底，位于所述半導體襯底上的淺溝槽隔離； 位于所述半導體襯底上且位于相鄰的所述淺溝槽隔離之間的介電層； 位于相鄰的所述淺溝槽隔離之間且位于所述介電層上方的懸空的第一納米線和與所述第一納米線相接的懸空的第二納米線； 分別環(huán)繞所述第一納米線和所述第二納米線且鄰近淺溝槽隔離的第一源極和第二源極； 位于所述第一納米線和所述第二納米線交接區(qū)域且環(huán)繞所述第一納米線和所述第二納米線的漏極； 位于所述第一源極和所述漏極之間且環(huán)繞所述第一納米線的至少3個第一柵極； 位于所述第二源極和所述漏極之間且環(huán)繞所述第二納米線的至少3個第二柵極， 其中，所述第一柵極與所述第一納米線之間、所述第二柵極與所述第二納米線之間、在所述漏極與所述第一納米線、所述漏極和所述第二納米線之間設置有電勢調(diào)節(jié)層，位于所述漏極與所述第一納米線、所述漏極和所述第二納米線之間的電勢調(diào)節(jié)層部分環(huán)繞所述第一納米線和所述第二納米線。2.如權(quán)利要求1所述的半導體器件，其特征在于，所述第一納米線為P型，所述第二納米線為N型，所述第一納米線的材料包括鍺、III族元素或V族元素，所述第二納米線的材料包括InGaAs。3.如權(quán)利要求1所述的半導體器件，其特征在于，所述電勢調(diào)節(jié)層由內(nèi)向外包括第一高k介電層、多晶硅層和第二高k介電層。4.如權(quán)利要求3所述的半導體器件，其特征在于，所述第一高k介電層的厚度為I?3nm,所述多晶娃層的厚度為2?1nm,所述第二高k介電層的厚度為I?3nm。5.如權(quán)利要求1所述的半導體器件，其特征在于，位于所述漏極與所述第一納米線、所述漏極和所述第二納米線之間的電勢調(diào)節(jié)層沿所述第一納米線和所述第二納米線的徑向方向的截面為半環(huán)形，在所述半環(huán)形的電勢調(diào)節(jié)層的斷面與所述漏極之間還形成有絕緣層。6.如權(quán)利要求5所述的半導體器件，其特征在于，所述絕緣層的材料包括氧化硅。7.如權(quán)利要求1所述的半導體器件，其特征在于，所述第一柵極和所述第二柵極的材料包括金屬，和/或，所述第一源極、第二源極和所述漏極的材料包括金屬。8.一種半導體器件的制造方法，其特征在于，包括: 步驟S1201:提供半導體襯底，在所述半導體襯底上形成淺溝槽隔離、位于相鄰的所述淺溝槽隔離之間的懸空的第一納米線和與所述第一納米線相接的懸空的第二納米線以及位于所述第一納米線和第二納米線下方的介電層； 步驟S1202:在所述第一納米線和所述第二納米線的外圍以及所述介電層上形成電勢調(diào)節(jié)層； 步驟S1203:形成位于相鄰的所述淺溝槽隔離之間且分別環(huán)繞所述第一納米線的至少3個第一柵極，和環(huán)繞所述第二納米線的至少3個第二柵極； 步驟S1204:去除位于所述至少3個第一柵極和至少3個第二柵極所在區(qū)域外側(cè)且鄰近所述淺溝槽隔離的部分電勢調(diào)節(jié)層，以暴露部分所述第一納米線和所述第二納米線； 步驟S1205:形成分別環(huán)繞部分暴露的所述第一納米線和所述第二納米線且鄰近淺溝槽隔離的第一源極和第二源極； 步驟S1206:去除位于所述第一納米線和所述第二納米線的相接區(qū)域的部分所述電勢調(diào)節(jié)層形成開口，以暴露部分所述第一納米線和所述第二納米線； 步驟S1207:在所述第一納米線和所述第二納米線的相接區(qū)域形成環(huán)繞所述第一納米線和所述第二納米線并填充所述開口的漏極。9.根據(jù)權(quán)利要求8所述的制造方法，其特在于，所述第一納米線為P型，所述第二納米線為N型，所述第一納米線的材料包括鍺、III族元素或V族元素，所述第二納米線的材料包括 InGaAs。10.根據(jù)權(quán)利要求8所述的制造方法，其特在于，形成所述懸空的第一納米線的步驟包括: 提供半導體襯底，在所述半導體襯底上形成淺溝槽隔離，形成硬掩膜層并利用所述硬掩膜層對所述半導體襯底進行刻蝕以形成Σ型溝槽； 在所述Σ型溝槽內(nèi)形成鍺硅層； 去除所述硬掩膜層，對所述半導體襯底進行刻蝕以在所述鍺硅層的周圍形成凹槽；通過氧化工藝在所述鍺硅層的外圍形成氧化硅層，對所述鍺硅層進行壓縮以形成經(jīng)壓縮的鍺硅層； 去除所述氧化硅層，對所述經(jīng)壓縮的鍺硅層進行退火以形成第一納米線； 在所述半導體襯底上形成位于相鄰的所述淺溝槽隔離之間的介電層。11.根據(jù)權(quán)利要求8所述的制造方法，其特在于，形成懸空的所述第二納米線的步驟包括: 提供半導體襯底，在所述半導體襯底上形成淺溝槽隔離，形成硬掩膜層并利用所述硬掩膜層對所述半導體襯底進行刻蝕以形成Σ型溝槽； 在所述Σ型溝槽的底部和側(cè)壁形成緩沖層； 在所述緩沖層上和所述Σ型溝槽內(nèi)形成InGaAs材料層； 去除所述硬掩膜層，對所述半導體襯底進行刻蝕以在所述緩沖層的周圍形成凹槽； 刻蝕去除所述緩沖層； 對所述InGaAs材料層進行氫氣退火，以形成第二納米線； 在所述半導體襯底上形成位于相鄰的所述淺溝槽隔離之間的介電層。12.根據(jù)權(quán)利要求11所述的制造方法，其特在于，所述緩沖層的材料為硅鍺。13.根據(jù)權(quán)利要求8所述的制造方法，其特征在于，所述步驟S1202包括:沉積第一高k介電層；在所述第一高k介電層之上沉積多晶娃層；在所述多晶娃層之上沉積第二高k介電層。14.根據(jù)權(quán)利要求8所述的制造方法，其特征在于，所述步驟S1206后和步驟S1207之前，還包括:在所述開口內(nèi)暴露的電勢調(diào)節(jié)層上形成絕緣層。15.根據(jù)權(quán)利要求14所述的制造方法，其特征在于，形成所述絕緣層的方法包括對所述開口內(nèi)暴露的電勢調(diào)節(jié)層進行氧化處理。16.根據(jù)權(quán)利要求14所述的制造方法，其特征在于，所述絕緣層的材料包括氧化硅。17.根據(jù)權(quán)利要求8所述的制造方法，其特征在于，所述步驟S1203包括: 在所述第一納米線和所述第二納米線的外圍沉積金屬層； 對所述金屬層進行刻蝕以形成位于相鄰的所述淺溝槽隔離之間且環(huán)繞所述第一納米線的至少3個第一柵極和環(huán)繞所述第二納米線的至少3個第二柵極。18.一種電子裝置，其特征在于，包括電子組件以及與該電子組件相連的半導體器件，其中所述半導體器件包括: 半導體襯底，位于所述半導體襯底上的淺溝槽隔離； 位于所述半導體襯底上且位于相鄰的所述淺溝槽隔離之間的介電層； 位于相鄰的所述淺溝槽隔離之間且位于所述介電層上方的懸空的第一納米線和與所述第一納米線相接的懸空的第二納米線； 分別環(huán)繞所述第一納米線和所述第二納米線且鄰近淺溝槽隔離的第一源極和第二源極； 位于所述第一納米線和所述第二納米線交接區(qū)域且環(huán)繞所述第一納米線和所述第二納米線的漏極； 位于所述第一源極和所述漏極之間且環(huán)繞所述第一納米線的至少3個第一柵極； 位于所述第二源極和所述漏極之間且環(huán)繞所述第二納米線的至少3個第二柵極， 其中，所述第一柵極與所述第一納米線之間、所述第二柵極與所述第二納米線之間、在所述漏極與所述第一納米線、所述漏極和所述第二納米線之間設置有電勢調(diào)節(jié)層，位于所述漏極與所述第一納米線、所述漏極和所述第二納米線之間的電勢調(diào)節(jié)層部分環(huán)繞所述第一納米線和所述第二納米線。19.根據(jù)權(quán)利要求18所述的電子裝置，其特在于，所述第一納米線為P型，所述第二納米線為N型，所述第一納米線的材料包括鍺、III族元素或V族元素，所述第二納米線的材料包括InGaAs。20.根據(jù)權(quán)利要求18所述的電子裝置，其特在于，位于所述漏極與所述第一納米線、所述漏極和所述第二納米線之間的電勢調(diào)節(jié)層沿所述第一納米線和所述第二納米線的徑向方向的截面為半環(huán)形，在所述半環(huán)形的電勢調(diào)節(jié)層的斷面與所述漏極之間還形成有絕緣層。
【文檔編號】B82Y10/00GK105990372SQ201510086617
【公開日】2016年10月5日
【申請日】2015年2月17日
【發(fā)明人】肖德元
【申請人】中芯國際集成電路制造(上海)有限公司