專利名稱：相加比較選擇電路及使用該電路的維特比解碼器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及相加比較選擇電路，特別是利用加法器與比較器同時并行處理來提升處理速度的相加比較選擇電路，藉以提升使用該相加比較選擇電路的維特比(Viterbi)解碼器的處理速度。
背景技術(shù)：
部分響應(yīng)最大可能性(Partial Response Maximum Likelihood，以下簡稱PRML)系統(tǒng)可較可靠地從光盤/數(shù)字多用視盤(Compact Disk/Digital VrsatileDisk，CD/DVD)上讀取(retrieve)8至14位調(diào)制(Eight-to-Fifteen Modulation，EFM)信號。而維特比解碼器則經(jīng)常被使用于該P(yáng)RML系統(tǒng)，藉以實(shí)現(xiàn)最大可能性檢測。
圖1(A)顯示一般的維特比解碼器的方塊圖。如該圖所示，維特比解碼器一般包含一分支測量值(branch metric)產(chǎn)生單元11、一相加比較選擇(Add-Compare-Select，以下簡稱ACS)單元12、以及一存活路徑存儲器(Survivorpath memory)及解碼單元(decoding unit)13。分支測量值產(chǎn)生單元11根據(jù)編碼數(shù)據(jù)計(jì)算出每個分支所對應(yīng)的測量值(metric)，并輸出給ACS單元12。該分支測量值產(chǎn)生單元11的計(jì)算方法一般是求出編碼數(shù)據(jù)與該分支的預(yù)估數(shù)據(jù)之間的距離，例如平均平方間距(Mean-Square-Distance)。而ACS單元12則根據(jù)各分支測量值以及各狀態(tài)測量值(state metric)的相加結(jié)果中，選擇出最小的相加結(jié)果作為存活的狀態(tài)測量值，并輸出比較值作為決定位，此決定位送至存活路徑存儲器13用于選擇所對應(yīng)的存活路徑。存活存儲器及解碼單元13則利用一存活存儲器記錄各狀態(tài)的結(jié)果，并利用一解碼單元(例如一多數(shù)表決電路(majority vote circuit))來選擇出一數(shù)據(jù)作為解碼數(shù)據(jù)。
圖1(B)顯示圖1(A)的ACS單元中的ACS處理器的結(jié)構(gòu)圖，其中SM0(k-1)與SM3(k-1)分別為狀態(tài)S0與狀態(tài)S3的狀態(tài)測量值(state metric)，而BM0，0(k-1)與BM3，0(k-1)分別為狀態(tài)S0與狀態(tài)S3至狀態(tài)S0的分支測量值(Branchmetric)。該圖假設(shè)該ACS處理器是用來選擇狀態(tài)0與狀態(tài)3的一狀態(tài)值作為存活狀態(tài)值。如該圖所示，一般的ACS單元中的ACS處理器包含兩個加法器15、15’、一比較器(C)16、以及一選擇器(S)17。該ACS處理器利用加法器15將SM0(k-1)與BM0，0(k-1)相加產(chǎn)生第一候選值，并利用加法器15’將SM3(k-1)與BM3，0(k-1)相加產(chǎn)生第二候選值。接著，該ACS處理器利用比較器16與選擇器17比較第一候選值與第二候選值，并選擇較小的候選值輸出至狀態(tài)緩存器(未圖標(biāo))，并將比較值作為決定位輸出至存活存儲器及解碼單元13。
圖2(A)顯示四個狀態(tài)的格子圖(Trellis diagram)的例子、圖2(B)顯示對應(yīng)圖2(A)格子圖的維特比解碼器中的ACS單元的方塊圖。由于圖2(A)為四個狀態(tài)的格子圖，所以如圖2(B)所示，ACS單元12具有四個ACS處理器121～124、以及四個狀態(tài)緩存器125～128。ACS單元12的ACS處理器121～124除了將所產(chǎn)生的測量值傳回狀態(tài)緩存器125～128外，還將輸出決定位至存活存儲器及解碼單元13。ACS處理器121接收狀態(tài)緩存器125與127的狀態(tài)測量值，并與分支測量值相加后，選擇較小的相加結(jié)果作為存活測量值，且回存至狀態(tài)緩存器125，同時將比較值(1或0)作為決定位輸出。ACS處理器122接收狀態(tài)緩存器125與127的狀態(tài)測量值，并與分支測量值相加后，選擇較小的相加結(jié)果作為存活測量值，且回存至狀態(tài)緩存器126，同時將比較值(1或0)作為決定位輸出。ACS處理器123與124處理方法亦相同。
圖3顯示圖2(B)中的ACS處理器的電路。如該圖所示，ACS處理器121包含兩個加法器1211、一比較器1212、以及一多路復(fù)用器1213。加法器1211用來將分支測量值與狀態(tài)測量值相加，而比較器1212用來比較兩加法器1211的輸出值。多路復(fù)用器1213則根據(jù)比較器1212的比較結(jié)果，從兩加法器1211的輸出值中選擇一輸出值作為新的狀態(tài)測量值。同時比較器1212的比較結(jié)果作為決定位輸出。由該圖1(B)與圖3可以清楚了解到，該ACS處理器的執(zhí)行順序是加法(Add)-＞比較(Compare)-＞選擇(Select)。由于比較單元必須在加法完成后才能處理，所以加法器與比較器無法并行處理。
其次，例如在解碼EFM信號的應(yīng)用上，由于EFM信號具有游程長度限制(Run length limited，以下簡稱RLL)的特性，亦即EFM信號的RLL特性中，定義最短的游程長度(run length)為3個最小記錄單位。所以，在針對EFM信號解碼時，根據(jù)EFM信號的游程長度限制可得到一個簡化的格子圖(trellisdiagram)，如圖4(A)所示。亦即，該格子圖有6個狀態(tài)，分別為狀態(tài)S0(000)、狀態(tài)S1(001)、狀態(tài)S2(011)、狀態(tài)S3(100)、狀態(tài)S4(110)、以及狀態(tài)S5(111)。由于最短的游程長度為3T，所以不會有(010)與(101)的狀態(tài)產(chǎn)生。而且，狀態(tài)S1(001)、狀態(tài)S2(011)、狀態(tài)S3(100)、以及狀態(tài)S4(110)只有一個分支(branch)。圖4(B)顯示對應(yīng)圖1(A)格子圖的分支值示意圖。維特比解碼器從格子圖中產(chǎn)生所有可能的輸入序列(input sequences)，并選擇最有可能的結(jié)果作為解碼結(jié)果。根據(jù)圖4(A)的格子圖，只有狀態(tài)S0與狀態(tài)S5是接收兩個輸入值，所以狀態(tài)S0與狀態(tài)S5需要判斷與選擇其中一個輸入序列。
圖5顯示一般應(yīng)用于圖4(A)格子圖的維特比解碼器的部分結(jié)構(gòu)圖。如該圖所示，該維特比解碼器包含一ACS單元52、以及存活存儲器及解碼單元13。由于格子圖已簡化，所以ACS單元52僅包含兩個ACS處理器521、522、兩個加法器、以及6個緩存器525～530。ACS處理器521接收狀態(tài)S0與狀態(tài)S3的狀態(tài)測量值，并與分支測量值相加，經(jīng)由比較選擇電路CS選擇較小的相加結(jié)果回存至狀態(tài)S0的緩存器525，同時將比較選擇電路CS的比較值作為決定位輸出至存活存儲器及解碼單元13的路徑0的多路復(fù)用器。ACS處理器522接收狀態(tài)S2與狀態(tài)S5的狀態(tài)測量值，并與分支測量值相加，經(jīng)由比較選擇電路CS選擇較小的相加結(jié)果回存至狀態(tài)S5的緩存器530，同時將比較選擇電路CS的比較值作為決定位輸出至存活存儲器及解碼單元13的路徑5的多路復(fù)用器。由于格子圖已簡化，存活存儲器及解碼單元13只有在路徑0與路徑5配置多路復(fù)用器，其余的路徑1～4只需將數(shù)據(jù)直接傳至另一路徑存儲器即可。路徑存儲器的長度可根據(jù)不同的格子圖來設(shè)計(jì)。存活存儲器及解碼單元13利用決定電路131，可為多數(shù)表決電路，從6個分支路徑所輸出的數(shù)據(jù)中，表決出多數(shù)的數(shù)據(jù)作為解碼數(shù)據(jù)輸出。
一般而言，現(xiàn)有技術(shù)的ACS單元為維特比解碼器在處理速度上的瓶頸，且ACS單元的ACS處理器無法直接以管線型式(pipelining)或并行處理(parallel processing)的方式來提升處理速度。

發(fā)明內(nèi)容
有鑒于上述問題，本發(fā)明的目的是提出一種用于維特比解碼器的相加比較選擇電路及相應(yīng)的維特比解碼器，用于改變ACS處理器的處理次序，使該ACS處理器的加法單元與比較單元可直接并行處理，藉以提升維特比解碼器的處理速度。
為達(dá)到上述目的，按照本發(fā)明的一個方面，提供了一種用于維特比解碼器的相加比較選擇電路，用來接收分支測量值并藉由比較、相加與選擇單元產(chǎn)生狀態(tài)測量值，并輸出決定位，該相加比較選擇電路包含復(fù)數(shù)個狀態(tài)緩存器，用來存儲復(fù)數(shù)個狀態(tài)測量值；以及復(fù)數(shù)個相加比較選擇處理器，接收所述分支測量值及存儲在狀態(tài)緩存器中的狀態(tài)測量值，并根據(jù)不同的分支測量值與狀態(tài)測量值的相加結(jié)果，產(chǎn)生新的狀態(tài)測量值后存儲至所述狀態(tài)緩存器，同時輸出決定位；所述相加比較選擇處理器包含一第一加法器，接收所述緩存器中的第一狀態(tài)測量值以及所述分支測量值，相加后產(chǎn)生一第一候選測量值；一第二加法器，接收所述緩存器中的第二狀態(tài)測量值以及所述分支測量值，相加后產(chǎn)生一第二候選測量值；一比較器，比較所述緩存器中的第一狀態(tài)測量值以及第二狀態(tài)測量值，并輸出一比較信號作為所述決定位；以及一第一多路復(fù)用器，根據(jù)所述比較信號選擇所述第一候選測量值或所述第二候選測量值作為所述新的狀態(tài)測量值。
按照本發(fā)明的另一個方面，提供了一種維特比解碼器，該解碼器包含分支測量值產(chǎn)生單元、相加比較選擇單元、以及存活存儲器及解碼單元所構(gòu)成，其中相加比較選擇單元包含復(fù)數(shù)個狀態(tài)緩存器，用來存儲復(fù)數(shù)個狀態(tài)測量值；以及復(fù)數(shù)個相加比較選擇處理器，接收分支測量值與存儲在狀態(tài)緩存器的狀態(tài)測量值，并根據(jù)不同的分支測量值與狀態(tài)測量值的相加結(jié)果，產(chǎn)生新的狀態(tài)測量值后存儲至狀態(tài)緩存器，并輸出決定位，其中，該相加比較選擇處理器包含一第一加法器，接收緩存器的第一狀態(tài)測量值以及分支測量值，相加后產(chǎn)生一第一候選測量值；一第二加法器，接收緩存器的第二狀態(tài)測量值以及分支測量值，相加后產(chǎn)生一第二候選測量值；一比較器，比較緩存器的第一狀態(tài)測量值以及第二狀態(tài)測量值，并輸出一比較信號作為決定位；以及一多路復(fù)用器，根據(jù)比較信號選擇第一候選測量值或第二候選測量值作為所述新的狀態(tài)測量值。
上面所述的相加比較選擇處理器還包含一第三加法器，接收緩存器的第一狀態(tài)測量值以及分支測量值，相加后產(chǎn)生一第三候選測量值；一第四加法器，接收緩存器的第二狀態(tài)測量值以及分支測量值，相加后產(chǎn)生一第四候選測量值；一第二多路復(fù)用器，根據(jù)比較器的比較信號選擇第三候選測量值或第四候選測量值作為所述新的狀態(tài)測量值。
由于相加比較選擇處理器的加法器與比較器并行處理，所以可提升維特比解碼器的處理速度。


圖1(A)顯示一般維特比解碼器的方塊圖。
圖1(B)顯示圖1(A)的ACS單元中的ACS處理器的結(jié)構(gòu)圖。
圖2(A)顯示四個狀態(tài)的格子圖的例子。
圖2(B)顯示對應(yīng)圖2(A)格子圖的維特比解碼器中的ACS單元的方塊圖。
圖3顯示圖2(B)中的ACS處理器的電路。
圖4(A)顯示根據(jù)EFM信號的游程長度限制所得到的簡化的格子圖。
圖5顯示一般應(yīng)用于圖4(A)格子圖的維特比解碼器的部分結(jié)構(gòu)圖。
圖6顯示運(yùn)算順序重新調(diào)整的ACS處理器的結(jié)構(gòu)圖。
圖7顯示本發(fā)明ACS處理器的電路，其中(A)為使用一個配置于多路復(fù)用器的后的加法器、(B)為使用兩個配置于多路復(fù)用器的前的加法器。
圖8顯示本發(fā)明維特比解碼器中ACS單元的方塊圖。
圖9顯示本發(fā)明維特比解碼器中ACS單元另一實(shí)施例的方塊圖。
圖10顯示圖9的PACS單元的電路。
圖11顯示本發(fā)明根據(jù)圖4(A)的格子圖所產(chǎn)生的ACS單元的數(shù)據(jù)流向圖。
附圖中的各個符號說明如下60、70、75 ACS處理器62、85、92 狀態(tài)緩存器63、CS 比較選擇單元 64、73、913加法器71、911、C 比較器 72、912 多路復(fù)用器80、90 ACS單元 81、91 PACSS 選擇器
具體實(shí)施例方式
以下參考圖式詳細(xì)說明本發(fā)明維特比解碼器。
首先，如圖1(B)所示，現(xiàn)有技術(shù)的維特比解碼器的ACS處理器的結(jié)構(gòu)是先進(jìn)行加法處理后，再利用比較選擇單元選出其中一個數(shù)據(jù)并輸出至緩存器，亦即運(yùn)算順序?yàn)橄嗉?＞比較-＞選擇。所以，該結(jié)構(gòu)無法直接將相加器與比較器的動作并行處理。有鑒于此，本發(fā)明為了提升ACS處理器的處理速度，特別將ACS處理器的運(yùn)算順序重新調(diào)整。
圖6顯示運(yùn)算順序重新調(diào)整的ACS處理器的結(jié)構(gòu)圖。如該圖所示，ACS處理器60將狀態(tài)測量值(state metric)緩存器62、62的位置移至比較選擇單元(CS)63之間，移動后的結(jié)果仍然維持與圖1(B)電路相同的功能。所以，該ACS處理器60的動作是先比較選擇緩存器62、62的值后，再進(jìn)行加法處理，亦即運(yùn)算順序?yàn)楸容^-＞選擇-＞相加，不同于現(xiàn)有技術(shù)的作法相加-＞比較-＞選擇的運(yùn)算順序。
圖7顯示本發(fā)明ACS處理器的電路，其中(A)為使用一個配置于多路復(fù)用器的后的加法器、(B)為使用兩個配置于多路復(fù)用器的前的加法器。如圖7(A)所示，該ACS處理器的電路70先利用比較器71比較兩個狀態(tài)測量值a、b的大小并產(chǎn)生比較值，并利用多路復(fù)用器72根據(jù)該比較值選擇較小的狀態(tài)測量值作為存活狀態(tài)測量值。狀態(tài)測量值a、b分別存儲在不同的狀態(tài)緩存器。接著，利用加法器73將選擇的存活狀態(tài)測量值與分支測量值c相加后成為新的狀態(tài)測量值，并回存至狀態(tài)緩存器。另外，比較器71的比較值作為決定位輸出。因此，該ACS處理器的電路70的輸出值O為O＝min(a、b)+c …(1)將式(1)的分支測量值c帶入min函數(shù)內(nèi)，則式(1)可轉(zhuǎn)換成為式(2)O＝min(a+c、b+c) …(2)圖7(B)即根據(jù)式(2)所產(chǎn)生的ACS處理器的電路。如該圖所示，由于該ACS處理器的電路75將加法器73移到多路復(fù)用器72的前，因此加法器73與比較器71可以并行處理。所以，根據(jù)該ACS處理器的電路75，其處理速度為(加法器的延遲時間+多路復(fù)用器的延遲時間)，或(比較器的延遲時間+多路復(fù)用器的延遲時間)，比現(xiàn)有技術(shù)的(加法器的延遲時間+比較器的延遲時間+多路復(fù)用器的延遲時間)的延遲時間要來的快。一般而言，加法器的延遲時間大約等于比較器的延遲時間，因此當(dāng)狀態(tài)測量值的位長度夠大，以致可以忽略多路復(fù)用器的延遲時間時，本發(fā)明ACS處理器的電路75的處理速度約可提升一倍。
圖8顯示本發(fā)明維特比解碼器中ACS單元的方塊圖。圖8的維特比解碼器以圖2(A)的四個狀態(tài)的格子圖作為例子，所以ACS單元80具有4個并行處理的PACS(parallel add-compare-select)單元75、以及8個狀態(tài)緩存器85，亦即相當(dāng)于每個狀態(tài)分支需要2個狀態(tài)緩存器85與一PACS單元75。ACS單元80的每個PACS單元81所輸出的狀態(tài)測量值需輸出到兩個狀態(tài)緩存器85。ACS單元80的PACS單元81的電路如圖7(B)的ACS處理器的電路75所示，其加法器73與比較器71可以并行處理，并輸出新的狀態(tài)測量值回存至狀態(tài)緩存器85，并輸出決定位至存活存儲器及解碼單元。
圖9顯示本發(fā)明維特比解碼器中ACS單元另一實(shí)施例的方塊圖。該實(shí)施例中，ACS單元90亦包含4個并行處理的PACS單元91、以及8個狀態(tài)緩存器92。該ACS單元90與ACS單元80的不同點(diǎn)為PACS單元91輸出兩個狀態(tài)測量值，分別輸出至不同的狀態(tài)緩存器92。圖10顯示圖9的PACS單元的電路。如該圖所示，該P(yáng)ACS單元91包含一比較器911、兩個多路復(fù)用器912、以及四個加法器913，亦即該P(yáng)ACS單元91比PACS單元75多一個多路復(fù)用器912與兩個加法器913。同時，該P(yáng)ACS單元91可接收兩個分支測量值，即第一分支測量值與第二分支測量值，在使用上更有彈性。所以，該P(yáng)ACS單元91可直接輸出兩個狀態(tài)測量值至不同的狀態(tài)緩存器92。
圖11顯示根據(jù)圖4(A)的格子圖所產(chǎn)生的ACS單元的數(shù)據(jù)流向圖，其中(A)為現(xiàn)有技術(shù)的ACS單元的數(shù)據(jù)流向圖，而圖(B)為本發(fā)明ACS單元的數(shù)據(jù)流向圖。圖11中粗線的部分為主要數(shù)據(jù)流向。由該圖可清楚了解到，圖11(A)中的現(xiàn)有技術(shù)的ACS單元，其數(shù)據(jù)流向在ACS處理器時必須先經(jīng)過加法器、比較器后，才經(jīng)由選擇器輸出數(shù)據(jù)。而圖11(B)中的本發(fā)明ACS單元，其數(shù)據(jù)流向在ACS處理器時，經(jīng)過加法器后即藉由選擇器輸出數(shù)據(jù)。在這個實(shí)施例中，本發(fā)明多了20％～30％的硬件成本，但可提升大約一倍的速度。因此，本發(fā)明ACS單元可有效縮短ACS處理器的數(shù)據(jù)處理時間，進(jìn)而提升ACS單元的數(shù)據(jù)處理速度。
以上雖以實(shí)施例說明本發(fā)明，但并不因此限定本發(fā)明的范圍，只要不脫離本發(fā)明的要旨，本領(lǐng)域技術(shù)人員可對其進(jìn)行各種變形或變更。
權(quán)利要求
1.一種用于維特比解碼器的相加比較選擇電路，用來接收分支測量值并藉由比較、相加與選擇單元產(chǎn)生狀態(tài)測量值，并輸出決定位，該相加比較選擇電路包含復(fù)數(shù)個狀態(tài)緩存器，用來存儲復(fù)數(shù)個狀態(tài)測量值；以及復(fù)數(shù)個相加比較選擇處理器，接收所述分支測量值及存儲在狀態(tài)緩存器中的狀態(tài)測量值，并根據(jù)不同的分支測量值與狀態(tài)測量值的相加結(jié)果，產(chǎn)生新的狀態(tài)測量值后存儲至所述狀態(tài)緩存器，同時輸出決定位；所述相加比較選擇處理器包含一第一加法器，接收所述緩存器中的第一狀態(tài)測量值以及所述分支測量值，相加后產(chǎn)生一第一候選測量值；一第二加法器，接收所述緩存器中的第二狀態(tài)測量值以及所述分支測量值，相加后產(chǎn)生一第二候選測量值；一比較器，比較所述緩存器中的第一狀態(tài)測量值以及第二狀態(tài)測量值，并輸出一比較信號作為所述決定位；以及一第一多路復(fù)用器，根據(jù)所述比較信號選擇所述第一候選測量值或所述第二候選測量值作為所述新的狀態(tài)測量值。
2.如權(quán)利要求1所述的相加比較選擇電路，其中所述第一多路復(fù)用器所輸出的狀態(tài)測量值存儲于至少一個所述狀態(tài)緩存器內(nèi)。
3.如權(quán)利要求2所述的相加比較選擇電路，其中所述第一多路復(fù)用器所輸出的狀態(tài)測量值同時存儲于兩個所述狀態(tài)緩存器內(nèi)。
4.如權(quán)利要求1所述的相加比較選擇電路，其中所述相加比較選擇處理器還包含一第三加法器，接收所述緩存器的第一狀態(tài)測量值以及所述分支測量值，相加后產(chǎn)生一第三候選測量值；一第四加法器，接收所述緩存器的第二狀態(tài)測量值以及所述分支測量值，相加后產(chǎn)生一第四候選測量值；一第二多路復(fù)用器，根據(jù)所述比較器的比較信號選擇所述第三候選測量值或所述第四候選測量值作為所述新的狀態(tài)測量值。
5.如權(quán)利要求4所述的相加比較選擇電路，其中所述第一多路復(fù)用器所輸出的狀態(tài)測量值存儲于一個所述狀態(tài)緩存器內(nèi)。
6.如權(quán)利要求5所述的相加比較選擇電路，其中所述第二多路復(fù)用器所輸出的狀態(tài)測量值存儲于另一個所述狀態(tài)緩存器內(nèi)。
7.如權(quán)利要求4所述的相加比較選擇電路，其中所述相加比較選擇處理器的加法器與比較器的動作同時進(jìn)行。
8.一種維特比解碼器，由分支測量值產(chǎn)生單元、相加比較選擇單元、以及存活存儲器及解碼單元所構(gòu)成，其特征為，所述相加比較選擇單元包含復(fù)數(shù)個狀態(tài)緩存器，用來存儲復(fù)數(shù)個狀態(tài)測量值；以及復(fù)數(shù)個相加比較選擇處理器，接收所述分支測量值和存儲在所述緩存器中的狀態(tài)測量值，并根據(jù)不同的分支測量值與狀態(tài)測量值的相加結(jié)果，產(chǎn)生新的狀態(tài)測量值后存儲至所述狀態(tài)緩存器，同時輸出決定位；所述相加比較選擇處理器包含一第一加法器，接收所述緩存器中的第一狀態(tài)測量值以及所述分支測量值，相加后產(chǎn)生一第一候選測量值；一第二加法器，接收所述緩存器中的第二狀態(tài)測量值以及所述分支測量值，相加后產(chǎn)生一第二候選測量值；一比較器，比較所述緩存器中的第一狀態(tài)測量值以及第二狀態(tài)測量值，并輸出一比較信號作為所述決定位；以及一第一多路復(fù)用器，根據(jù)所述比較信號選擇所述第一候選測量值或所述第二候選測量值作為所述新的狀態(tài)測量值。
9.如權(quán)利要求8所述的相加比較選擇電路，其中所述第一多路復(fù)用器所輸出的狀態(tài)測量值存儲于至少一個所述狀態(tài)緩存器內(nèi)。
10.如權(quán)利要求9所述的相加比較選擇電路，其中所述第一多路復(fù)用器所輸出的狀態(tài)測量值同時存儲于兩個所述狀態(tài)緩存器內(nèi)。
11.如權(quán)利要求8所述的相加比較選擇電路，其中所述相加比較選擇處理器還包含一第三加法器，接收所述緩存器中的第一狀態(tài)測量值以及所述分支測量值，相加后產(chǎn)生一第三候選測量值；一第四加法器，接收所述緩存器中的第二狀態(tài)測量值以及所述分支測量值，相加后產(chǎn)生一第四候選測量值；一第二多路復(fù)用器，根據(jù)所述比較器的比較信號選擇所述第三候選測量值或所述第四候選測量值作為所述新的狀態(tài)測量值。
12.如權(quán)利要求11所述的相加比較選擇電路，其中所述第一多路復(fù)用器所輸出的狀態(tài)測量值存儲于一個所述狀態(tài)緩存器內(nèi)。
13.如權(quán)利要求12所述的相加比較選擇電路，其中所述第二多路復(fù)用器所輸出的狀態(tài)測量值存儲于另一個所述狀態(tài)緩存器內(nèi)。
14.如權(quán)利要求11所述的相加比較選擇電路，其中所述相加比較選擇處理器的加法器與比較器的動作同時進(jìn)行。
全文摘要
一種相加比較選擇電路及使用該電路的維特比解碼器。該解碼器包括分支測量值產(chǎn)生單元、相加比較選擇單元、存活路徑存儲器及解碼單元。相加比較選擇單元包含復(fù)數(shù)個存儲狀態(tài)測量值的狀態(tài)緩存器；復(fù)數(shù)個相加比較選擇處理器，根據(jù)分支測量值與狀態(tài)測量值的相加結(jié)果產(chǎn)生新的狀態(tài)測量值，輸出決定位。該相加比較選擇處理器包含第一和第二加法器，分別接收緩存器的第一和第二狀態(tài)測量值及分支測量值，相加后產(chǎn)生第一和第二候選測量值；比較器，比較第一和第二狀態(tài)測量值，輸出比較信號作為決定位；多路復(fù)用器，根據(jù)比較信號選擇第一或第二候選測量值作為新的狀態(tài)測量值。由于加法器與比較器并行處理，所以可提升維特比解碼器的處理速度。
文檔編號H03M13/00GK1484385SQ0214276
公開日2004年3月24日 申請日期2002年9月20日 優(yōu)先權(quán)日2002年9月20日
發(fā)明者陳宏慶, 沈文仁 申請人:聯(lián)發(fā)科技股份有限公司