專利名稱：半導體集成電路器件的制作方法
技術領域：
本發(fā)明涉及被構成移位寄存器的半導體集成電路器件，這種移位寄存器可將輸入的串行數據轉換成并行數據，具體地說，涉及一種設有多個移位寄存器的半導體集成電路器件。
背景技術：
按照常規(guī)方式，在打印機磁頭驅動器等中，設置多個移位寄存器，這些移位寄存器可以逐位接收數據(即串行數據)，并在其中存儲所述數據。在這種移位寄存器中，輸入的串行數據是逐位分割的，然后將其轉換成并行數據，并提供給鎖存電路。然后，按照逐位確定的預定定時，將鎖存電路中存儲的所述數據的每一位從鎖存電路輸出給驅動器電路，從而可以對加熱電阻或者發(fā)光元件提供電流。
作為設有這種打印機磁頭驅動器的打印設備，已經提出過一種打印設備，其中將多個加熱元件分成多個塊，并且設置多個移位寄存器，移位寄存器的位數與各加熱元件塊的加熱元件數相同(見專利出版物1)。在這種打印設備中，每一塊的數據存儲在每個移位寄存器中，按不同的定時驅動各個移位寄存器。這就使得能夠分開正在進行數據輸出的移位寄存器和正在進行數據輸入的移位寄存器，從而能夠加快打印操作。
如上所述，當逐塊設置移位寄存器時，在半導體集成電路器件中可以設置多個移位寄存器。具體有如圖8所示那樣，在單獨一個半導體集成電路器件100中，建立一個64位的移位寄存器SRX(由觸發(fā)器FF1-FF64構成)和一個64位的移位寄存器SRY(由觸發(fā)器FF65-FF128構成)?，F在，半導體集成電路器件100具有輸入端SI1(接收輸入給移位寄存器SRX的串行數據)、時鐘輸入端CLK(接收時鐘信號)、輸出端SO1(從移位寄存器SRX輸出串行數據)，以及輸入端SI2(接收輸入給移位寄存器SRY的串行數據)。另外，所述移位寄存器SRX的觸發(fā)器FF1和移位寄存器SRY的觸發(fā)器FF65當中的每一個，在其輸入側都有輸入驅動器Din，移位寄存器SRX的觸發(fā)器FF64在其輸出側都有輸出驅動器Dout。
專利出版物1日本專利申請未審公開平5-229159。

發(fā)明內容
然而，在有如圖8所示的由移位寄存器SRX和SRY構成的半導體集成電路器件中，當將移位寄存器SRX和移位寄存器SRY作為一個128位的移位寄存器，使用從前者向后者輸入串行數據時，須經半導體集成電路器件100外部的被置于基板上的外部導線，將輸出端SO1和輸入端SI2連接在一起。這將導致從移位寄存器SRX的輸出緩沖器Dout，經過外部寄生負載電容(如置于基板上的外部導線)，到移位寄存器SRY的輸入緩沖器Din的數據傳輸延遲。
在這種情況下，圖9或圖10示出從時鐘輸入端CLK輸入的時鐘信號、觸發(fā)器FF64的輸入信號si64和輸出信號so64、觸發(fā)器FF65的輸入信號si65和輸出信號so65之間的相互關系。具體來說，在有如圖9所示時鐘信號的頻率很低的情況下，當從圖9(a)所示變化的時鐘信號升到高電平起經過了一段規(guī)定的時間t時，則如圖(c)所示那樣，觸發(fā)器FF64將輸出信號so64改變成與時鐘信號升高圖9(b)所示高電平時輸入信號si64所取值相應的值。
然后如圖9(d)所示，觸發(fā)器FF64的輸出信號so64延遲了時間td，并將它作為觸發(fā)器FF65的輸入信號si65予以輸入，這就改變了輸出信號so65，如圖9(e)所示，至于觸發(fā)器FF64，當從時鐘信號升高到高電平起經過了所述一段規(guī)定的時間t時，所達到的值與時鐘信號升到如圖9(d)所示的高電平時輸入信號si65所取值相對應的值。
在圖9所示的舉例中，時鐘頻率如圖9(a)所示是很低的，它的周期T大于所述規(guī)定時間t和延遲時間td之和(＝t+td)。這造成能夠使觸發(fā)器FF65的輸出信號so65對應于觸發(fā)器FF64的輸出信號so64。因此，能夠使移位寄存器SRX和SRY工作，而無數據損失。
現在，假定如圖10(a)所示那樣使時鐘頻率變高，它的周期小于所述規(guī)定時間t和延遲時間td之和(＝t+td)。輸入信號si64和輸出信號so64分別如圖10(b)和10(c)所示，由此，觸發(fā)器FF64可以對應于時鐘信號而工作。但是，給觸發(fā)器FF65的輸入信號si65的行為如圖10(d)所示那樣，輸入信號si65在時鐘信號升高后才改變。結果，如圖10(e)所示，觸發(fā)器FF65的輸出信號so65并不與觸發(fā)器FF64的輸出信號so64對應，導致在觸發(fā)器FF65中的數據損失。
鑒于上述常規(guī)方式碰到的問題，本發(fā)明的目的在于提供一種半導體集成電路器件，它由多個移位寄存器構成，并且在使它們按一個移位寄存器的輸出連接到另一個移位寄存器的輸入而工作時，即使在高頻下，所述半導體集成電路器件也能允許多個移位寄存器無故障地操作。
為實現上述目的，本發(fā)明提供一種半導體集成電路器件，它設有第一至第n移位寄存器；第一至第n輸入終端，它們接收提供給第一至第n移位寄存器的數據；第一開關，它電連接和斷開第k移位寄存器(其中k為整數，滿足1≤k≤n-1)的輸出端和第k+1移位寄存器的輸入端；第二開關，它電連接和斷開第k+1移位寄存器的輸入端和第k+1輸入終端，第k+1輸入終端用于接收輸入給第k+1移位寄存器的數據；選擇信號輸入終端，它接收選擇信號，以便切換第一開關和第二開關的接通/斷開。當按照組合方式使用第k移位寄存器和第k+1移位寄存器時，通過選擇信號使第一開關接通并使第二開關斷開。另一方面，當分開使用第k移位寄存器和第k+1移位寄存器時，通過選擇信號使第一開關斷開并使第二開關導通。
按照本發(fā)明的另一方面，一種半導體集成電路器件設有第一至第n移位寄存器；第一至第n輸入終端，它們接收提供給第一至第n移位寄存器的數據；以及開關控制部分，它按照接收輸入給第k+1移位寄存器(其中k滿足1≤k≤n-1)的數據的第k+1輸入終端是否連接到外部而執(zhí)行下述切換控制是否第k移位寄存器的輸出端和第k+1移位寄存器的輸入端連接在一起，抑或是第k+1輸入終端和第k+1移位寄存器連接在一起。當開關控制部分識別出第k+1輸入終端處于開路狀態(tài)，并且其中第k輸入終端未連接到外部時，第k移位寄存器的輸出端和第k+1移位寄存器的輸入端連接在一起；并且，第k+1輸入終端和第k+1移位寄存器的輸入端彼此斷開。當開關控制部分識別出第k+1輸入終端連接到外部并向那里輸入數據時，第k移位寄存器的輸出端和第k+1移位寄存器的輸入端彼此斷開；并且，第k+1輸入終端和第k+1移位寄存器的輸入端連接在一起。
按照本發(fā)明，設置多個移位寄存器，這些移位寄存器當中，一個移位寄存器的輸出端可在內部連接到相鄰移位寄存器的輸入端，而無需像常規(guī)實例那樣經過設置于基板上的外部導線使它們連在一起。因此，與常規(guī)實例不同，能夠防止由于外部寄生負載電容等的影響引起的移位寄存器之間的延遲。這就允許移位寄存器能在高頻時鐘下工作，即使在使相鄰移位寄存器按照組合方式工作時亦是如此。另外，按照本發(fā)明，通過自外部給各移位寄存器提供輸入，或者使來自外部的信號數目小于移位寄存器的數目，能夠選擇是否連接一個移位寄存器的輸入端與另一個移位寄存器的輸出端。這就能夠選擇是否分開使用抑或以組合方式使用半導體集成電路器件內的移位寄存器。
此外，按照本發(fā)明，還能代替常規(guī)實例中所要求的輸出端，由選擇信號輸入終端從每個移位寄存器向外部提供輸出。因此，與常規(guī)半導體集成電路器件相比，在不增加終端數目的情況下，即可實現這樣的輸出。此外，予以能夠按照輸入終端是否連接到外部而進行切換，就可以省去用于接收選擇信號的選擇信號輸入終端，從而可以減少終端數目。


圖1是表示設置第一實施例的多個移位寄存器的半導體集成電路器件內部結構的電路方塊圖；圖2是表示晶體管開關結構的電路圖；圖3是表示設置第一實施例的多個移位寄存器的半導體集成電路器件內部結構的另一實例電路的方塊圖；圖4是表示設置第二實施例的多個移位寄存器的半導體集成電路器件內部結構的電路方塊圖；圖5是表示設置第二實施例的多個移位寄存器的半導體集成電路器件內部結構的另一實例電路的方塊圖；圖6是表示由MOS晶體管構成并被包含在圖5的半導體集成電路器件中的電阻結構的示意圖；
圖7是表示設置第二實施例的多個移位寄存器的半導體集成電路器件內部結構的另一實例電路的方塊圖；圖8是表示常規(guī)的設置多個移位寄存器的半導體集成電路器件內部結構的電路方塊圖；圖9是表示在圖7的半導體集成電路器內所執(zhí)行的工作過程的部分定時圖；圖10是表示在圖7的半導體集成電路器內所執(zhí)行的工作過程的部分定時圖。
參考標號表1、1a、1b半導體集成電路器件2、20開關控制部分具體實施方式
[第一實施例]以下參照附圖描述本發(fā)明的第一實施例。圖1是表示第一實施例半導體集成電路器件內部結構的電路方塊圖。
圖1的半導體集成電路器件包括64位移位寄存器SR1，由觸發(fā)器FF1-FF64和輸入驅動器Din1構成；64位移位寄存器SR2，由觸發(fā)器FF65-FF128構成；輸入終端SI1，用以接收輸入給移位寄存器SR1的串行數據；時鐘輸入端CLK，用以接收時鐘信號；輸入終端SI2，用以接收輸入給移位寄存器SR2的串行數據；輸入驅動器Din2，它與輸入終端SI2連接；晶體管開關SWA，用以電連接和斷開觸發(fā)器FF64的輸出端和觸發(fā)器FF65的輸入端；晶體管開關SWB，用以電連接和斷開輸入驅動器Din2的輸出端和觸發(fā)器FF65的輸入端；選擇信號輸入終端SEL，用以接收選擇信號，以控制開關SWA和SWB的接通/斷開；以及反相器Inv，它與選擇信號輸入終端SEL連接。
如圖2所示，晶體管開關SWA和SWB當中的每一個都是由并聯(lián)連接的P溝道MOS晶體管Tp和N溝道MOS晶體管Tn構成。在晶體管開關SWA中，把經反相器Inv反相的選擇信號輸入到由MOS晶體管Tp組成的門電路，并把經過選擇信號輸入終端SEL輸入的選擇信號輸入到由MOS晶體管Tn組成的門電路。在晶體管開關SWB中，把經反相器Inv反相的選擇信號輸入到由MOS晶體管Tn組成的門電路，并把經過選擇信號輸入終端SEL輸入的選擇信號輸入到由MOS晶體管Tp組成的門電路。
當建立了這樣的連接并且利用移位寄存器SR1和SR2構成一個128位的移位寄存器時，從選擇信號輸入終端SEL輸入一個高電平，以此作為選擇信號，使開關SWA接通并使SWB斷開。相應地，從移位寄存器SR1的觸發(fā)器FF64輸出的數據經開關SWA被輸入到觸發(fā)器FF65的輸入端。
結果，在半導體集成電路器件1內，觸發(fā)器FF64的輸出端與觸發(fā)器FF65的輸入端連接在一起。因而，與圖8所示的常規(guī)結構不同，能夠省去位于觸發(fā)器FF64輸出端與觸發(fā)器FF65的輸入端之間的輸出驅動器Dout和輸入驅動器Din，并且不需要由在半導體集成電路器件外部而被設置于基板上的外部導線將它們連接在一起。這就能夠防止在觸發(fā)器FF64輸出端和觸發(fā)器FF65的輸入端之間出現延遲。
另一方面，當利用移位寄存器SR1和SR2構成兩個64位的移位寄存器，使數據分別從輸入終端SI1和SI2輸入到移位寄存器SR1和SR2時，從選擇信號輸入終端SEL輸入低電平，以此作為選擇信號，使開關SWA斷開并使SWB接通。結果，從輸入終端SI2輸入的數據經過輸入驅動器Din2和開關SWB被輸入到觸發(fā)器FF65的輸入端。
采用這種結構，當按照組合方式作為單獨一個移位寄存器使用安裝在半導體集成電路器件中的多個移位寄存器時，切換選擇信號，就能防止在一個移位寄存器的輸入端與相鄰移位寄存器的輸出端之間出現延遲。由此，即使使時鐘頻率較高時，也能防止在一個移位寄存器的輸入端與相鄰移位寄存器的輸出端之間出現數據損失。另外，還可以用選擇信號輸入終端SEL代替圖8所示常規(guī)結構中作為輸出終端SO1使用的終端，從而能夠通過使用像常規(guī)結構那樣多的終端而實現這種結構。
本實施例涉及的是在半導體集成電路器件中安裝兩個64位移位寄存器的情況。然而，應該理解，可以使用不同的位數的移位寄存器代替隨時64位移位寄存器。而且還應該理解，若不使用晶體管開關，也可以使用具有不同結構的開關，以此作為晶體管開關SWA、SWB。
進而有如圖3所示那樣，還可以利用n個移位寄存器SR1-SRn構成半導體集成電路器件，并且還要在相鄰的移位寄存器之間設置n-1個開關SWA1到SWAn-1以及n-1個開關SWB1到SWBn-1。在這種情況下，要設置n-1個選擇信號輸入終端SEL1到SELn-1以及n-1個反相器Inv1到Invn-1，并且把從這里提供的選擇信號和反相的選擇信號分別輸入到開關SWA1到SWAn-1和開關SWB1到SWBn-1。
另外，當從外部向移位寄存器SR2-SRn輸入數據時，使用輸入終端SI2-Sin以及輸入驅動器Din2-Dinn。因此，通過按照選擇信號切換開關SWA1到SWAn-1以及開關SWB1到SWBn-1的接通/斷開，就可以通過斷開或連接移位寄存器SR1-SRn而構成預期位數的移位寄存器。
應能理解，可以使選擇信號輸入終端的數目小于n-1，并且可以按照輸入到選擇信號輸入終端的選擇信號數目設置開關控制部分，用于控制開關SWA1到SWAn-1以及開關SWB1到SWBn-1的切換。
以下參照附圖描述本發(fā)明的第二實施例。圖4是表示本實施例半導體集成電路器件內部結構的電路方塊圖。應予說明的是，圖4所示的半導體集成電路器件中，以相同的標號標記與圖1所示半導體集成電路器件中目的相同的部件的對應部分，并省去對它們的詳細描述。
圖4的半導體集成電路器件1a包括移位寄存器SR1和SR2；輸入終端SI1和SI2；時鐘輸入端CLK，輸入驅動器Din2，晶體管開關SWA；晶體管開關SWB；開關控制部分2，根據輸入終端SI2的狀態(tài)，它產生用以控制開關SWA和SWB的接通/斷開的選擇信號，并將輸入到輸入端SI2的信號發(fā)送給輸入驅動器Din2；以及反相器Invx，用以使來自控制放大器2的選擇信號反相。把來自開關控制部分2的選擇信號輸入到開關SWA的由MOS晶體管Tp組成的門電路和開關SWB的由MOS晶體管Tn組成的門電路，還把經反相器Invx反相的選擇信號輸入到開關SWA的由MOS晶體管Tn組成的門電路以及開關SWB的由MOS晶體管Tp組成的門電路。
在上述結構的半導體集成電路器件1a中，開關控制部分2按照下述的3種狀態(tài)工作(1)未將輸入終端SI2連接到外部，也沒有任何數據輸入的狀態(tài)(高阻抗狀態(tài))；(2)將高電平作為來自外部的數據輸入到輸入終端SI2的狀態(tài)(高電平輸入狀態(tài))；(3)將低電平作為來自外部的數據輸入到輸入終端SI2的狀態(tài)(低電平輸入狀態(tài))；(1)高阻抗狀態(tài)在這種狀態(tài)下，從開關控制部分2輸出低電平，以此作為選擇信號，從而使開關SWA接通以及使開關SWB截止。因此，從移位寄存器SR1的觸發(fā)器FF64輸出的數據經開關SWA輸入到移位寄存器SR2的觸發(fā)器FF65的輸入端。按照這種方式，使移位寄存器SR1和SR2耦接在一起，借此形成一個128位的移位寄存器。
(2)高電平輸入狀態(tài)在這種狀態(tài)下，從開關控制部分2輸出高電平，以此作為選擇信號，從而使開關SWA截止以及使開關SWB接通。此外，從輸入終端SI2經過輸入驅動器Din2和開關SWB將高電平作為數據輸入到移位寄存器SR2的觸發(fā)器FF65的輸入端。
(3)低電平輸入狀態(tài)在這種狀態(tài)下，從開關控制部分2輸出低電平，以此作為選擇信號，從而使開關SWA截止以及使開關SWB接通。此外，從輸入終端SI2經過輸入驅動器Din2和開關SWB將低電平作為數據輸入到移位寄存器SR2的觸發(fā)器FF65的輸入端。
如(2)和(3)狀態(tài)所述的，當從外部將數據輸入到輸入終端SI2時，來自外部的數據經過開關控制部分2、輸入驅動器Din2和開關SWB輸入到移位寄存器SR2的觸發(fā)器FF65的輸入端。按照這種方式，使移位寄存器SR1和SR2斷開，由此形成兩個分開的64位的移位寄存器。
與第一實施例的半導體集成電路器件相比，采用這種結構，本實施例的半導體集成電路器件1a可以省去用來接收選擇信號的選擇信號輸入終端。應予說明的是，不使用晶體管開關，而是可以使用具有不同結構的開關作為晶體管開關SWA和SWB。
圖5表示本實施例結構的另一實例。采用這種結構，能夠省去晶體管開關SWB。如圖5所示的半導體集成電路器件1b，它包括電阻Ra和Rb，每個電阻的一端都連接到輸入終端SI2；反相器I1-I3，每個反相器都在它的輸入側與一個節(jié)點相連，電阻Ra和Rb在所述節(jié)點處連接在一起；反相器I4，用于接收反相器I3的輸出；“異或”電路EX1，用于接收反相器I2和I4的輸出；反相器I5，它接收“異或”電路EX1的輸出；N溝道MOS晶體管T1a和P溝道MOS晶體管T2a，它們的柵極處接收反相器I5的輸出；N溝道MOS晶體管T1b和P溝道MOS晶體管T2b，它們的柵極處接收“異或”電路EX1的輸出；P溝道MOS晶體管T3a和N溝道MOS晶體管T3b，它們的柵極處接收反相器I1的輸出。
按照這種結構，將電源電壓VDD加給電阻Ra的另一端，同時，電阻Rb的另一端接地。而且，將輸入給反相器I2的閾值設定為3/4VDD，這時的輸出電平從高變到低；將輸入給反相器I3的閾值設定為1/4VDD，這時的輸出電平從高變到低。具體來說，當反相器I2的輸入端處在0到3/4VDD范圍時，輸出高電平；當反相器I2的輸入端處在3/4VDD到VDD范圍時，輸出低電平。另外，當反相器I3的輸入端處在0到1/4VDD范圍時，輸出高電平；當反相器I3的輸入端處在1/4VDD到VDD范圍時，輸出低電平。輸入給反相器I1、I4、和I5的閾值可以是1/4VDD或者3/4VDD。
此外，將MOS晶體管T1a的漏極和MOS晶體管T1b的源極連接到移位寄存器SR1的觸發(fā)器FF64的輸出端，并將MOS晶體管T1a的源極和MOS晶體管T1b的漏極連接到移位寄存器SR2的觸發(fā)器FF65的輸入端。另外，將直流電壓VDD加給MOS晶體管T3a的源極，并使MOS晶體管T2a的源極連接到MOS晶體管T3a的漏極。使MOS晶體管T3b的源極接地，并使MOS晶體管T2b的源極連接到MOS晶體管T3b的漏極。使MOS晶體管T2a和T3a的漏極連接到移位寄存器SR2的觸發(fā)器FF65的輸入端。按照這種結構，MOS晶體管T1a和MOS晶體管T1b一起構成了晶體管開關。
(1)在高阻抗狀態(tài)下按照這種結構，當輸入終端SI1處于高阻抗狀態(tài)時，其中沒有任何數據從外部輸入這里，向反相器I1-I3輸入VDD/2，這個VDD/2是通過電阻Ra和Rb對直流電壓分壓獲得的。結果，從反相器I2輸出高電平，從反相器I3輸出低電平。這將使接收反相器I3輸出的反相器I4輸出高電平，使接收反相器I2和I4輸出的“異或”電路EX1輸出低電平，從而使接收“異或”電路EX1輸出的反相器I5輸出高電平。
然后，將輸出低電平的“異或”電路EX1的輸出輸入給MOS晶體管T1b和T2b的柵極，從而使MOS晶體管T1b導通并使MOS晶體管T2b截止。另外，將輸出高電平的反相器I5的輸出輸入給MOS晶體管T1a和MOS晶體管T2a的柵極，使MOS晶體管T1a導通并使MOS晶體管T2a截止。因而，在這種情況下，經過由MOS晶體管T1a和MOS晶體管T1b構成的晶體管開關，將從觸發(fā)器FF64輸出的數據輸入給觸發(fā)器FF65。
(2)在高電平輸入狀態(tài)下當將高電平作為來自外部的數據輸入到輸入終端SI2時，這個高電平(對應于VDD)作為數據被輸入到反相器I1-I3。因而，從反相器I1-I3輸出低電平，從接收反相器I3輸出的反相器I4輸出高電平，使接收反相器I2和I4輸出的“異或”電路EX1輸出高電平。此外，接收“異或”電路EX1輸出的反相器I5輸出低電平。
然后，將輸出高電平的“異或”電路EX1的輸出輸入給MOS晶體管T1b和T2b的柵極，從而使MOS晶體管T1b截止并使MOS晶體管T2b導通。另外，將輸出低電平的反相器I5的輸出輸入給MOS晶體管T1a和T2a的柵極，使MOS晶體管T1a截止并使MOS晶體管T2a導通。
此外，將輸出低電平的反相器I1的輸出輸入給MOS晶體管T3a和T3b的柵極，使MOS晶體管T3a導通并使MOS晶體管T3b截止。于是，在這種情況下，經過MOS晶體管T2a和T3a，將電源電壓VDD(高電平)輸入給觸發(fā)器FF65。
(3)在低電平輸入狀態(tài)下當把低電平作為來自外部的數據輸入給輸入終端SI2時，這個低電平(對應于0)作為數據被輸入到反相器I1-I3。因此，反相器I1-I3輸出高電平，從接收反相器I3輸出的反相器I4輸出高電平，使接收反相器I2和I4輸出的“異或”電路EX1輸出高電平。此外，接收“異或”電路EX1輸出的反相器I5輸出低電平。
然后，將輸出高電平的“異或”電路EX1的輸出輸入給MOS晶體管T1b和T2b的柵極，從而使MOS晶體管T1b截止并使MOS晶體管T2b導通。另外，將輸出低電平的反相器I5的輸出輸入給MOS晶體管T1a和T2a的柵極，使MOS晶體管T1a截止并使MOS晶體管T2a導通。
此外，將輸出高電平的反相器I1的輸出輸入給MOS晶體管T3a和T3b的柵極，使MOS晶體管T3a截止并使MOS晶體管T3b導通。于是，在這種情況下，經過MOS晶體管T2b和T3b，將地電壓(低電平)輸入給觸發(fā)器FF65。
如(2)和(3)狀態(tài)所述的那樣，當從外部向輸入終端SI2輸入數據時，由MOS晶體管T1a和T1b構成的晶體管開關被斷開，來自外部的數據經過反相器I1、MOS晶體管T2a、T2b、T3a和T3b輸入到移位寄存器SR2zh5觸發(fā)器FF65的輸入端。按照這種方式，使移位寄存器SR1、SR2斷開，由此形成兩個分開的64位的移位寄存器。
按照這種結構，有如圖6所示者，電阻Ra和Rb當中的每一個都可以包括柵極接地并且源極加有電源電壓VDD的P溝道MOS晶體管Ta，以及柵極加有電源電壓VDD并且源極接地的N溝道MOS晶體管Tb。所述MOS晶體管Ta和Tb的漏極連接在一起，它們連接在一起的節(jié)點連接到反相器I1-I3的輸入端。
與第一實施例的半導體集成電路器件1相比，利用圖5所示的結構，可以省去用來接收選擇信號的選擇信號輸入終端SEL、晶體管開關SWB和輸入驅動器Din2。
本實施例涉及的是在半導體集成電路器件1中構成兩個64位的移位寄存器的情況。但應能理解，可以使用不同位數的移位寄存器代替所述64位移位寄存器。
此外，有如圖7所示那樣，還可以利用n個移位寄存器SR1-SRn構成半導體集成電路器件，并在相鄰的移位寄存器之間設置n-1個開關SWA1到SWAn-1和n-1個開關SWB1到SWBn-1。另外，當從外部向移位寄存器SR2-SRn輸入數據時，使用輸入終端SI2-SIn和輸入驅動器Din2-Dinn。
在這種情況下，設置連接到輸入終端SI2-Sin的開關控制部分20，以及n-1個反相器Inx1-Inxn-1。從所述開關控制部分20向這n-1個反相器輸入n-1個選擇信號，經反相器Inx1-Inxn-1反相的選擇信號被輸入到n-1個開關SWA1到SWAn-1和n-1個開關SWB1到SWBn-1。于是，按照輸入終端SI2-1到SI2-n-1的狀態(tài)，切換開SWA1到SWAn-1和開關SWB1到SWBn-1的接通/斷開，并且通過斷開或耦接移位寄存器SR1-SRn，就能構成具有預期位數的移位寄存器。
此外，可以設置如圖5所示的n-1個邏輯電路，每個邏輯電路都由反相器I1-I5、“異或”電路EX1，以及MOS晶體管T1a-T3a和T1b-T3b組成，而且每個邏輯電路都位于n個移位寄存器當中一個移位寄存器的輸入端與相鄰移位寄存器的輸出端之間，每個邏輯電路都有一個輸入終端。
權利要求
1.一種半導體集成電路器件，包括第一至第n移位寄存器；第一至第n輸入接線端，它們接收提供給所述第一至第n移位寄存器的數據；第一開關，它電連接和斷開第k移位寄存器(k為整數，滿足1≤k≤n-1)的輸出端和第k+1移位寄存器的輸入端；第二開關，它電連接和斷開第k+1移位寄存器的輸入端和第k+1輸入接線端，該第k+1輸入接線端用于接收輸入到第k+1移位寄存器的數據；選擇信號輸入接線端，它接收選擇信號，用以切換第一開關和第二開關的接通/斷開；其中，在以組合方式使用第k移位寄存器和第k+1移位寄存器時，由選擇信號使第一開關接通并使第二開關斷開；以及在分開使用第k移位寄存器和第k+1移位寄存器時，由選擇信號使第一開關斷開并使第二開關導通。
2.如權利要求1所述的半導體集成電路器件，其中，在第k+1輸入接線端與第二開關之間設置輸入驅動器；以及在第一移位寄存器內設置輸入驅動器。
3.如權利要求1所述的半導體集成電路器件，其中，所述第一和第二開關是晶體管開關。
4.一種半導體集成電路器件，包括第一至第n移位寄存器；第一至第n輸入接線端，它們接收提供給第一至第n移位寄存器的數據；和切換控制部分，它對應于接收輸入給第k+1移位寄存器(k滿足1≤k≤n-1)的數據的第k+1輸入接線端是否連接到外部，而切換控制第k移位寄存器的輸出端是否與第k+1移位寄存器的輸入端部連在一起，抑或第k+1輸入接線端與第k+1移位寄存器的輸入端連在一起；其中，在所述切換控制部分識別第k+1輸入接線端處于第k輸入接線端未連接到外部的開路狀態(tài)時，第k移位寄存器的輸出端與第k+1移位寄存器的輸入端連在一起，并且第k+1輸入接線端與第k+1移位寄存器的輸入端彼此斷開；以及在所述切換控制部分識別第k+1輸入接線端連接到外部并將數據輸入到那里時，第k移位寄存器的輸出端和第k+1移位寄存器的輸入端彼此斷開，并且第k+1輸入接線端與第k+1移位寄存器的輸入端連在一起。
5.如權利要求4所述的半導體集成電路器件，其中，還包括第一開關，它電連接和斷開第k移位寄存器的輸出端與第k+1移位寄存器的輸入端；第二開關，它電連接和斷開第k+1移位寄存器的輸入端與第k+1輸入接線端，所述第k+1輸入接線端接收輸入給第k+1移位寄存器的數據；并且所述切換控制部分輸出選擇信號，用以切換第一開關和第二開關的接通/斷開。
6.如權利要求5所述的半導體集成電路器件，其中，在第二開關與第k+1移位寄存器之間設置輸入驅動器，經所述切換控制部分向所述輸入驅動器提供從第k+1輸入接線端輸入的數據；并且在第一移位寄存器內設置輸入驅動器。
7.如權利要求5所述的半導體集成電路器件，其中，所述第一和第二開關是晶體管開關。
8.如權利要求4所述的半導體集成電路器件，其中，在所述數據是在一定時刻取第一或第二電壓之一的信號形式時，所述切換控制部分包括第一電阻，它的一端連接到第k+1輸入接線端，另一端被加給第一電壓；第二電阻，它的一端連接到第k+1輸入接線端，另一端被加給第二電壓；外部輸入檢測電路，該電路接收節(jié)點的電壓，所述第一和第二電阻及第k+1輸入接線端在該節(jié)點處連接在一起；在檢測由第一和第二電阻分壓為第一和第二電壓所得的電壓時，所述外部輸入檢測電路輸出第一信號；而在檢測第一或第二電壓時，所述外部輸入檢測電路輸出第二信號；第一開關，在從外部輸入檢測電路輸出第一信號時，該第一開關接通，第一開關連接在第k移位寄存器的輸出端與第k+1移位寄存器的輸入端之間；第一反相器，它接收節(jié)點的電壓，所述第一和第二電阻以及第k+1輸入接線端在該節(jié)點連接在一起；第一晶體管，它的第二電極接到第二電壓，它的控制電極連到第一反相器的輸出端；第二晶體管，它的極性與第一晶體管相反，所述第二晶體管的第二電極連到第一電壓，它的控制電極連到第一反相器的輸出端；第二開關，它的一端連接到第一晶體管的第一電極，另一端連接到第k+1移位寄存器的輸入端；在從外部輸入檢測電路向這里輸入第二信號時，第二開關接通；以及第三開關，它的一端連接到第二晶體管的第一電極，另一端連接到第k+1移位寄存器的輸入端；在從外部輸入檢測電路向這里輸入第二信號時，第三開關接通；并且其中在第一開關接通時，第二和第三開關斷開；在第一開關斷開時，第二和第三開關接通。
9.如權利要求8所述的半導體集成電路器件，其中所述第一電壓高于第二電壓；所述外部輸入檢測電路包括第二反相器，它接收節(jié)點的電壓，所述第一和第二電阻以及第k+1輸入接線端在該節(jié)點處連接在一起；在給這里輸入的電壓高于由第一和第二電阻分壓為第一和第二電壓所得的電壓時，第二反相器輸出對應于第二電壓的低電平；第三反相器，它接收在節(jié)點的電壓，所述第一和第二電阻以及第k+1輸入接線端在該節(jié)點處連接在一起；在給這里輸入的電壓低于由第一和第二電阻分壓為第一和第二電壓的得的電壓時，第三反相器輸出對應于第一電壓的高電平；第四反相器，它接收第三反相器的輸出；以及“異或”邏輯電路，它接收第二和第四反相器的輸出；其中，在從所述“異或”邏輯電路輸出高電平時，第一開關斷開，并且第二和第三開關接通；在從所述“異或”邏輯電路輸出低電平時，第一開關接通，并且第二和第三開關斷開。
全文摘要
半導體集成電路器件(1)包括晶體管開關(SWA)，用以電連接和斷開移位寄存器(SR1)之觸發(fā)器(FF64)的輸出端和移位寄存器(SR2)之觸發(fā)器(FF65)的輸入端；晶體管開關(SWB)，用以電連接和斷開輸入驅動器Din2和觸發(fā)器(FF65)的輸入端。這里，當連接移位寄存器(SR1和SR2)時，由選擇信號使晶體管開關(SWA)接通，并使晶體管開關(SWB)斷開。
文檔編號H03K23/54GK1836375SQ200480022930
公開日2006年9月20日 申請日期2004年7月15日 優(yōu)先權日2003年8月18日
發(fā)明者西川英敏 申請人:羅姆股份有限公司