專利名稱：譯碼電路和顯示裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及對多位數(shù)字數(shù)據(jù)進行譯碼，輸出與多位數(shù)字數(shù)據(jù)相對應(yīng)的電信號(電壓)的譯碼電路，特別涉及在把多位數(shù)字數(shù)據(jù)變換為模擬電信號的數(shù)字/模擬轉(zhuǎn)換中使用的譯碼電路以及使用該譯碼電路的顯示裝置。更特定地說，本發(fā)明涉及在圖像顯示裝置中生成與輸入像素數(shù)據(jù)相應(yīng)的像素寫入電壓的數(shù)字/模擬變換部的譯碼電路的結(jié)構(gòu)。
背景技術(shù)：
當(dāng)從多個輸出候補中選擇1個候補的情況下，一般是利用譯碼電路。通過利用n位的數(shù)字信號，能夠從2的n次方的輸出候補中選擇1個候補，與對各個輸出候補輸入選擇信號的結(jié)構(gòu)相比，能夠降低電路的占有面積。
譯碼電路的結(jié)構(gòu)根據(jù)該譯碼電路利用的用途而不同。例如，如在存儲器電路中的地址譯碼電路中那樣，當(dāng)將多個信號線中的1條驅(qū)動為選擇狀態(tài)的情況下，如NAND型譯碼電路等那樣，使用利用邏輯門的譯碼電路。按照n位數(shù)字數(shù)據(jù)的位值的組合(圖案)，邏輯門群把多個信號線中的1條信號線驅(qū)動至選擇狀態(tài)。
另一方面，當(dāng)從多個電信號(表示電流或者電壓)中選擇輸出1個電信號的情況下，一般用使用了開關(guān)矩陣的ROM型譯碼電路。按照輸入多位數(shù)字信號有選擇地把開關(guān)矩陣內(nèi)的開關(guān)元件設(shè)置為導(dǎo)通狀態(tài)，確定1個電信號的傳遞線路。沿著該經(jīng)過確定的線路把1個電信號傳遞到輸出部。開關(guān)元件和輸入多位數(shù)字數(shù)據(jù)的連接是唯一并且固定地設(shè)定的，此外開關(guān)元件的開/關(guān)狀態(tài)和對應(yīng)的輸入多位數(shù)字信號的位的關(guān)系也是被唯一確定的。
這種ROM型譯碼電路即使作為查表等使用的情況也很多，在具體的用途之一中，有把輸入多位數(shù)字數(shù)據(jù)變換為模擬信號(電壓)的數(shù)字/模擬變換電路。準(zhǔn)備與可以表現(xiàn)輸入多位數(shù)字數(shù)據(jù)的電平每一個相應(yīng)的基準(zhǔn)電壓。在譯碼動作時，選擇與輸入的多位數(shù)字數(shù)據(jù)的值對應(yīng)的基準(zhǔn)電壓。輸入多位數(shù)字數(shù)據(jù)表現(xiàn)的值是離散值，此外，基準(zhǔn)電壓電平也是離散性的。該基準(zhǔn)電壓在多位數(shù)字數(shù)據(jù)的最大值和最小值之間取與輸入數(shù)字數(shù)據(jù)的位值相應(yīng)的電壓電平，得到把輸入多位數(shù)字數(shù)據(jù)變換為模擬電壓的電壓作為輸出電壓。
這樣的數(shù)字/模擬變換電路例如被用于在液晶顯示裝置中產(chǎn)生像素的寫入電壓的驅(qū)動裝置中。與輸入像素數(shù)據(jù)對應(yīng)地選擇基準(zhǔn)電壓，在液晶元件等顯示元件的像素電極上寫入該經(jīng)過選擇的基準(zhǔn)電壓。當(dāng)顯示元件是液晶元件的情況下，像素的亮度因為根據(jù)像素電極間的電壓設(shè)定，所以在液晶元件中能夠表現(xiàn)白以及黑之間的中間值，可以進行灰度顯示。通過根據(jù)紅(R)、綠(G)以及藍(B)分別對應(yīng)地設(shè)置該液晶元件，實現(xiàn)彩色圖像的灰度顯示。
在像素的數(shù)據(jù)是n位的情況下，可以進行2的n次方的灰度顯示。相應(yīng)地，作為基準(zhǔn)電壓電平需要2的n次方的電平。作為一例，在n＝6的情況下，2的6次方是64，紅(R)、綠(G)以及藍(B)各自可以進行64級灰度顯示，實現(xiàn)相當(dāng)于26萬色的多色顯示。此外，當(dāng)n＝8的情況下，紅(R)、綠(G)以及藍(B)各自可以進行256(2的8次方)級灰度顯示，可以進行相當(dāng)于1677萬色的多色顯示。
現(xiàn)在，考慮每1種顏色的數(shù)字/模擬變換電路。當(dāng)用ROM型譯碼電路實現(xiàn)數(shù)字/模擬變換電路的情況下，在利用開關(guān)矩陣的結(jié)構(gòu)中，單純地與各基準(zhǔn)電壓電平對應(yīng)地在各自上串聯(lián)連接接收輸入數(shù)字信號位的開關(guān)晶體管。這種情況下，需要n×(2^n)的開關(guān)元件，譯碼電路的布局面積增大。在此，“^”表示冪。因而，當(dāng)和顯示板一體地把驅(qū)動電路形成在同一芯片上的情況下，芯片面積變大，成為對顯示裝置的小型化的大的障礙。
謀求降低用于生成該像素顯示裝置的像素寫入電壓的數(shù)字/模擬變換電路的尺寸的結(jié)構(gòu)在文獻1(特開2001-133754號公報)、文獻2(特開2005-283777號公報)以及文獻3(特開2003-241716號公報)中被公開。
在文獻1所示的結(jié)構(gòu)中，設(shè)置根據(jù)沿著列方向?qū)氲幕叶冗x擇位的內(nèi)容，使多電平灰度電壓信號之一通過行方向輸出的譯碼器部。在各行中，設(shè)置最低位譯碼部和高位譯碼部。最低位譯碼部按照灰度選擇位的最低位選擇輸出多個(2個)灰度電壓信號之一。高位位譯碼部與各最低位位譯碼部對應(yīng)地被設(shè)置，按照在灰度選擇位中除去最低位位的高位位有選擇地使對應(yīng)的行的灰度電壓信號通過。各高位位譯碼部在各行上被串聯(lián)地排列，具有提供分別不同的灰度選擇位的多個晶體管元件。
該文獻1把傳遞灰度電壓信號的信號線共用化，用高位位譯碼部選擇輸出由低位位選擇出的多個灰度電壓信號之一。由此，降低與該灰度數(shù)成正比地排列在縱向上的灰度電壓信號線以及晶體管的個數(shù)，謀求縮小縱向(排列灰度電壓的方向)的尺寸。
文獻2用動態(tài)電路構(gòu)成用于選擇灰度電壓的譯碼器電路部。在該譯碼電路中，在選擇鄰接灰度電壓的譯碼器中使相同邏輯的晶體管共用。以各位位置的每個上進行2∶1選擇、所謂的“競賽方式(ト一ナメント)”選擇灰度電壓。在該文獻2中，用動態(tài)電路構(gòu)成譯碼器電路，在顯示像素數(shù)據(jù)連續(xù)時，在由該連續(xù)顯示像素數(shù)據(jù)進行的灰度電壓選擇時，謀求防止灰度電壓同時變成選擇狀態(tài)的現(xiàn)象。
此外，文獻3(特開2003-241716號公報)通過分時驅(qū)動并提供灰度基準(zhǔn)電壓，謀求降低所配置的譯碼器的個數(shù)。具體地說，首先，把最低位位強制地設(shè)定為偶數(shù)值，選擇偶數(shù)位置的灰度基準(zhǔn)電壓，保持在輸出電容上。接著，按照輸入數(shù)據(jù)位，有選擇地進行奇數(shù)位置的灰度基準(zhǔn)電壓的選擇。如果輸入數(shù)據(jù)是偶數(shù)值，則不選擇奇數(shù)位置的灰度基準(zhǔn)電壓，而輸出以前選擇的偶數(shù)灰度電壓。
在文獻1所示的譯碼電路的構(gòu)成中，把相對最低位位設(shè)置的晶體管元件在各行中并聯(lián)地配置，按照該最低位位在各行中選擇2個灰度電壓中的一個。在高位位譯碼器部中，對各行配置按照該高位位有選擇地導(dǎo)通的晶體管元件的串聯(lián)體。因而，在各灰度電壓的每一個上，與配置按照灰度電壓選擇位導(dǎo)通的晶體管元件的串聯(lián)體的譯碼器的結(jié)構(gòu)相比，橫向(行的延伸方向)的尺寸因該并聯(lián)排列而增加。通常，在該圖像顯示裝置中，選擇灰度電壓的譯碼電路與各像素列的數(shù)據(jù)線相對應(yīng)地被配置。因而當(dāng)橫向尺寸增加的情況下，與該每像素列對應(yīng)地配置譯碼電路變得困難，顯示裝置的高精細化變得困難。此外，在1個譯碼電路中，相對備行配置的高位位譯碼電路共用地與灰度電壓輸出線結(jié)合。因而，與該輸出線連接的晶體管元件(開關(guān)元件)與相對各灰度基準(zhǔn)電壓配置開關(guān)元件的串聯(lián)體的以往的結(jié)構(gòu)相比只能減半。其結(jié)果，附帶在該輸出線上的寄生電容大，該譯碼電路的應(yīng)答速度慢，產(chǎn)生不能實現(xiàn)高速動作的問題。
此外，在該文獻1中，用單一的晶體管構(gòu)成有選擇地使灰度電壓通過的開關(guān)元件。因而，例如當(dāng)該灰度電壓是中間電壓的情況下，如果不把柵極電壓設(shè)定為足夠的大小，則由于該開關(guān)元件的閾值電壓損失，傳遞正確的中間電壓變得困難。因而，在該文獻1中所示的譯碼電路的結(jié)構(gòu)中，對于伴隨最近的高精細化帶來的像素數(shù)增大，譯碼時間減少的情況，產(chǎn)生在規(guī)定時間內(nèi)該輸出電壓設(shè)定變得困難等問題。
此外，在文獻2所示的結(jié)構(gòu)中，以通過各位進行2∶1選擇的所謂的“競賽方式”對灰度電壓選擇位進行譯碼，根據(jù)該譯碼結(jié)果，選擇灰度電壓傳遞到輸出線。因而，通過譯碼電路部的共用化，能夠減少晶體管元件。但是，與各基準(zhǔn)電壓相對的譯碼器的晶體管段數(shù)主要和按照NAND型譯碼器結(jié)構(gòu)選擇基準(zhǔn)電壓的情況相同。因而，減少縱向以及橫向的尺寸是困難的。此外，在輸出線上連接有傳遞各灰度電壓的輸送門。因而，伴隨在該輸出線上的寄生電容大，將產(chǎn)生高速地且把灰度電壓傳遞到輸出線進行穩(wěn)定困難的問題。
此外，在文獻3的構(gòu)成中，通過分時驅(qū)動并提供灰度基準(zhǔn)電壓，譯碼電路個數(shù)減少，相應(yīng)地能夠降低縱向尺寸。但是，因為利用分時傳遞灰度基準(zhǔn)電壓，所以需要在各個基準(zhǔn)電位線上在規(guī)定時間內(nèi)使對應(yīng)的電位變化。因此，譯碼電路由于進行分時驅(qū)動，因而需要更高速驅(qū)動，對于由像素數(shù)增大帶來的譯碼時間減少，產(chǎn)生生成經(jīng)過充分穩(wěn)定的灰度電壓困難的問題。
此外，在該文獻3的構(gòu)成中，基準(zhǔn)電位線和構(gòu)成譯碼電路的晶體管列平行地配置，被共用地設(shè)置在與各像素數(shù)據(jù)線對應(yīng)地配置的譯碼電路中。因而，在分時驅(qū)動該基準(zhǔn)電位線的情況下，產(chǎn)生由于該電位變動，經(jīng)由電容耦合發(fā)生模擬噪聲，生成正確的灰度電壓困難這種問題。
該譯碼電路的結(jié)構(gòu)并不只限于應(yīng)用到生成與輸入數(shù)字數(shù)據(jù)相應(yīng)的模擬電壓的數(shù)字/模擬變換電路的結(jié)構(gòu)中，例如在用譯碼電路確立某一信號的傳遞線路的開關(guān)矩陣電路等結(jié)構(gòu)中，也產(chǎn)生和這些譯碼電路同樣的問題。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供以小占有面積高速進行譯碼動作，能夠正確并且穩(wěn)定地生成與輸入信號相應(yīng)的輸出信號的譯碼電路。
本發(fā)明的另一目的在于提供一種能夠以少的元件個數(shù)高速進行輸入數(shù)據(jù)的譯碼動作，生成模擬電壓信號的數(shù)字/模擬變換用譯碼電路以及包含該譯碼電路的顯示裝置。
本發(fā)明的譯碼電路具備第1位群譯碼電路，對具有多個位的多位數(shù)字數(shù)據(jù)進行譯碼，生成表示該譯碼結(jié)果的電信號，該譯碼電路具備第1位群譯碼電路，其與具有上述多位數(shù)字數(shù)據(jù)的至少1位的第1位群對應(yīng)設(shè)置，將上述第1位群的位進行譯碼，以從沿著第1方向配置的多個輸出候補中選擇與譯碼結(jié)果對應(yīng)的輸出候補進行輸出，上述第1位群譯碼電路包含對于規(guī)定數(shù)的輸出候補的組的每個分別配置的、各自共用地接收上述第1位群的位，以從對應(yīng)的輸出候補的組中選擇1個輸出候補的多個第1子譯碼電路，上述多位數(shù)字數(shù)據(jù)被分割成多個的位群，其中所述多個的位群中的至少1個具有多個位，上述多個的位群包含上述第1位群，與各位群對應(yīng)地配置位群譯碼電路，上述位群譯碼電路包含上述第1位群譯碼電路，并且各上述第1子譯碼電路包含對于不同的輸出候補而設(shè)置且沿著第2方向被并排配置的多個單元譯碼器(unit decoder)。
本發(fā)明的譯碼電路具備與上述多個的位群的最后的位群對應(yīng)地設(shè)置的、共用地接收上述最后的位群的位進行譯碼的最終位群譯碼電路，上述最終位群譯碼電路與前段的位群譯碼電路的輸出分別對應(yīng)地被配置、并按照上述最終位群的位來選擇前段的位群譯碼電路的輸出中對應(yīng)的輸出，并傳遞給輸出信號線的多個最終段子譯碼電路。
本發(fā)明的顯示裝置包含本發(fā)明的譯碼電路，具備把多位數(shù)字數(shù)據(jù)表現(xiàn)的顯示像素數(shù)據(jù)變換為模擬電壓的數(shù)字/模擬變換電路；在各自上結(jié)合多個顯示像素的多條數(shù)據(jù)線；按照數(shù)字/模擬變換電路輸出的模擬電壓驅(qū)動數(shù)據(jù)線的數(shù)據(jù)線驅(qū)動電路。
在依據(jù)本發(fā)明的譯碼電路中第1位群譯碼電路中，在從多個輸出候補的組中選擇1個輸出候補的第1子譯碼電路中，與不同的輸出候補相對應(yīng)地配置的單元譯碼器沿著和輸出候補的排列方向不同的方向被并聯(lián)地配置。下段以后的位群譯碼電路選擇1個子譯碼電路的組的輸出。因而，能夠降低在該譯碼電路的輸出候補排列的方向上的尺寸。例如，當(dāng)?shù)?位群用1位構(gòu)成的情況下，沿著譯碼電路的、輸出候補的排列方向的尺寸大致能夠減半。
此外，最終位群譯碼電路把前段的位群譯碼電路的輸出有選擇地傳遞到輸出信號線。因而，與輸出信號線連接的最終段子譯碼電路的個數(shù)能夠降低到前段的位群譯碼電路的輸出的個數(shù)，能夠降低輸出信號線的寄生電容。
此外，通過把該譯碼電路應(yīng)用到生成圖像顯示裝置的灰度電壓的電路，能夠?qū)崿F(xiàn)能夠以高速生成與輸入像素數(shù)據(jù)相應(yīng)的灰度電壓的、小占有面積的像素驅(qū)動電路。
本發(fā)明的上述以及其他目的、特征、局面以及優(yōu)點能夠根據(jù)附圖從能夠理解的與發(fā)明有關(guān)的以下的詳細說明中明確。


圖1是概略地表示依照本發(fā)明的譯碼電路的概念結(jié)構(gòu)圖。
圖2是概略地表示圖1所示的第1子譯碼電路的結(jié)構(gòu)圖。
圖3是概略地表示圖1所示的最終子譯碼電路的結(jié)構(gòu)圖。
圖4是概略地表示依照本發(fā)明的實施方式1的譯碼電路的結(jié)構(gòu)圖。
圖5是概略地表示圖4所示的譯碼電路的開關(guān)元件的排列的圖。
圖6是一覽表示圖4以及圖5所示的譯碼電路的各子譯碼電路的導(dǎo)通狀態(tài)和所提供的數(shù)據(jù)位的邏輯的關(guān)系的圖。
圖7是概略地表示圖5所示的譯碼電路的平面布局的圖。
圖8是表示圖5所示的譯碼電路的平面布局的變更例子的圖。
圖9是表示圖5所示的譯碼電路的進一步的其他平面布局的圖。
圖10是概略地表示按照本發(fā)明的實施方式2的譯碼電路的結(jié)構(gòu)圖。
圖11是表示圖10所示的譯碼電路的開關(guān)元件的排列的圖。
圖12是概略地表示圖10以及圖11所示的譯碼電路的平面布局的圖。
圖13是概略地表示圖10以及圖11所示的譯碼電路的平面布局另一例圖。
圖14是模式化地表示按照本發(fā)明的譯碼電路的子譯碼電路的構(gòu)成過程的圖。
圖15是表示圖14所示的子譯碼電路的構(gòu)成過程的第1步驟的結(jié)構(gòu)圖。
圖16是概略地表示進行圖15所示的子譯碼電路的共用化處理后的子譯碼電路的配置圖。
圖17是概略地表示按照本發(fā)明的實施方式3的數(shù)據(jù)位和子譯碼電路的關(guān)系圖。
圖18是一覽表示按照本發(fā)明的實施方式3的譯碼電路中的開關(guān)元件的邏輯圖。
圖19是概略地表示實現(xiàn)圖18所示的邏輯的譯碼電路的結(jié)構(gòu)圖。
圖20是表示圖19所示的譯碼電路的開關(guān)元件的排列的一個例圖。
圖21是概略地表示按照本發(fā)明的實施方式3的變更例子的譯碼電路的結(jié)構(gòu)圖。
圖22是表示圖21所示的譯碼電路的開關(guān)元件的排列圖。
圖23是表示在本發(fā)明的實施方式3中的基準(zhǔn)電壓發(fā)生電路結(jié)構(gòu)例圖。
圖24表示在本發(fā)明的實施方式3中的基準(zhǔn)電壓發(fā)生電路的配置的變更例子的圖。
圖25是表示本發(fā)明的實施方式3中的基準(zhǔn)電壓發(fā)生電路的配置的又一例圖。
圖26是模式化表示使用圖24以及圖25所示的基準(zhǔn)電壓發(fā)生電路時的譯碼序列圖。
圖27是模式化表示使用圖24以及圖25所示的基準(zhǔn)電壓發(fā)生電路時的譯碼序列另一例圖。
圖28是表示用于實現(xiàn)圖27所示的譯碼順序的譯碼動作控制部的結(jié)構(gòu)例圖。
圖29是表示圖28所示的譯碼動作控制部的動作的時序圖。
圖30是表示利用圖24以及圖25所示的基準(zhǔn)電壓發(fā)生電路時的譯碼順序的另一例圖。
圖31是表示用于實現(xiàn)圖30所示的譯碼順序的譯碼動作控制部的結(jié)構(gòu)例圖。
圖32是表示圖31所示的譯碼控制部的動作的信號時序圖。
圖33是概略地表示按照本發(fā)明的實施方式4的圖像顯示裝置的主要部分的結(jié)構(gòu)圖。
圖34是表示圖33所示的基準(zhǔn)電壓發(fā)生電路的結(jié)構(gòu)例圖。
圖35是表示產(chǎn)生圖33所示的切換控制信號以及選擇控制信號的部分的結(jié)構(gòu)例圖。
圖36是表示圖33所示的顯示裝置的譯碼動作的時序圖。
圖37是概略地表示在本發(fā)明中使用的開關(guān)元件的剖面構(gòu)造圖。
具體實施例方式圖1是表示按照本發(fā)明構(gòu)成的譯碼電路的概念結(jié)構(gòu)圖。在圖1中，概念地表示按照本發(fā)明的譯碼電路的主要部分的結(jié)構(gòu)。在該圖1中，把選擇構(gòu)成輸出候補的輸入IN(INA，INB...)的選擇控制信號(多位數(shù)字數(shù)據(jù))分割為多個位群。在圖1中，分割為控制信號位群S1(a位)、S2(b位)、S3(c位)、...Sf(k位)。與這些位群S1(a位)、...Sf(k位)分別對應(yīng)地設(shè)置第1位群譯碼電路FBD、第2位群譯碼電路SBD、第3位群譯碼電路TBD、...最終位群譯碼電路LBD。
第1位群譯碼電路FBD包含與2的a次方的輸入(輸出候補)群IN(INA，INB)分別對應(yīng)地設(shè)置的第1子譯碼電路FSD。該第1子譯碼電路FSD各自按照控制信號位S1(a位)進行2的a次方1選擇，從對應(yīng)的2的a次方的輸入(輸出候補)中選擇1個輸入。
第2位群譯碼電路SBD包含與2的b次方個第1子譯碼電路FSD對應(yīng)地設(shè)置的第2子譯碼電路SSD。該第2子譯碼電路SSD按照控制信號位群S2(b位)，進行2的b次方1選擇，選擇對應(yīng)的2的b次方個第1子譯碼電路FSD的輸出中的1個。
第3位群譯碼電路TBD包含與2的c次方個第2子譯碼電路SSD的組對應(yīng)地設(shè)置的第3子譯碼電路TSD。該第3子譯碼電路TSD按照控制信號位群S3(c位)，進行2的c次方1選擇，選擇對應(yīng)的2的c次方個的第2子譯碼電路SSD的輸出中的1個。
以后，在控制信號位的位群中在對應(yīng)地配置的位群譯碼電路上進行同樣的選擇動作。
最終位群譯碼電路LBD包含與前段的2的k次方個的子譯碼電路的輸出分別對應(yīng)地設(shè)置的最終子譯碼電路LSD。該最終子譯碼電路LSD按照控制信號位群Sf(k位)選擇2的k次方個前段的子譯碼電路的輸出中的1個，生成最終輸出OUT。各最終子譯碼電路LSD分別包含按照控制信號位群Sf(k位)的位有選擇地導(dǎo)通的開關(guān)元件的串聯(lián)體。
在該圖1所示的譯碼電路的結(jié)構(gòu)中，選擇從控制信號位群S1(a位)到Sf(k位)構(gòu)成的多位選擇控制信號指定的輸入(輸出候補)IN，生成最終輸出OUT。
各控制信號位群的位數(shù)a、b、c...、k的至少1個是多位，在各位群譯碼電路中，與進行2∶1選擇的“競賽方式”相比，能夠減少譯碼電路的位群譯碼電路的段數(shù)。
此外，在最終位群譯碼電路LBD中，最終子譯碼電路LSD用開關(guān)元件的串聯(lián)體構(gòu)成。因而，與生成最終輸出OUT的輸出線結(jié)合的開關(guān)元件的個數(shù)大幅度減少，能夠降低伴隨該輸出線的寄生電容。由此，能夠按照控制信號高速地進行譯碼動作生成最終輸出OUT。
圖2是概略地表示圖1所示的第1子譯碼電路FSD的結(jié)構(gòu)圖。在該圖2中，第1子譯碼電路FDS包含相對多個輸入(輸出候補)IN(0)-IN(m)各自設(shè)置的單元譯碼器UD。對這些單元譯碼器UD中共用地提供控制信號位群S1(a位)。該單元譯碼器UD相對輸入(輸出候補)IN(0)-IN(m)排列的縱向(第1方向)沿著橫向(第2方向)并聯(lián)地配置，分別按照控制信號位群S1(a位)有選擇地把1個變成導(dǎo)通狀態(tài)，把對應(yīng)的輸入IN(i)傳遞給輸出OUT。在此，a、m是大于等于1的整數(shù)。
因而，當(dāng)設(shè)置(m+1)個輸入(輸出候補)的情況下，因為在橫向按1列排列整齊地并聯(lián)地配置單元譯碼器UD，所以能夠降低縱向的譯碼電路的尺寸。由此，能夠降低輸出線的寄生電容并且降低縱向的譯碼電路的尺寸，能夠?qū)崿F(xiàn)以小占有面積且具有高速動作特性的譯碼電路。
圖3是表示圖1所示的最終子譯碼電路LSD結(jié)構(gòu)圖。如該圖3所示，最終子譯碼電路LSD包含與對應(yīng)的控制位群Sf(k位)的各位相對應(yīng)地配置的k個開關(guān)元件SW的串聯(lián)體。該k個開關(guān)元件SW的串聯(lián)體根據(jù)控制信號位群Sf(k位)有選擇地導(dǎo)通，形成信號傳遞線路。對于輸出線，在最終子譯碼電路LSD中，僅連接1個開關(guān)元件。因而，開關(guān)元件例如用TFT(薄膜晶體管)形成，即使其柵-漏間的寄生電容大的情況下，也只是將各最終子譯碼電路的開關(guān)元件的柵-漏間電容連接在輸出線上，能夠降低輸出線的寄生電容。
圖4是概略地表示按照本發(fā)明的實施方式1的譯碼電路的結(jié)構(gòu)圖。在圖4中，作為一個例子表示按照多位數(shù)字數(shù)據(jù)PD的6位D0-D5，選擇64個輸出候補V0-V63中的1個，作為輸出信號VOUT輸出到輸出線OL的譯碼電路的結(jié)構(gòu)。輸出候補V0-V63作為一例是電壓電平分別不同的基準(zhǔn)電壓，在圖像顯示裝置中是作為像素寫入電壓利用的灰度電壓?；鶞?zhǔn)電壓的各注腳與灰度0-63相對應(yīng)，選擇與用數(shù)據(jù)位D0-D5表現(xiàn)的注腳(灰度)對應(yīng)的基準(zhǔn)電壓(灰度電壓)，作為最終電信號傳遞到輸出線OL。
在圖4中，譯碼電路包含按照多位數(shù)字數(shù)據(jù)PD的最低位位(LSB)D0對輸出候補群V0-V63進行2比1選擇的第1位群譯碼電路FBD；按照低位側(cè)2位D1和D2，對第1位群譯碼電路FBD的輸出進行4比1選擇的第2位群譯碼電路SBD；按照剩下的高位3位D3-D5對第2位群譯碼電路SBD的輸出進行8比1選擇，從第2位群譯碼電路SBD的輸出中選擇1個，把輸出電壓VOUT傳遞到輸出線的最終位群譯碼電路LBD。
數(shù)據(jù)位D5是最高位位(MSB)。通過在第1位群譯碼電路FBD中進行2比1選擇，在第2位群譯碼電路SBD中進行4比1選擇，在最終位群譯碼電路LBD中進行8比1選擇，能夠從64個輸出候補V0-V63中選擇1個輸出候補進行輸出。
第1位群譯碼電路FBD分別相對鄰接的2個輸出候補(以下，稱為灰度電壓)設(shè)置，包含按照最低位位D0從對應(yīng)的2個輸出候補中選擇1個電壓的第1子譯碼電路FSD0-FSD31。
這些第1子譯碼電路FSD0-FSD31各自分別包含按照位D0以及反轉(zhuǎn)位/D0(D0B)選擇對應(yīng)的鄰接的灰度電壓的開關(guān)元件SWE以及SWO。這些開關(guān)元件SWE以及SWO各自作為對應(yīng)的子譯碼電路的單元譯碼器使用。這些開關(guān)元件SWE以及SWO沿著與沿灰度電壓V0-V63的輸入節(jié)點排列整齊的第1方向正交的第2方向并聯(lián)地配置。
在共用地接收位D0的第1子譯碼電路FSD0-FSD31中，通過沿著第2方向排列整齊地并聯(lián)地配置各自具有作為1個單元譯碼器功能的開關(guān)元件SWE以及SWO，第1子譯碼電路FSD0-FSD31可以分別相對2個灰度電壓只設(shè)置1個，與分別對應(yīng)各灰度電壓將開關(guān)元件(單元譯碼器)SWE以及SWO沿著第1方向配置的結(jié)構(gòu)相比，能夠把譯碼電路的縱向(第1方向)上的尺寸減少一半。此外，第1子譯碼電路只是按照最低位位(LSB)D0進行譯碼動作，在橫向(第2方向)上的譯碼電路的尺寸的增大只是開關(guān)元件1個，能夠抑制橫向的尺寸增大。
第2位群譯碼電路SBD包含與第1子譯碼電路FSD0-31的規(guī)定數(shù)(4個)的子譯碼電路的組分別對應(yīng)地設(shè)置的第2子譯碼電路SSD0-SSD7。這些第2子譯碼電路SSD0-SSD7共用地接收位D1和D2，從對應(yīng)的第1子譯碼電路的組中選擇1個子譯碼電路的輸出。這些第2子譯碼電路SSD0-SSD7各自包含與對應(yīng)的組的4個第1子譯碼電路分別對應(yīng)地設(shè)置的單元譯碼器USD0-USD3。這些單元譯碼器USD0-USD3各自包含按照位D1和D2有選擇地導(dǎo)通的開關(guān)元件SSW0以及SSW1的串聯(lián)體。在開關(guān)元件SSW0以及SSW1都變成導(dǎo)通狀態(tài)時，對應(yīng)的單元譯碼器把對應(yīng)的第1子譯碼電路的輸出傳遞到最終位群譯碼電路LBD。
這些開關(guān)元件SSW0以及SSW1各自由所提供的位在H電平(“1”)時導(dǎo)通的正極性開關(guān)以及所提供的位在L電平(邏輯“0”)時導(dǎo)通的負極性開關(guān)之一構(gòu)成。由此，按照低位2位D1以及D2的邏輯值的組合，在第2子譯碼電路SSD0-SSD7各自中，單元譯碼器USD0-USD3中1個變成導(dǎo)通狀態(tài)。
最終位群譯碼電路LBD包含相對第2子譯碼電路SSD0-SSD7各自的輸出而設(shè)置的最終子譯碼電路LSD0-LSD7。這些最終段子譯碼電路LSD0-LSD7用分別按照位D3-D5有選擇地變成導(dǎo)通狀態(tài)的開關(guān)元件LSW0-LSW2的串聯(lián)體構(gòu)成。這些開關(guān)元件LSW0-LSW2也用正極性開關(guān)或者負極性開關(guān)構(gòu)成，按照位D3-D5的圖案最終子譯碼電路LSD0-LSD7之一變成導(dǎo)通狀態(tài)。因而，這些最終子譯碼電路LSD0-LSD7各自還具有用于選擇前段的子譯碼電路的輸出之一的、最終子譯碼電路的單元譯碼器功能。
在輸出線OL上只是并聯(lián)地結(jié)合8個最后段子譯碼電路LSD0-LSD7，能夠降低該輸出線OL的寄生電容，能夠高速地按照譯碼結(jié)果生成輸出線OL的輸出電壓VOUT。此外，當(dāng)用MOS晶體管構(gòu)成開關(guān)元件的情況下，其電容值變成最大的值是在形成通道、作為MOS電容起作用的情況下。這種情況下，也是在最終位子譯碼電路LSD0-LSD7中，最終輸出段晶體管變成導(dǎo)通狀態(tài)的是4個，能夠降低輸出線OL的寄生電容。
圖5是表示圖4所示的譯碼電路的開關(guān)元件的具體結(jié)構(gòu)例圖。在圖5所示的譯碼電路的結(jié)構(gòu)中，在與圖4所示的譯碼電路對應(yīng)的部分上標(biāo)注相同的參照符號，并省略其詳細說明。
在圖5中，開關(guān)元件SWE、SWO、SSW0-SSW1以及LSW0-LSW2各自用以P溝道MOS晶體管和N溝道MOS晶體管的并聯(lián)體構(gòu)成的CMOS傳輸門(模擬開關(guān))構(gòu)成。在圖5中，在襯底區(qū)域上用朝外的箭頭表示P溝道MOS晶體管，在襯底區(qū)域上用朝內(nèi)的箭頭表示N溝道MOS晶體管。
因為分別用CMOS傳輸門構(gòu)成開關(guān)元件SWE、SWO、SSW0-SSW1以及LSW0-LSW2，所以為了控制這些通道，使用互補數(shù)據(jù)位D0、D0B-D5、D5B。在此，DiB是位Di的反轉(zhuǎn)位。
通過把CMOS傳輸門作為開關(guān)元件使用，在輸出候補的電信號傳遞時，因為利用互補信號作為導(dǎo)通控制信號，所以不需要考慮MOS晶體管的閾值電壓損失，不需要放大導(dǎo)通控制信號(互補數(shù)據(jù)位D0，D0B-D5，D5B)的信號振幅。例如，當(dāng)把灰度電壓作為輸出候補使用的情況下，能夠把在該灰度電壓的最大電壓以及最小電壓之間變化的2值信號作為控制信號使用，能夠降低生成導(dǎo)通控制信號(數(shù)據(jù)位)的電路的消耗電流，此外，能夠縮小直至導(dǎo)通控制信號(數(shù)據(jù)位)穩(wěn)定所需要的時間。
圖6是一覽表示圖4以及圖5所示的譯碼電路的各開關(guān)元件(CMOS傳輸門)變成導(dǎo)通狀態(tài)時的數(shù)據(jù)位的邏輯圖。在圖6中，向下箭頭表示在1個子譯碼電路中單元譯碼器被結(jié)合在共用輸出上的情況。例如在相對灰度電壓V63以及V62設(shè)置的第1子譯碼電路FSD31中，在數(shù)據(jù)位D0是H電平時，灰度電壓V63因開關(guān)元件SWO導(dǎo)通而選擇，在數(shù)據(jù)位D0是L電平時，圖5所示的開關(guān)元件SWE導(dǎo)通，選擇灰度電壓V62。以下，在相對最低位位(LSB)D0設(shè)置的第1子譯碼電路中，設(shè)置利用數(shù)據(jù)位的H電平以及L電平的組合而互補地導(dǎo)通的開關(guān)元件對分別作為單元譯碼器。
在相對數(shù)據(jù)位D1以及D2設(shè)置的第2子譯碼電路SSD0-SSD7各自中，把按照數(shù)據(jù)位D1以及D2的相同邏輯導(dǎo)通的開關(guān)元件列(單元譯碼器)配置在相同位置上。例如，在第2子譯碼電路SSD7中，在數(shù)據(jù)位D1以及D2都是H電平時，單元譯碼器USD3導(dǎo)通，選擇前段的第1子譯碼電路FSD31的輸出。因而，在第2子譯碼電路SSD7-SSD0各自中，按照數(shù)據(jù)位D1以及D2，相同位置的1個單元譯碼器導(dǎo)通，進行4∶1選擇，根據(jù)與基于最低位位(LSB)D0的在第1子譯碼電路FSD31-FSD0中的2∶1選擇的組合，進行合計8∶1選擇。
在最終位群譯碼電路中，對最終子譯碼電路LSD7-LSD0的開關(guān)元件各自，共用地提供位D3-D5，根據(jù)這些位D3-D5的不同的組合有選擇地導(dǎo)通。例如，最終子譯碼電路LSD7在位D3-D5全部是H電平時導(dǎo)通，選擇對應(yīng)的前段的第2子譯碼電路SSD7的輸出電壓。
在最終位群譯碼電路LBD中，1個最終子譯碼電路變成導(dǎo)通狀態(tài)。提供圖6所示的各開關(guān)元件的數(shù)據(jù)位D0-D5的邏輯值在第1方向上從最低位的位置的位群開始按順序根據(jù)從灰度電壓V0到灰度電壓V63的電壓電平，其值順序增大。因而，按照數(shù)據(jù)位D0-D5，能夠選擇具有對應(yīng)的大小的1個灰度電壓，能夠?qū)崿F(xiàn)數(shù)字數(shù)據(jù)PD的模擬變換。
例如在選擇灰度電壓V32的情況下，數(shù)據(jù)位D0-D5取(L，L，L，L，L，H)的值(圖案)。在最終位群譯碼電路LBD中，最終子譯碼電路LSD4的開關(guān)元件全部變成開狀態(tài)。在最終子譯碼電路LSD3-LSD0中，與該輸出線OL連接的開關(guān)元件(LSW2)全部變成非導(dǎo)通狀態(tài)，其導(dǎo)通電容不會對該輸出線OL帶來影響。另一方面，在最終子譯碼電路LSD7-LSD5中，雖然與輸出線OL連接的開關(guān)元件LSW2變成導(dǎo)通狀態(tài)，但在最終子譯碼電路LSD6以及LSD7中，開關(guān)元件LSW1(參照圖5)是關(guān)閉狀態(tài)。在最終子譯碼電路LSD5中開關(guān)元件LSW0(參照圖5)變成關(guān)閉狀態(tài)。在最終子譯碼電路LSD4中，相對灰度電壓V34的第2子譯碼電路的單元譯碼器的開關(guān)元件SSW1(參照圖5)變成導(dǎo)通狀態(tài)，相對最終子譯碼電路LSD4的輸入的寄生電容(導(dǎo)通電容)充分地附帶。
因而，在選擇該灰度電壓V32的情況下，附帶在輸出線OL上的最終段子譯碼電路LSD4的寄生電容以外的導(dǎo)通電容只是最終段子譯碼電路LSD6以及LSD7各自的開關(guān)元件LSW2、最終段子譯碼電路LSD5的開關(guān)元件LSW1以及LSW2。能夠大幅度降低附帶在輸出線OL上的寄生電容，能夠大幅度降低在選擇基準(zhǔn)電壓(灰度電壓)的傳遞電路上的RC時間常數(shù)。由此，能夠高速地把按照譯碼動作選擇的與灰度對應(yīng)的灰度電壓傳遞到輸出線OL上。
此外，在譯碼高位位群D3-D5的最終段的子譯碼電路中，設(shè)置8個最終子譯碼電路LSD0-LSD7，在各自中只配置開關(guān)元件的串聯(lián)體，能夠降低開關(guān)元件的個數(shù)。因而，能夠降低用于傳遞這些數(shù)據(jù)位D3-D5的控制信號線的負荷，能夠高速地把數(shù)據(jù)位D3-D5設(shè)定為穩(wěn)定狀態(tài)，此外能夠降低功耗。
圖7是概略地表示與在本發(fā)明的實施方式1中的譯碼電路的1個最終子譯碼電路有關(guān)的部分布局圖。在圖7中，相對于最終子譯碼電路LSD，傳遞基準(zhǔn)電壓VREF0-VREF7的基準(zhǔn)電壓線2a-2h沿著第2方向線性地連續(xù)延長地配設(shè)。這些基準(zhǔn)電壓VREF0-VREF7與和在圖4至圖6所示的灰度電壓V0-V63中的1個最終子譯碼電路對應(yīng)的8個基準(zhǔn)電壓相對應(yīng)。最終子譯碼電路LSD因為與前面所示的最終子譯碼電路LSD0-LSD7之一對應(yīng)，所以在此用基準(zhǔn)電壓VREF0-VREF7表示對應(yīng)的灰度電壓。
第1子譯碼電路FSDa-FSDd各自包含排列在用于傳遞對應(yīng)的2個基準(zhǔn)電壓的基準(zhǔn)電壓線之間的開關(guān)元件SWO以及SWE。這些第1子譯碼電路FSDa-FSDd因為分別具有相同結(jié)構(gòu)，所以在圖7中，在相對第1子譯碼電路FSDd的開關(guān)元件以及對應(yīng)的配線上標(biāo)注參照號碼。
在圖7中，第1子譯碼電路分別包含各自用P溝道MOS晶體管(用P表示)以及N溝道MOS晶體管(用N表示)構(gòu)成的開關(guān)元件SWO以及SWE。這些開關(guān)元件SWO以及SWE分別沿著第2方向排列整齊地配置。傳遞基準(zhǔn)電壓VREF7的基準(zhǔn)電壓線2h經(jīng)由內(nèi)部配線3a被結(jié)合在開關(guān)元件SWO的P溝道MOS晶體管以及N溝道MOS晶體管上。此外，這些晶體管的輸出共用地用內(nèi)部配線連接后，以迂回開關(guān)元件SWE的方式，在相對第1方向的上部方向上配設(shè)成接近基準(zhǔn)電位線2h那樣的矩形形狀后，用內(nèi)部配線3d結(jié)合到開關(guān)元件SWE的輸出節(jié)點上。在開關(guān)元件SWE中，在基準(zhǔn)電位線2g上經(jīng)由內(nèi)部配線3b共用地結(jié)合MOS晶體管(P，N)的輸入部。
在第1位群譯碼電路中，沿著第1方向排列整齊地配置開關(guān)元件SWO的P溝道MOS晶體管。這些P溝道MOS晶體管共用地利用控制信號線1aa結(jié)合其柵極電極。在控制信號線1aa上傳遞反轉(zhuǎn)數(shù)據(jù)位D0B。
此外，同樣，對于開關(guān)元件SWE也沿著第1方向排列整齊地配置P溝道MOS晶體管，共用地利用控制信號線1ab結(jié)合柵極電極，分別接收數(shù)據(jù)位D0。
此外，在這些第1子譯碼電路FSDa-FSDd中(在第1位群譯碼電路中)，在第1方向上排列整齊地配置開關(guān)元件SWO的N溝道MOS晶體管(N)，此外，沿著第1方向排列整齊地配置開關(guān)元件SWE的N溝道MOS晶體管(N)。
在開關(guān)元件SWO和SWE的P溝道MOS晶體管之間配置各自的N溝道MOS晶體管。開關(guān)元件SWO的N溝道MOS晶體管的柵極電極配線4d利用在第2方向上延伸的分支配線4b與控制信號線1ab結(jié)合。另一方面，開關(guān)元件SWE的N溝道MOS晶體管(N)同樣經(jīng)由沿著第2方向接近內(nèi)部配線3c配置的分支配線4a，與柵極電極配線4c結(jié)合。
對于這些開關(guān)元件SWO以及SWE的N溝道MOS晶體管(N)的柵極電極配線，分別把分支配線配設(shè)在第1子譯碼電路配置區(qū)域上第1方向中的上側(cè)以及下側(cè)，與控制信號線1aa以及1ab連接。由此，不用設(shè)置交叉部就能夠配置與開關(guān)元件SWO以及SWE的N溝道MOS晶體管(N)相對的柵極電極配線。通過該配線配置，能夠降低傳遞基準(zhǔn)電壓的基準(zhǔn)電壓線(包含內(nèi)部配線)和傳遞控制信號(數(shù)據(jù)位D0，D0B)的控制信號線(分支配線4a-4d)的交叉部的個數(shù)，能夠降低基準(zhǔn)電壓線和控制信號線之間的耦合電容。因而，能夠降低產(chǎn)生基準(zhǔn)電壓VREF0-VREF7的電路以及傳遞數(shù)據(jù)位D0、D0B的緩沖電路的負荷電容。能夠抑制由電容耦合產(chǎn)生的模擬噪聲的發(fā)生，降低消耗電流，此外能夠高速地改變控制信號傳遞基準(zhǔn)電壓。
對于第2子譯碼電路(第2位群譯碼電路)，沿著第1方向相互平行地配置傳遞互補數(shù)據(jù)位D1、D1B、D2B的控制信號線1ba、1bb以及1ca、1cb。在第2子譯碼電路的單元譯碼器USD0-USD3中，以交替地在控制信號線上結(jié)合柵極電極的方式分別沿著第1方向配設(shè)P溝道MOS晶體管和N溝道MOS晶體管。即，在第2子譯碼電路SSD的單元譯碼器USD0-USD3中為了按照2位數(shù)據(jù)D1以及D2執(zhí)行4∶1選擇，以實現(xiàn)4個位值圖案的方式配設(shè)連接控制信號線1ba、1bb、1ca以及1cb和柵極電極的P溝道MOS晶體管以及N溝道MOS晶體管。
例如，在單元譯碼器USD3中，開關(guān)元件SSW0的P溝道MOS晶體管(P)在控制信號線1bb上結(jié)合其柵極電極，N溝道MOS晶體管(N)與控制信號線1ba結(jié)合。在該第2子譯碼電路SSD3的開關(guān)元件SSW1中，把P溝道MOS晶體管以及N溝道MOS晶體管各自的柵極電板結(jié)合在控制信號線1cb以及1ca上。
在以下的單元譯碼器USD2中，開關(guān)元件SSW1中的P溝道MOS晶體管以及N溝道MOS晶體管和控制信號線1ca以及1cb的柵極電極的連接配線雖然和單元譯碼器USD3一樣，但在開關(guān)元件SSW0中，控制信號線1ba以及1bb和P溝道MOS晶體管以及N溝道MOS晶體管的柵極電極的連接狀態(tài)是與單元譯碼器USD3不同。由此，根據(jù)數(shù)據(jù)位(D1，D2)的邏輯值的組合，即，(1，1)、(0，1)、(1，0)以及(0，0)的組合能夠把第2子譯碼電路SSD的單元譯碼器USD0-USD3分別設(shè)定成導(dǎo)通狀態(tài)。同樣的配置的單元譯碼器USD0-USD3被設(shè)定在第2子譯碼電路SSD0-SSD7中。
在第2子譯碼電路SSD(SSD0-SSD7)的單元譯碼器USD0-USD3各自中，晶體管用內(nèi)部配線13相互連接其輸入以及輸出，串聯(lián)地連接開關(guān)元件SSW0以及SSW1。單元譯碼器USD0-USD3經(jīng)由接點5a-5d分別把各個的輸出(內(nèi)部配線)與在第1方向上延伸的縱向配線6相結(jié)合。用縱向配線6把由第2子譯碼電路SSD(單元譯碼器USD0-USD3)選擇的基準(zhǔn)電壓傳遞到下一段的最終子譯碼電路LSD。
在最終子譯碼電路LSD中，在基準(zhǔn)電壓線2a以及2b之間沿著第2方向排列整齊地配設(shè)開關(guān)元件LSW0-LSW2。這些開關(guān)元件LSW0-LSW2各自用具備P溝道MOS晶體管(P)以及N溝道MOS晶體管(N)的并聯(lián)體的CMOS傳輸門(模擬開關(guān))構(gòu)成，用內(nèi)部配線14串聯(lián)地相互連接各開關(guān)。向這些開關(guān)元件LSW0-LSW2分別經(jīng)由在第1方向上直線延伸的控制信號線1da、1db、1ea、1eb以及1fa、1fb提供互補位D3、D3B，D4、D4B和D5、D5B的組。
在該圖7所示的配置中，最終段子譯碼電路LSD在位D3-D5是(0，0，0)時變成導(dǎo)通狀態(tài)。在最終于譯碼電路LSD中也根據(jù)控制數(shù)據(jù)位D3-D5的對應(yīng)的邏輯值的組合決定P溝道MOS晶體管以及N溝道MOS晶體管的配置位置。
最終子譯碼電路LSD的輸出經(jīng)由接點7與輸出線OL結(jié)合。輸出線OL沿著第1方向直線延伸地配置，與最終位群譯碼電路的各最終子譯碼電路LSD0-LSD7的輸出部共用地結(jié)合。
在該圖7所示的晶體管配置中，沿著第1以及第2方向排列整齊地配置P溝道MOS晶體管，此外，同樣地，也沿著第1以及第2方向排列整齊地配置N溝道MOS晶體管。P溝道MOS晶體管和N溝道MOS晶體管相互錯開位置地配置。在各子譯碼電路以及單元譯碼器中，根據(jù)對應(yīng)的位的邏輯值，可容易地對對應(yīng)的控制信號線配設(shè)各開關(guān)元件的MOS晶體管。
如圖7所示，最低位位(LSD)D0、D0B的配線與沿著第1子譯碼電路的第2方向的兩端相對地配置。由此，能夠防止連接相對沿著第2方向并聯(lián)配置的開關(guān)元件SWO和SWE的控制信號線(數(shù)據(jù)位傳遞線)和各開關(guān)元件的N溝道MOS晶體管的柵極的配線發(fā)生交叉的現(xiàn)象。因而，不需要在和控制信號線不同的配線層的配線上形成用于把該控制信號線(數(shù)據(jù)位傳遞線)連接到開關(guān)元件SWO或者SWE的MOS晶體管的柵極上的取出配線，不需要用于配置該交叉用的配線的接點，能夠抑制布局面積的增大。
而且，在該圖7中所示的譯碼電路的CMOS傳輸門的配置中，以把P溝道MOS晶體管配設(shè)在高電壓一側(cè)(上側(cè))上，把N溝道MOS晶體管配設(shè)在低電壓一側(cè)(下側(cè))上的方式，配置在各基準(zhǔn)電壓線之間的區(qū)域上。該MOS晶體管的配置也可以相反。
此外，在初段子譯碼電路FSDa-FSDd中，內(nèi)部柵極電極配線(分支配線)4a以及4b其位置可以交換。即，開關(guān)元件SWO的N溝道MOS晶體管的柵極電極4d可經(jīng)由沿著基準(zhǔn)電壓線2h在第2方向上延伸的分支配線被結(jié)合在傳遞位D0的控制信號線1ab上，開關(guān)元件SWE的N溝道MOS晶體管的柵極電極配線4c可以經(jīng)由沿著傳遞基準(zhǔn)電壓VREF6的基準(zhǔn)電位線2g在第2方向上延伸的分支配線被結(jié)合在控制信號線1aa上。
此外，作為配線層，傳遞基準(zhǔn)電壓的基準(zhǔn)電壓線2a-2h以及內(nèi)部配線3a-3c用比柵極電極配線以及分支配線4a-4d上層的配線構(gòu)成，降低相對MOS晶體管的柵極電極的接點數(shù)，降低開關(guān)元件的布局面積。但是，考慮電壓傳遞特性以及配線負荷等，控制信號線1aa-1fb也可以配置在比基準(zhǔn)電壓線2a-2h上層上。
圖8是表示按照本發(fā)明的實施方式1的譯碼電路的布局的變更例子的圖。在圖8中，在接收最低位位D0的第1子譯碼電路FSDa-FSDd各自中配置成使開關(guān)元件SWO的N溝道MOS晶體管的柵極電極配線4d連接到控制信號線1ab上的電極取出用的分支配線4g，和鄰接配置的基準(zhǔn)電位線2g、2e、2c以及2a相重合。該圖8所示的譯碼電路的配線布局的其他的配置配線和圖7所示的譯碼電路的配置配線相同，在對應(yīng)的部分上標(biāo)注相同參照號碼，省略其詳細說明。
在該圖8所示的譯碼電路的配線布局中，柵極電極取出用的分支配線4g與對應(yīng)的基準(zhǔn)電壓線重合。因而，通過該重合部分能夠進一步降低在第1方向上的該數(shù)據(jù)譯碼電路的尺寸。由于柵極電極取出用的分支配線4g和對應(yīng)的基準(zhǔn)電壓線2g、2e、2c、2a的重合而存在耦合電容，因而控制信號線1ab的負荷變大，有可能不能高速驅(qū)動。當(dāng)高速動作性能因該電容耦合而成為問題的情況下，通過向開關(guān)元件SWO以及SWE各自分別提供數(shù)據(jù)位D0、D0B的組，不需要分支配線，就能夠進一步降低寄生電容。即，通過向開關(guān)元件SWO以及SWE各自配設(shè)傳遞數(shù)據(jù)位D0以及D0B的控制信號線的對，不需要設(shè)置該柵極電極取出用的分支配線4a以及4g(或者4f)，就能夠降低縱向尺寸，還能夠抑制配線重合產(chǎn)生的寄生電容。
而且，在圖8所示的布局中，在開關(guān)元件SWE的N溝道MOS晶體管的柵極電極配線4c上連接控制信號1aa的柵極電極取出用的分支配線4a還可以配置成和對應(yīng)的基準(zhǔn)電壓線2h不重合。
此外，在該圖8所示的譯碼電路的布局中，柵極電極取出用的分支配線4g完全和對應(yīng)的基準(zhǔn)電壓線重合。但是，沿著第1方向的基準(zhǔn)電壓線和柵極電極取出用的分支配線4g的位置偏離，即使配置成那些配線的一部分重合，也能夠降低縱向(第1方向)上的譯碼電路的尺寸。
圖9是概略地表示按照本發(fā)明的實施方式1的譯碼電路的其它配線布局圖。在圖9中，表示與1個第1子譯碼電路FSDa相關(guān)聯(lián)的部分的詳細配置。該第1子譯碼電路FSDa經(jīng)由下一段的第2子譯碼電路的單元譯碼器USD0以及最終子譯碼電路LSD，與輸出線OL相結(jié)合。用方框概略表示與另一最終子譯碼電路對應(yīng)設(shè)置的第1子譯碼電路FSDx以及下一段的第2子譯碼電路的單元譯碼USD3的連接。
在該第1子譯碼電路FSDa的第1方向中的一方上鄰接配置用于傳遞與第1子譯碼電路FSDa對應(yīng)的基準(zhǔn)電壓VREF0以及VREF1的基準(zhǔn)電壓線2a和2b。
第1子譯碼電路FSDa作為單元譯碼器包含開關(guān)元件SWO以及SWE。開關(guān)元件SWO與經(jīng)由內(nèi)部配線11a以及交叉配線10傳遞基準(zhǔn)電壓VREF1的基準(zhǔn)電壓線2b結(jié)合。另一方面，開關(guān)元件SWE與經(jīng)由內(nèi)部配線11c傳遞基準(zhǔn)電壓VREF0的基準(zhǔn)電壓線2a結(jié)合。為了防止在開關(guān)元件SWO以及SWE中的內(nèi)部配線的沖突，在開關(guān)元件SWO中，其輸出部的內(nèi)部配線11b以U字型迂回開關(guān)元件SWE的配置區(qū)域的方式被配線，與內(nèi)部輸出配線11d相結(jié)合。相對這些開關(guān)元件SWO以及SWE的控制信號1aa以及1ab的柵極電極取出配線的配置和之前的圖7所示的配置相同。在和圖7所示的配線的配置相同或者對應(yīng)的部分上標(biāo)注相同的參照符號，并省略其詳細說明。
沿著第1子譯碼電路FSDa和第1方向排列整齊地配置第1子譯碼電路FSDx。該第1子譯碼電路FSDx與第2子譯碼電路的單元譯碼器USD3結(jié)合。這些第1子譯碼電路FSDx以及單元譯碼器USD3與另一最終子譯碼電路(LSD)相對應(yīng)地設(shè)置。相對第1子譯碼電路FSDx，相鄰地配置用于傳遞對應(yīng)的2個基準(zhǔn)電壓VREFx以及VREEy的基準(zhǔn)電壓線2x以及2y，內(nèi)部的未圖示的開關(guān)元件經(jīng)由交叉配線(10)與基準(zhǔn)電壓線2x相結(jié)合。
傳遞到控制信號線1ba、1bb-1fa、1fb上的位D1、D1B-D5、D5B的配置順序和前面的圖8以及圖7所示的配置相同。
沿著第1方向重復(fù)配置第1子譯碼電路FSDa的配線布局。傳遞各第1子譯碼電路選擇的基準(zhǔn)電壓的組的基準(zhǔn)電壓線的組被配置在各第1子譯碼電路的第1方向上的一方上。
而且，在該圖9所示的配線布局中，在基準(zhǔn)電壓線2a、2b和基準(zhǔn)電壓線2x以及2y之間可以配置2個第1子譯碼電路FSDa以及FSDx。在這種配置的情況下，各配置4條基準(zhǔn)電壓線，在4條基準(zhǔn)電壓線的組和鄰接的4條基準(zhǔn)電壓線的組之間沿著第1方向排列整齊地配置2個第1子譯碼電路。
此外，控制信號線1aa、1ab-1fa、1fb用和MOS晶體管的柵極電極相同的配線層的第1配線構(gòu)成，用比第1配線層上層的第2配線層的配線形成基準(zhǔn)電壓線。但是，該控制信號線1aa、1ab-1fa、1fb也可以進一步使用和上層的第3配線層的配線以規(guī)定的間隔與和柵極電極同一配線層的第1配線取電氣連接接點的所謂的“打樁(杭打ち)”構(gòu)造。
此外，第1配線層也可以相反地在比第2配線層上層的配線層上形成，在各子譯碼電路中相對柵極電極設(shè)置接點。
在該圖9所示的配線布局中，在鄰接配置用于傳遞用第1子譯碼電路選擇的基準(zhǔn)電壓的基準(zhǔn)電壓線這一點和前面的圖7所示的配線布局不同，能夠得到同樣的效果。
如上所示，如果采用本發(fā)明的實施方式1，則在根據(jù)最低位位進行2∶1選擇的子譯碼電路中，并聯(lián)配置單元譯碼器，能夠把該譯碼電路的、排列輸出候補的基準(zhǔn)電壓的縱向(第1方向)的尺寸減少一半。特別是在接收1位數(shù)據(jù)的第1位群譯碼電路中，通過并聯(lián)配置第1子譯碼電路的單元譯碼器，在橫向(第2方向)上，只是加長1位的單元譯碼器的尺寸，能夠抑制橫向的尺寸的增大同時大幅度降低縱向的尺寸。
此外，在輸出線上只連接最終子譯碼電路，能夠減輕輸出線的負荷，能夠高速進行譯碼動作，以短時間使輸出電壓穩(wěn)定。
圖10是概略地表示按照本發(fā)明的實施方式2的譯碼電路結(jié)構(gòu)圖。該圖10所示的譯碼電路的結(jié)構(gòu)在以下方面和圖4所示的譯碼電路結(jié)構(gòu)不同。即，在相對高位3位D3-D5設(shè)置的最終位群譯碼電路LSB中，最終段子譯碼電路LSD0-LSD7各自包含沿著第1方向排列整齊地配置的開關(guān)元件LSW0-LSW2的串聯(lián)體。最終子譯碼電路LSD7-LSD0的各自的最終段的開關(guān)元件LSW2被共用地結(jié)合在輸出線OL上。該圖10所示的譯碼電路的其他結(jié)構(gòu)和圖4所示的譯碼電路的結(jié)構(gòu)相同，在對應(yīng)的部分上標(biāo)注同一參照號碼，省略其詳細說明。
圖11是表示圖10所示的譯碼電路的開關(guān)元件的具體結(jié)構(gòu)和控制信號線的具體配置的圖。該圖11所示的譯碼電路的開關(guān)元件和控制信號線的配置在以下方面和圖5所示的譯碼電路的布局不同。傳遞高位的互補3位D3、D3B-D5、D5B的控制信號線1da、1db-1fa、1fb配設(shè)在第2位群譯碼電路SBD和最終位群譯碼電路LBD之間。最終位群譯碼電路LBD的最終子譯碼電路LSD7-LSD0的各開關(guān)元件(模擬開關(guān))LSW0-LSW2的控制電極經(jīng)由在第2方向上延伸的內(nèi)部控制線對23a、23b以及23c與各自的對應(yīng)的控制信號線結(jié)合。
在最終子譯碼電路LSD7-LSD0中，沿著第1方向排列整齊地配置N溝道MOS晶體管，此外沿著第1方向排列整齊地配置P溝道MOS晶體管。這些最終子譯碼電路LSD7-LSD0因為分別按照位D3、D3B-5D、D5B的不同的組合導(dǎo)通，所以在各開關(guān)元件(模擬開關(guān))LSW0-LSW2中，P溝道MOS晶體管以及N溝道MOS晶體管的配置位置不同。即，在最終子譯碼電路LSD7中，開關(guān)元件LSW0由N溝道MOS晶體管將位D3接收到柵極上，由P溝道MOS晶體管將反轉(zhuǎn)位D3B接收到柵極上。開關(guān)元件LSW1由N溝道MOS晶體管把位D4接收到柵極上，由P溝道MOS晶體管將反轉(zhuǎn)位D4B接收到柵極上。在開關(guān)元件LSW2中由N溝道MOS晶體管把位D5接收到柵極上，由P溝道MOS晶體管接收反轉(zhuǎn)位D5B。
在此，在圖11中也是用在襯底區(qū)域中的向內(nèi)的箭頭表示N溝道MOS晶體管，用在襯底區(qū)域中的向外的箭頭表示P溝道MOS晶體管。此外，在和圖5所示的譯碼電路的結(jié)構(gòu)對應(yīng)的部分上標(biāo)注相同的參照號碼，省略其詳細說明。
在最終子譯碼電路LSD6中，開關(guān)元件LSW0由P溝道MOS晶體管把位D3接收到柵極上，由N溝道MOS晶體管把反轉(zhuǎn)位D3B接收到柵極上。開關(guān)元件SLW1由N溝道MOS晶體管把位D4接收到柵極上，由P溝道MOS晶體管把反轉(zhuǎn)位D4B接收到柵極上。開關(guān)元件LSW2由N溝道MOS晶體管把位D5接收到柵極上，由P溝道MOS晶體管把反轉(zhuǎn)位D5B接收到柵極上。
在最終子譯碼電路LSD0中，開關(guān)元件LSW0由P溝道MOS晶體管把位D3接收到柵極上，由N溝道MOS晶體管把反轉(zhuǎn)位D3B接收到柵極上。開關(guān)元件SLW1由P溝道MOS晶體管把位D4接收到柵極上，由N溝道MOS晶體管把反轉(zhuǎn)位D4B接收到柵極上。在開關(guān)元件LSW2中由P溝道MOS晶體管把位D5接收到柵極上，由N溝道MOS晶體管把反轉(zhuǎn)位D5B接收到柵極上。
在最終位群譯碼電路LBD中，沿著第1方向排列整齊地配置N溝道MOS晶體管，此外在第1方向上排列整齊地配置P溝道MOS晶體管。在各最終段子譯碼電路LSD7-LSD0中，通過根據(jù)成為導(dǎo)通狀態(tài)的位的圖案改變這些N溝道MOS晶體管以及P溝道MOS晶體管的配置位置，能夠按照圖6所示的邏輯表把最終子譯碼電路LSD7-LSD0設(shè)定為導(dǎo)通/非導(dǎo)通狀態(tài)，能夠?qū)崿F(xiàn)譯碼動作。
如圖10以及圖11所示，分別對4個單位第2子譯碼電路USD0-USD3設(shè)置最終子譯碼電路LSD7-LSD0。因而，能夠在比這些第2子譯碼電路SSD0-SSD3的間距還緩和的間距條件下配置開關(guān)元件LSW0-LSW2，能夠把第2方向的尺寸從3位譯碼電路的尺寸減低到1位譯碼電路的尺寸。
在前段的子譯碼電路和下一段的子譯碼電路中，考慮下一段的子譯碼電路進行K位的譯碼器動作，選擇前段的子譯碼電路的J個單元譯碼器的輸出中的1個的情況。這種情況下，如果滿足J≥K的關(guān)系，則在該下一段的子譯碼電路中，可以在第1方向上排列整齊地排列該構(gòu)成要素的開關(guān)元件，能夠降低在第2方向上的譯碼電路的尺寸。
因而，在第1譯碼電路中把單元譯碼器沿著第2方向并聯(lián)配置，即使第2方向的尺寸增大，也能夠補償該尺寸的增大，降低譯碼電路的第1以及第2方向上的尺寸。
圖12是概略地表示圖11所示的譯碼電路的配線以及晶體管的平面布局圖。在圖12中，和圖7所示的譯碼電路的配置配線的布局一樣，表示與1個最終子譯碼電路LSD有關(guān)的部分的配置配線的布局。在該圖12所示的配置配線布局中，相對最終子譯碼電路LSD的配線布局和圖7所示的配線布局不同，在和圖7所示的配線布局對應(yīng)的部分上附加相同參照號碼，省略其詳細說明。
在圖12中，沿著第1方向排列整齊地配置分別構(gòu)成開關(guān)元件LSW0-LSW2的P溝道MOS晶體管以及N溝道MOS晶體管，其中開關(guān)元件LSW0-LSW2是構(gòu)成最終段子譯碼電路LSD的開關(guān)元件。
傳遞相對該最終子譯碼電路LSD的互補數(shù)據(jù)位D3、D3B-D5、D5B的控制信號線1da、1db-1fa、1fb配設(shè)在前段的第2子譯碼電路SSD和最終子譯碼電路LSD之間。對于共用地連接第2子譯碼電路SSD的單元譯碼器USD0-USD3的輸出的縱向配線6，經(jīng)由接點25連接內(nèi)部配線32a。該內(nèi)部配線32a與開關(guān)元件LSW0的P溝道MOS晶體管以及N溝道MOS晶體管的輸入部結(jié)合。開關(guān)元件LSW2的P溝道MOS晶體管以及N溝道MOS晶體管的輸出部經(jīng)由內(nèi)部配線32b以及接點7被結(jié)合在輸出線OL上。
為了連接分別構(gòu)成開關(guān)元件LSW0-LSW2的P溝道MOS晶體管以及N溝道MOS晶體管的柵極電極和對應(yīng)的控制信號線，分別經(jīng)由接點26以及27設(shè)置交叉配線30。在圖12中，為了簡化圖面，表示相對1個交叉配線30的接點26以及27。經(jīng)由該接點27，對應(yīng)的交叉配線30分別結(jié)合開關(guān)元件LSW0-LSW2的P溝道MOS晶體管以及N溝道MOS晶體管的柵極電極配線31。能夠?qū)Ω鏖_關(guān)元件LSW0-LSW2的P溝道MOS晶體管以及N溝道MOS晶體管傳遞規(guī)定組合的數(shù)據(jù)位。
為了確保該最終子譯碼電路LSD的配置區(qū)域，傳遞基準(zhǔn)電壓VREF5以及VREF6的基準(zhǔn)電壓線線2f以及2g在該最終子譯碼電路LSD的配置區(qū)域上以具有反U字型的迂回路33a以及33b的方式進行配線布局，回避和該最終子譯碼電路LSD的內(nèi)部配線32a的沖突。同樣，傳遞基準(zhǔn)電壓VREF3以及VREF4的基準(zhǔn)電位線2d以及2e也分別在最終子譯碼電路LSD的配置區(qū)域上以形成U字型的迂回路33d以及33c的方式進行配線布局，回避和該最終子譯碼電路的開關(guān)元件LSW1、LSW2的配線的沖突。
這些迂回路33a-33d分別被配設(shè)到傳遞基準(zhǔn)電壓VREF7以及VREF2的基準(zhǔn)電壓線2c以及2h附近。在配置這3個單元譯碼器(USD1-USD3)的間距范圍內(nèi)，能夠防止配線的沖突地進行最終子譯碼電路LSD的配線。
通過把傳遞數(shù)據(jù)位D3、D3B-D5、D5的控制信號線1da、1db-1fa、1fb配置在最終子譯碼電路LSD和前段的第2子譯碼電路SSD之間，能夠得到以下的效果。即，當(dāng)把控制信號線1da、1db-1fa、1fb與輸出線OL鄰接配置的情況下，在各最終子譯碼電路LSD(LSD0-LSD7)的輸出和控制信號線1da、1db-1fa、1fb之間產(chǎn)生電容耦合。在這些最終子譯碼電路的輸出上產(chǎn)生因數(shù)據(jù)位D3、D3B-D5、D5B的偏離(skew)等引起的各種噪聲，在輸出線OL上，因電容耦合而產(chǎn)生各種噪聲。因此，在接收譯碼電路的輸出的下一段電路上，相對鎖存該譯碼電路的輸出的定時，需要確保相對噪聲的界限。其結(jié)果，譯碼電路的輸出信號的鎖存定時變慢，下一段電路的動作開始時間變慢。當(dāng)基準(zhǔn)電壓是圖像顯示裝置的灰度電壓的情況下，鎖存電路的動作周期加長，在短時間內(nèi)高速對像素傳遞寫入電壓變得困難，顯示高精細圖像變得困難。
但是，通過把這些控制信號線1da、1db-1fa、1fb集中地配置在第2子譯碼電路SSD和最終子譯碼電路LSD之間，能夠回避相對最終段子譯碼電路的輸出的控制信號線之間的電容耦合。作為譯碼電路的輸出線OL上的信號的鎖存定時，主要可以考慮接收該最終子譯碼電路LSD的最高位位D5、D5B的開關(guān)元件LSW2的譯碼時間(最高位數(shù)據(jù)位的譯碼定時是考慮其他的低位位的譯碼定時，即，基準(zhǔn)電壓傳播延遲來決定)。因而，在利用譯碼電路的輸出線OL的信號(電壓)的下一段電路中的鎖存定時的設(shè)定變得容易，此外，能夠降低在和該輸出線OL中的控制信號線之間的電容耦合產(chǎn)生的噪聲。因而，能夠正確地把與數(shù)據(jù)位相應(yīng)的基準(zhǔn)電壓傳遞到下一段電路，能夠提高譯碼的精度。
而且，在該圖12所示的譯碼電路的布局中，最終子譯碼電路LSD在用于分別傳遞基準(zhǔn)電壓VREF4以及VREF5的基準(zhǔn)電位線2e以及2f之間設(shè)置空間地進行配置。但是，該最終子譯碼電路LSD在分別傳遞基準(zhǔn)電壓VREF7以及VREF6的基準(zhǔn)電位線2h以及2g之間、分別傳遞基準(zhǔn)電壓VREF2以及VREF3的基準(zhǔn)電位線2c以及2d之間，或者傳遞基準(zhǔn)電壓VREF0以及VREF1的基準(zhǔn)電位線2a以及2b之間設(shè)置配置3位的開關(guān)元件的空間，可以配置最終子譯碼電路。
通過把該最終子譯碼電路沿著第1方向配置，降低在第2方向上的譯碼電路的尺寸這一點和圖7比較能夠明顯看到。這種情況下，在第1子譯碼電路FSDa-FSDd中，能夠分別實現(xiàn)和沿著第1方向與各基準(zhǔn)電壓對應(yīng)地配置單元譯碼器SWO以及SWE的結(jié)構(gòu)情況相同程度的第2方向的尺寸。
而且，作為第1子譯碼電路的配線布局也可以使用在前面的實施方式1中說明的配線布局之一。
圖13是概略地表示按照本發(fā)明的實施方式2的譯碼電路的變更例子的晶體管的配置以及配線布局圖。如該圖13所示的譯碼電路的布局和圖12所示的譯碼電路的配置配線在以下方面其配置不同。即，構(gòu)成最終子譯碼電路LSD的開關(guān)元件LSW0、LSW1以及LSW2分別各自配置在基準(zhǔn)電壓線之間。即，把開關(guān)元件LSW0配設(shè)在基準(zhǔn)電壓線2h以及2g之間，把開關(guān)元件LSW1配設(shè)在基準(zhǔn)電壓線2f以及2e之間。開關(guān)元件LSW2配設(shè)在基準(zhǔn)電壓線2d以及2c之間。
開關(guān)元件LSW0把連接P以及N溝道MOS晶體管的輸入部的內(nèi)部配線41a經(jīng)由接點40與縱向配線6結(jié)合，與第2子譯碼電路SSD的單元譯碼器USD0-USD3的輸出共用地結(jié)合。構(gòu)成開關(guān)元件LSW0的輸出的內(nèi)部配線41b經(jīng)由交叉配線42a與構(gòu)成開關(guān)元件LSW1的輸入部的內(nèi)部配線41c連接。構(gòu)成開關(guān)元件LSW1的輸出部的內(nèi)部配線41b還經(jīng)由交叉配線42b與開關(guān)元件LSW2的輸入一側(cè)的內(nèi)部配線41e結(jié)合。開關(guān)元件LSW2的輸出一側(cè)的內(nèi)部配線41f經(jīng)由接點7與輸出配線OL結(jié)合。
在各開關(guān)元件LSW0-LSW2中，輸入部與對應(yīng)的N以及P溝道MOS晶體管的輸入端共用地結(jié)合，輸出部與這些N以及P溝道MOS晶體管的輸出端共用地結(jié)合。
這些開關(guān)元件LSW0-LSW2的P溝道MOS晶體管以及N溝道MOS晶體管的柵極電極配線48經(jīng)由接點45、交叉配線46以及接點47分別與對應(yīng)的控制信號線結(jié)合。在圖13中，為了簡化圖面，把相對開關(guān)元件LSW0的P溝道MOS晶體管設(shè)置的接點45、交叉配線46以及接點47以及柵極電極配線48有代表性地附加參照符號表示。同樣的參照符號對于其他的開關(guān)元件LSW1以及LSW2的P溝道MOS晶體管以及N溝道MOS晶體管也適用。
第1子譯碼電路FSDa-FSDd以及第2子譯碼電路SSD的單元譯碼器USD0-USD3的晶體管的配置以及配線布局和圖12所示的配置相同，對于對應(yīng)的控制信號線附加參照符號并省略其詳細說明。
在配置該圖13所示的譯碼電路的情況下，把最終子譯碼電路LSD的開關(guān)元件LSW0-LSW2分別配設(shè)在基準(zhǔn)電壓線之間，在基準(zhǔn)電壓線2c-2g中，不需要為了形成用于設(shè)置最終子譯碼電路LSD的空間而形成迂回路，分別能夠直線延伸，基準(zhǔn)電壓線的布局變得容易。
此外，開關(guān)元件LSW0-LSW2的P溝道MOS晶體管以及N溝道MOS晶體管的柵極電極配線48分別經(jīng)由接點45以及47和交叉配線46能夠以最短距離與對應(yīng)的控制信號線結(jié)合，此外，配線布局被簡化。
而且，在配置對應(yīng)的第2子譯碼電路SSD的區(qū)域上，只要把開關(guān)元件LSW0-LSW2配設(shè)在基準(zhǔn)電位線之間即可。例如，這些開關(guān)元件LSW0-LSW2分別沿著第1方向錯開1個配置位置，可以配置在各基準(zhǔn)電壓線之間(例如，開關(guān)元件LSW2配設(shè)在基準(zhǔn)電位線2a以及2b之間，把開關(guān)元件SLW1配設(shè)在基準(zhǔn)電位線2c以及2d之間，把開關(guān)元件LSW0配設(shè)在基準(zhǔn)電位線2e以及2f之間)。
即使在該圖13所示的配線布局中，也能夠得到和圖12所示的配線布局同樣的效果。即，能夠以快速的定時把譯碼結(jié)果傳遞到輸出線OL，此外能夠以高精度進行譯碼動作。
而且，在本實施方式2中，可以適宜地組合使用如在實施方式1中說明那樣的第1子譯碼電路FSDa-FSDd的配線布局。
而且，作為開關(guān)元件使用CMOS傳輸門(模擬開關(guān))，抑制在控制信號線1aa、1ab-1fa、1fb上的數(shù)據(jù)位的振幅在正或者負方向的放大。但是，當(dāng)這些數(shù)據(jù)位D0、D0B-D5、D5B的振幅充分大的情況下，作為開關(guān)元件可以使用用N溝道MOS晶體管或者P溝道MOS晶體管構(gòu)成的傳輸門。在這種情況下，能夠進一步降低元件個數(shù)，實現(xiàn)進一步降低譯碼電路的尺寸(在第1以及第2方向上)。
此外，控制信號線1aa、1ab-1fa、1fb使用和MOS晶體管的柵極電極配線同層的配線，基準(zhǔn)電位線2a-2h使用該柵極電極配線的上層的第2配線層。但是，考慮配線電阻的影響以及工藝的容易程度，可以有意地對柵極電極配線使用第2配線層，對基準(zhǔn)電位線2a-2h使用第1配線層。該配線的關(guān)系也可以適用到實施方式1。
最終子譯碼電路LSD因為與第2子譯碼電路相比譯碼的位數(shù)多，所以能夠配置在縱向上。在譯碼電路中使用的控制信號的位數(shù)中，當(dāng)與前段的子譯碼電路譯碼的位數(shù)相比，還是下段的子譯碼電路譯碼的位數(shù)多的情況下，通過把下段的子譯碼電路配設(shè)在縱向上，同樣能夠更有效地降低橫向(第2方向)的尺寸。譯碼的位數(shù)比前段的電路越多，由縱向的排列產(chǎn)生的橫向的尺寸減少效果越大。例如，當(dāng)?shù)?子譯碼電路譯碼3位數(shù)據(jù)的情況下，在單元譯碼器用3個開關(guān)元件的串聯(lián)體構(gòu)成的最終段的子譯碼電路中，這種情況下，因為對2位的數(shù)據(jù)進行譯碼，所以用2個開關(guān)元件的串聯(lián)體構(gòu)成。因而，這種情況下，在第2子譯碼電路中在第2方向的尺寸上產(chǎn)生1位的增大，即使在最終子譯碼電路中在第1方向上排列了開關(guān)元件，也只是補償該第2子譯碼電路的尺寸增大，不能得到作為譯碼電路全體的第2方向的尺寸減少效果。
如上所示，如果采用本發(fā)明的實施方式2，則在縱向(第1方向)上配置譯碼多位的子譯碼電路、特別是比前段譯碼更多位的子譯碼電路，能夠降低在橫向(第2方向)上的譯碼電路的尺寸。此外，還能夠得到和實施方式1一樣的效果。
是表示用于向按照本發(fā)明的譯碼電路的子譯碼電路進行分配配置的概念結(jié)構(gòu)圖。在圖14中，譯碼對象的數(shù)據(jù)PD具有位Da-Df。例如，當(dāng)以3個階段進行譯碼的情況下，在位Da-Db中，在不同的位圖案上進行輸出候補(基準(zhǔn)電壓)VREF的分類。接著，對于位Dc-Dd，對具有相同位圖案的輸出候補進行子譯碼電路的共用化。進而，在位De-Df中對與相同位圖案對應(yīng)的輸出候補(基準(zhǔn)電壓VREF)使子譯碼電路共用化。通過子譯碼電路的共用化，在第2位群譯碼電路以及第3位群譯碼電路中，分別降低子譯碼電路的個數(shù)。按照該分配順序在前面的實施方式1以及2中實現(xiàn)子譯碼電路的共用化。
圖15以及圖16表示與該圖14所示的位圖案相應(yīng)的子譯碼電路的共用化的順序一例圖。在圖15中，為了簡單化，表示相對2個基準(zhǔn)電壓(輸出候補)的子譯碼電路的配置順序。在圖15中，考慮相對基準(zhǔn)電壓VREFA設(shè)置第1子譯碼電路51a、第2子譯碼電路52a以及第3子譯碼電路53a，相對基準(zhǔn)電壓VREFB設(shè)置第1子譯碼電路51b、第2子譯碼電路52b以及第3子譯碼電路53b的狀態(tài)。向第1子譯碼電路51a以及51b上共用地提供位Da-Db。向第2子譯碼電路52a以及52b上共用地提供位Dc-De。對第3子譯碼電路53a以及53b共用地提供位Dd-Df。
在第1子譯碼電路51a以及51b中，按照位Da-Db的不同的邏輯值圖案進行譯碼動作，執(zhí)行基準(zhǔn)電壓VREFA以及VREFB的分類。在第2子譯碼電路52a以及52b中進行同一邏輯的譯碼動作(在相同位圖案下變成選擇狀態(tài))，使這些第2子譯碼電路52a以及52b進行共用。對于第3子譯碼電路53a以及53b為了進行基于位De-Df的同一圖案的譯碼動作而使其共用化。
因而，這種情況下，如圖16所示，用共用的第2子譯碼電路52cm構(gòu)成第2子譯碼電路52a以及52b，第1子譯碼電路51a以及51b的輸出與第2子譯碼電路52cm結(jié)合。用第3子譯碼電路53cm使第3子譯碼電路53a以及53 b共用。對于位Dd-Df是同一圖案的共用的第2子譯碼電路52cm...，共用地設(shè)置該第3子譯碼電路53cm。
在前面的實施方式1以及2中，在第1子譯碼電路51a以及51b中，用最低位位(D0)進行輸出候補的分類。但是，在輸出候補的初段中進行分類的位并不限于最低位位。
現(xiàn)在，如圖17所示，考慮用位D5-D0構(gòu)成數(shù)據(jù)的情況。位D5是最高位位(MSB)，位D0是最低位位(LSB)。這種情況下，除去位D5的剩余的5位D4-D0具有相同位圖案的值是63(十進制)以及31(十進制)。同樣，32+A(十進制)和A(十進制)其低位5位D4-D0的位圖案是相同的。因而，當(dāng)用最高位位D5進行了輸出候補VREF的分類的情況下，對于低位5位，其位圖案相同，能夠使子譯碼電路共用。
圖18是一覽表示按照本發(fā)明的實施方式3的譯碼電路的各子譯碼電路變成導(dǎo)通狀態(tài)的數(shù)據(jù)位的邏輯圖。按照6位D0-D5選擇輸出候補的基準(zhǔn)電壓V0-V63之一。在第1位群譯碼電路FBD中，按照最高位位(MSB)D5首先進行基準(zhǔn)電壓V0-V63的分類。用第2位群譯碼電路SBD進行低位位D0以及位D1的譯碼，根據(jù)剩下的高位3位D2-D4用最終位群譯碼電路LBD進行譯碼。在最終位群譯碼電路LBD中，通過使用高位位D2-D4，降低最終子譯碼電路LSD的個數(shù)。
在該邏輯結(jié)構(gòu)中，在第1子譯碼電路FSD中選擇低位5位D4-D0為相同的位圖案的輸出候補的對的一方。因而，在(V63，V31)、(V62，V30)、...(VA，V(A+32))的各對中，用第1位群譯碼電路FBD選擇1個基準(zhǔn)電壓(輸出候補)。
在第2位群譯碼電路SBD中，第2子譯碼電路SSD與第1子譯碼電路FSD分別對應(yīng)地設(shè)置，包含4個單元譯碼器USD。在一個第2子譯碼電路SSD中，利用4個單元譯碼器USD的組，按照2位D0以及D1的不同的位圖案，選擇1個第1子譯碼電路FSD的輸出。
對于每個第2子譯碼電路SSD，即對4個單元譯碼器USD組設(shè)置1個最終子譯碼電路LSD，根據(jù)位D2-D4的圖案，8個最終子譯碼電路LSD中的一個導(dǎo)通，生成最終的輸出信號。
在該圖18所示的譯碼電路的邏輯中，和前面的實施方式1以及2不同，用最高位位MSB進行基準(zhǔn)電壓(輸出候補)的分類。因而，在本發(fā)明的實施方式3中，基準(zhǔn)電壓V0-V63的排列位置雖然和前面的實施方式1以及2不同，但譯碼動作本身卻和實施方式1以及2相同。
圖19是概略地表示實現(xiàn)圖18所示的邏輯的譯碼電路的結(jié)構(gòu)圖。該圖19所示的譯碼電路的開關(guān)元件的排列實際上和按照圖4所示的實施方式1的譯碼電路的開關(guān)元件的排列相同，數(shù)據(jù)PD的位的排列順序以及基準(zhǔn)電壓V0以及V63的排列順序不同。即，數(shù)據(jù)PD的最高位位(MSB)D5被共用地提供給第1位群譯碼電路FBD的各第1子譯碼電路FSD0-FSD31。在第2位群子譯碼電路SBD中，位D0以及D1被共用地提供給第2子譯碼電路SSD0-SSD7。在最終段位群譯碼電路LBD中，向最終子譯碼電路LSD0-LSD7上共用地提供位D2至D4。
另一方面，基準(zhǔn)電壓是沿著第1方向交替地配置基準(zhǔn)電壓V32-V63的組的基準(zhǔn)電壓、和基準(zhǔn)電壓V0-V31的組的基準(zhǔn)電壓。在第1子譯碼電路FSD0-FSD31的各自中，構(gòu)成單元譯碼器的開關(guān)元件SWE以及SWO沿著第2方向排列整齊地被配置。
該圖19所示的譯碼電路的結(jié)構(gòu)本身和圖4所示的譯碼電路的結(jié)構(gòu)相同，在對應(yīng)的部分上附加相同的參照號碼，省略其詳細說明。譯碼動作只是其邏輯不同，包含作用效果在內(nèi)和按照圖4所示的實施方式1的譯碼電路是相同的。
圖20是表示用CMOS傳輸門(模擬開關(guān))構(gòu)成圖19所示的譯碼電路的開關(guān)元件時的開關(guān)元件的配置的圖。在該圖20所示的譯碼電路的結(jié)構(gòu)中，也只是基準(zhǔn)電壓V0-V63的排列順序以及數(shù)據(jù)位D0、D0B-D5、D5B的排列順序和圖5所示的譯碼電路的排列不同，譯碼電路的結(jié)構(gòu)本身和圖5所示的譯碼電路的結(jié)構(gòu)相同，在對應(yīng)的部分地上標(biāo)注相同的參照號碼，并省略其詳細說明。
如這些圖19以及圖20所示，按照最高位位(MSB)分類輸出候補的基準(zhǔn)電壓，在下一段以后的位群譯碼電路中通過共用相同邏輯的子譯碼電路，可和實施方式1以及2一樣，能夠降低伴隨輸出線OL的寄生電容，高速地進行譯碼動作。
此外，作為該圖19以及圖20所示的譯碼電路的配線布局，能夠利用從前面的圖7到圖9所示的配線布局之一。只是數(shù)據(jù)的位位置以及基準(zhǔn)電壓的排列不同，根據(jù)實施方式3的譯碼電路的開關(guān)元件以及控制信號線的配線布局和在實施方式1中所示是相同的，在此省略其詳細說明。
圖21是概略地表示按照本發(fā)明的實施方式3的譯碼電路的變更例子的開關(guān)元件的配置圖。該圖21所示的譯碼電路和圖19所示的譯碼電路在以下方面其結(jié)構(gòu)不同。即，在最終位群譯碼電路LBD中，各最終子譯碼電路LSD0-LSD7的開關(guān)元件LSW0-LSW2沿著第1方向被配置。該圖21所示的譯碼電路的其他結(jié)構(gòu)和圖19所示的譯碼電路的結(jié)構(gòu)相同，在對應(yīng)的部分上標(biāo)注相同參照號碼，并省略其詳細說明。
該圖21所示的譯碼電路的結(jié)構(gòu)實際上只是和圖10所示的譯碼電路(實施方式2)在其基準(zhǔn)電壓的排列順序以及數(shù)據(jù)位D0-D5的排列順序上不同，是起到同樣的作用效果(尺寸減小以及輸出線負荷的減輕)。
圖22是表示圖21所示的譯碼電路的開關(guān)元件的具體例子的圖。在圖22所示的譯碼電路中，開關(guān)元件用CMOS傳輸門構(gòu)成。該圖2所示的譯碼電路的結(jié)構(gòu)和圖20所示的譯碼電路相比，除了在最終位群譯碼電路LBD的子譯碼電路LSD0-LSD7中開關(guān)元件LSW0-LSW2沿著第1方向配置，以及把傳遞數(shù)據(jù)位D2、D2B-D4、D4B的控制信號線配置在第2位群譯碼電路SBD和最終位群譯碼電路LBD之間這一點外都相同，在對應(yīng)的部分上附加同一參照號碼，并省略其詳細說明。
該圖22所示的譯碼電路的開關(guān)元件的配置自身和圖11所示的譯碼電路(實施方式2)相同。只是基準(zhǔn)電壓V0-V63的配置順序以及數(shù)據(jù)位D0、D0B-D5、D5B的排列順序不同，省略圖22所示的譯碼電路的結(jié)構(gòu)以及動作的詳細說明。
這些圖21以及圖22所示的譯碼電路的配線布局和圖12或者圖13所示的配線布局相同。只是傳遞的基準(zhǔn)電壓的組和數(shù)據(jù)位的排列順序不同。因而，在圖12或者圖13所示的配線布局中，因為通過適宜的更換基準(zhǔn)電壓以及數(shù)據(jù)位的位置，可以得到圖21以及圖22所示的譯碼電路的配線布局，所以在此該配線布局未表示。
如這些圖19至圖22所示，在本實施方式3中，使用最高位位(MSB)分類輸出候補的基準(zhǔn)電壓，在剩余的位群中共用同樣邏輯的子譯碼電路。由此，只更改輸出候補的基準(zhǔn)電壓的配置順序，就能夠得到和實施方式1以及2相同的效果。
圖23是表示發(fā)生針對按照本發(fā)明實施方式3的譯碼電路的基準(zhǔn)電壓V63-V0的結(jié)構(gòu)例圖。在圖23中，對于譯碼電路DEC設(shè)置發(fā)生基準(zhǔn)電壓V0-V63的基準(zhǔn)電壓發(fā)生電路60。該基準(zhǔn)電壓發(fā)生電路60包含在電源節(jié)點VA以及VB之間串聯(lián)連接的電阻元件R。在電阻元件R的各連接節(jié)點中生成基準(zhǔn)電壓V63-V0。譯碼電路DEC具有在圖19以及圖20或者圖21以及圖22之一中所示的結(jié)構(gòu)。按照最高位位分類基準(zhǔn)電壓。按照剩下的低位5位的位圖案以共用子譯碼電路的方式配置子譯碼電路。按照數(shù)據(jù)位選擇1個基準(zhǔn)電壓來輸出。
在該圖23所示的情況下，在傳遞各個高位側(cè)基準(zhǔn)電壓V32-V63的基準(zhǔn)電壓線62、傳遞各個低位側(cè)基準(zhǔn)電壓V0-V31的基準(zhǔn)電壓線63中，使傳遞高位側(cè)基準(zhǔn)電壓的高位側(cè)基準(zhǔn)電壓線62和傳遞低位側(cè)基準(zhǔn)電壓V0-V31的低位側(cè)基準(zhǔn)電壓線63交叉，交替地配置配線，相鄰地配置與低位5位具有相同的位圖案的數(shù)據(jù)組對應(yīng)的基準(zhǔn)電壓的對，向譯碼電路DEC連接。這種情況下，基準(zhǔn)電壓發(fā)生電路60可以簡化用1個基準(zhǔn)電壓發(fā)生電路實現(xiàn)的電路結(jié)構(gòu)。
而且，在圖23所示的基準(zhǔn)電壓發(fā)生電路的結(jié)構(gòu)中，電阻元件R的電阻值全部相同地進行設(shè)定，基準(zhǔn)電壓的步驟相同，灰度電壓線性地按照數(shù)據(jù)位的邏輯值變化。但是，該灰度電壓按照數(shù)據(jù)位值例如可以以對數(shù)變化的方式設(shè)定電阻元件的電阻值。
圖24是表示發(fā)生按照本發(fā)明的實施方式3的基準(zhǔn)電壓的電路的變更例子1的結(jié)構(gòu)圖。在圖24中，在譯碼電路DEC的一方上分別設(shè)置發(fā)生高位側(cè)基準(zhǔn)電壓V32-V63的基準(zhǔn)電壓發(fā)生電路60a和發(fā)生低位側(cè)基準(zhǔn)電壓V0-V31的基準(zhǔn)電壓發(fā)生電路60b?；鶞?zhǔn)電壓發(fā)生電路60a包含在電源節(jié)點VA1以及VB1之間串聯(lián)連接的電阻元件R1，基準(zhǔn)電壓發(fā)生電路60b包含在電源節(jié)點VA2以及VB2之間串聯(lián)連接的電阻元件R2的串聯(lián)體。在基準(zhǔn)電壓發(fā)生電路60a中從各電阻元件的連接節(jié)點生成基準(zhǔn)電壓V32-V63，在基準(zhǔn)電壓發(fā)生電路60b中從各電阻元件R2的各連接節(jié)點生成基準(zhǔn)電壓V0-V31。在電源節(jié)點VB1上提供與基準(zhǔn)電壓V32對應(yīng)的電壓，在電源節(jié)點VA2上提供與電壓V31對應(yīng)的電壓。在該結(jié)構(gòu)的情況下，把電阻元件R1以及R2的電阻值設(shè)置成相同，能夠?qū)崿F(xiàn)和圖23所示的基準(zhǔn)電壓發(fā)生電路60一樣的結(jié)構(gòu)。
在該圖24所示的結(jié)構(gòu)的情況下，來自基準(zhǔn)電壓發(fā)生電路60a以及60b的基準(zhǔn)電壓線62以及63能夠直線地延伸。因而，不會產(chǎn)生這些基準(zhǔn)電壓線62以及63之間的交叉部，能夠抑制由基準(zhǔn)電壓線間的電容耦合產(chǎn)生的耦合噪聲。
圖25是表示發(fā)生針對按照本發(fā)明的實施方式3的譯碼電路的基準(zhǔn)電壓的電路的變更例子2的結(jié)構(gòu)圖。在該圖25所示的配置中，在譯碼電路DEC的兩側(cè)上分別配置基準(zhǔn)電壓發(fā)生電路60l以及60r?；鶞?zhǔn)電壓發(fā)生電路60l具有和基準(zhǔn)電壓發(fā)生電路60a(參照圖24)同樣的結(jié)構(gòu)，包含在電源節(jié)點VA1以及VB1之間串聯(lián)連接的電阻元件R1?；鶞?zhǔn)電壓發(fā)生電路60r具有和基準(zhǔn)電壓發(fā)生電路60b同樣的結(jié)構(gòu)，包含在電源節(jié)點VA2以及VB2之間串聯(lián)連接的電阻元件R2。
在基準(zhǔn)電壓發(fā)生電路60l中，從各電阻元件R1的連接節(jié)點生成高位側(cè)基準(zhǔn)電壓V32-V63，在基準(zhǔn)電壓發(fā)生電路60r中，從電阻元件R2的各連接節(jié)點輸出低位側(cè)基準(zhǔn)電壓V0-V31。在配置該圖25所示的基準(zhǔn)電壓發(fā)生電路60l以及60r的情況下，從譯碼電路DEC的兩側(cè)能夠使基準(zhǔn)電壓線62以及63直線延伸。因而，能夠防止基準(zhǔn)電壓線跨過該基準(zhǔn)電壓發(fā)生電路60l以及60r的一方上延伸地配置的現(xiàn)象，能夠進一步降低基準(zhǔn)電壓線間的電容耦合噪聲。
即使在該圖25所示的結(jié)構(gòu)中，作為一例，也是向電源節(jié)點VB1提供與基準(zhǔn)電壓V32對應(yīng)的電壓，向電源節(jié)點VA2提供與基準(zhǔn)電壓V31對應(yīng)的電壓。向電源節(jié)點VA1和VB2提供和給予圖23所示的基準(zhǔn)電壓發(fā)生電路的電源節(jié)點VA以及VB的電壓相同電平的電壓。
在該圖24以及圖25所示的基準(zhǔn)電壓發(fā)生電路的結(jié)構(gòu)中，作為提供給電源節(jié)點VB1以及VB2的電壓，只要電阻分壓生成提供電源節(jié)點VA1以及VB2的電壓即可。
而且，即使在圖24以及圖25所示的基準(zhǔn)電壓發(fā)生電路的結(jié)構(gòu)中，也把構(gòu)成要素的電阻元件的電阻值設(shè)置成相同來進行說明。但是，當(dāng)基準(zhǔn)電壓作為圖像顯示裝置的灰度電壓使用的情況下，該基準(zhǔn)電壓的步驟例如可以以對數(shù)變化的方式調(diào)整其電阻值。
此外，譯碼電路DEC在圖像顯示裝置中使用，基準(zhǔn)電壓V0-V63當(dāng)作為像素寫入用的灰度電壓使用的情況下，電源節(jié)點VA以及VB、電源節(jié)點VA1以及VB1，以及電源節(jié)點VA2以及VB2之間的電壓極性按照負極性模式以及正極性模式對各掃描線的每條發(fā)生改變。在1條掃描線上的像素中，當(dāng)鄰接像素的寫入電壓的極性也作為正極性以及負極性交替改變的情況下，在與像素陣列的數(shù)據(jù)線對應(yīng)地設(shè)置的譯碼電路中，對各像素列的每個反轉(zhuǎn)其電壓極性，提供給各譯碼電路。在1個譯碼電路DEC中，當(dāng)生成相對2個像素列的寫入電壓的情況下，只要每個像素采樣期間改變其電壓極性即可。
這些電壓極性的切換根據(jù)液晶像素元件的交流驅(qū)動方式以及像素驅(qū)動電路的結(jié)構(gòu)按照適宜的方式進行。例如，該基準(zhǔn)電壓發(fā)生電路的電源節(jié)點VA以及VB，或者VA1、VB1、VA2以及VB2的電壓極性通過切換使用了開關(guān)元件等電源路徑來改變。
圖26是模式化表示利用圖24以及圖25所示的2個基準(zhǔn)電壓發(fā)生電路時的譯碼定時圖。在圖26所示的譯碼定時中，在1個譯碼動作周期Tcd期間，對于來自2個基準(zhǔn)電壓發(fā)生電路的基準(zhǔn)電壓V0-V63，并行地進行譯碼動作。因而，這種情況下，按照數(shù)據(jù)位例如位D5-D0進行譯碼動作，輸出1個基準(zhǔn)電壓。在此，譯碼動作周期Tcd表示生成譯碼電路DEC的輸出電壓的周期。在圖像顯示裝置中該譯碼電路當(dāng)作為數(shù)字/模擬變換器被使用生成灰度電壓的情況下，與各像素列對應(yīng)地設(shè)置譯碼電路的情況下，該譯碼動作周期Tcd與1水平掃描期間1H對應(yīng)。
圖27是表示利用圖24以及圖25所示的兩個基準(zhǔn)電壓發(fā)生電路時的譯碼定時的其它結(jié)構(gòu)圖。在圖27所示的譯碼定時中，在譯碼動作周期Tcd的前半周期Tcd/2期間，對于低位側(cè)基準(zhǔn)電壓V31-V0進行譯碼動作，在后半周期Tcd/2中，對于上側(cè)基準(zhǔn)電壓V32-V63進行譯碼動作。
即，作為輸出電壓首先選擇低位側(cè)基準(zhǔn)電壓V0-V31之一輸出。接著，在后半周期中，對于基準(zhǔn)電壓V32-V63進行譯碼動作，當(dāng)選擇高位側(cè)基準(zhǔn)電壓V32-V63之一的情況下，輸出對應(yīng)的基準(zhǔn)電壓。另一方面，例如在數(shù)據(jù)位D5是“1”，選擇低位側(cè)基準(zhǔn)電壓V31-V0的情況下，該輸出電壓的電壓電平不根據(jù)在前半周期選擇的基準(zhǔn)電壓發(fā)生改變。這種情況下，在1個譯碼動作周期內(nèi)，輸出電壓的變化幅度最大是32步。因而，輸出線的電壓變化例如即使在從基準(zhǔn)電壓V0變化到基準(zhǔn)電壓V63那樣發(fā)生極端變化的情況下，也能夠降低輸出線的變化電壓量。
此外，當(dāng)在圖像處理裝置中利用的情況下，當(dāng)在半周期中按照各數(shù)據(jù)位進行譯碼動作的情況下，作為電壓極性的變化周期，需要確保1個譯碼動作周期Tcd的期間。
圖28是概略地表示實現(xiàn)圖27所示的譯碼定時的控制部的結(jié)構(gòu)例圖。在圖28中，設(shè)置接收最高位數(shù)據(jù)位D5和譯碼控制信號CDIV的AND電路70。該AND電路70的輸出信號CTL代替位D5共用地提供給第1子譯碼電路FSD。第1子譯碼電路FSD與下段的第2子譯碼電路的輸入結(jié)合。在第2段以后的子譯碼電路中，提供對應(yīng)的位群。
圖29是表示圖28所示的驅(qū)動控制部的動作的定時圖。以下，參照圖29簡單地說明圖28所示的譯碼動作控制部的動作。
在前半周期中把譯碼控制信號CDIV設(shè)定為低電平，在后半周期中，把譯碼控制信號CDIV設(shè)定為高電平。這種情況下，如果最高位位D5是高電平，則AND電路70的輸出信號CTL在前半周期為低電平，在后半周期變成高電平。因而，在前半周期中，選擇低位側(cè)基準(zhǔn)電壓V0-V31之一輸出，在后半周期中，把比該選擇出的基準(zhǔn)電壓還高32步的電壓作為譯碼結(jié)果輸出。
另一方面，在數(shù)據(jù)位D5是低電平時，AND電路70的輸出信號CTL與譯碼控制信號的電平無關(guān)是低電平。因而，在這種情況下，低位側(cè)基準(zhǔn)電壓V0-V31之一在整個1個譯碼動作周期中作為譯碼結(jié)果輸出。
圖30是概略地表示利用圖24以及圖25所示的2個基準(zhǔn)電壓發(fā)生電路的結(jié)構(gòu)時的譯碼定時的另一時序圖。在該圖30所示的譯碼定時中，在譯碼動作周期Tcd的前半周期Tcd/2中，對高位側(cè)基準(zhǔn)電壓V63-V32進行譯碼動作，在后半周期Tcd/2中，對低位側(cè)基準(zhǔn)電壓V31-V0進行譯碼動作。
這種情況下，在前半周期中，選擇1個高位側(cè)基準(zhǔn)電壓，接著，在后半周期中，選擇正確的基準(zhǔn)電壓。即使在選擇低位側(cè)基準(zhǔn)電壓的情況下，也只是產(chǎn)生32步大小的電壓下降。
圖31是表示用于實現(xiàn)圖30所示的譯碼次序的譯碼控制部的結(jié)構(gòu)例圖。在圖31中，設(shè)置接收最高位數(shù)據(jù)位的D5和反轉(zhuǎn)譯碼控制信號CDVIB的OR電路72。該OR電路72的輸出信號CTLA代替位D5被提供給第1子譯碼電路FSD。該第1子譯碼電路FSD的輸出分別提供給第2子譯碼電路。在第2位群以后的子譯碼電路中，提供對應(yīng)的位群。
圖32是表示圖31所示的譯碼控制部的動作的定時圖。以下，參照圖32說明圖31所示的譯碼動作控制部的動作。
在譯碼動作周期Tcd的前半周期Tcd/2中，把反轉(zhuǎn)譯碼控制信號CDIVB設(shè)定為高電平。在數(shù)據(jù)位D5是高電平時，OR電路72的輸出信號CTLA是高電平，第1子譯碼電路FSD選擇高位側(cè)基準(zhǔn)電壓V63-V32中的1個。在后半周期中，即使反轉(zhuǎn)譯碼控制信號CDIVB變成低電平，數(shù)據(jù)位D5也是高電平。因而OR電路72的輸出信號CTLA是高電平，從第1子譯碼電路FSD連續(xù)輸出高位側(cè)的基準(zhǔn)電壓。
在數(shù)據(jù)位D5是低電平時，首先在前半周期中如果把反轉(zhuǎn)譯碼控制信號CDIVB設(shè)置成高電平，則OR電路72的輸出信號CTLA變成高電平，第1子譯碼電路FSD選擇高位側(cè)基準(zhǔn)電壓V63-V32中的一個。接著，在后半周期中，如果反轉(zhuǎn)譯碼控制信號CDIVB變成低電平，則數(shù)據(jù)位D5是低電平，OR電路72的輸出信號CTLA變成低電平。相應(yīng)地第1子譯碼電路FSD選擇低位側(cè)基準(zhǔn)電壓V31-V0之一，選擇輸出與正確的數(shù)據(jù)位相應(yīng)的基準(zhǔn)電壓。
由此，能夠?qū)崿F(xiàn)在前半周期中選擇高位側(cè)的基準(zhǔn)電壓，在后半周期中選擇低位側(cè)的基準(zhǔn)電壓的譯碼順序。
通過停止在各半周期中向非使用的基準(zhǔn)電壓發(fā)生電路的電源電壓的提供，能夠降低消耗電流(通過在輸出線上設(shè)置電壓保持元件，即使電源供給停止，也能夠把與數(shù)據(jù)位對應(yīng)的基準(zhǔn)電壓正確地傳遞到下段電路)。
而且，譯碼控制信號CDIVB能夠通過對規(guī)定譯碼電路DEK的動作周期的信號進行分頻而生成。
此外，該譯碼動作周期Tcd只要在應(yīng)用該譯碼電路的用途中被確定為恰當(dāng)?shù)闹芷诩纯伞?br> 如上所示，如果根據(jù)本發(fā)明的實施方式3，則使用最高位位分類輸出候補的基準(zhǔn)電壓，以共用低位位的相同邏輯的子譯碼電路的方式配置子譯碼電路，可和實施方式1以及2一樣，能夠減輕輸出線的負荷，還能夠降低元件個數(shù)，能夠進行高速并且高精度的譯碼動作，生成輸出候補的基準(zhǔn)電壓。
圖33是概略地表示本發(fā)明的實施方式4的顯示裝置的結(jié)構(gòu)圖。在圖33中，顯示裝置包含把像素PX排列成矩陣形的像素陣列(顯示板)120。在該像素陣列120中，與像素PX的各行對應(yīng)地配設(shè)柵極線G0-Gm，與像素PX的各列對應(yīng)地配置數(shù)據(jù)線DL。在圖33中，代表性地表示與像素陣列120的柵極線G0連接的像素PX。數(shù)據(jù)線DL以k條為單位形成組。正如以后說明的那樣，是因為對各數(shù)據(jù)線的每組進行譯碼動作(數(shù)字/模擬變換動作)的緣故。
柵極線G0-Gm通過垂直驅(qū)動電路121在每1水平掃描期間順序向選擇狀態(tài)驅(qū)動。向垂直驅(qū)動電路121提供垂直掃描開始指示信號VST和垂直移位時鐘信號VCK。用垂直移位時鐘信號VCK決定把柵極線G0-Gm的各自維持在選擇狀態(tài)的期間。
顯示裝置進一步包括水平移位寄存器122，該水平移位寄存器122具有與數(shù)據(jù)線DL各自對應(yīng)的輸出部，按照水平掃描開始指示信號HST和水平移位時鐘信號HCK進行移位動作，把其輸出部順序驅(qū)動到選擇狀態(tài)；第1鎖存電路123，根據(jù)水平移位寄存器122的輸出信號順序讀取鎖存多位像素數(shù)據(jù)PD；第2鎖存電路124，鎖存按照轉(zhuǎn)送指示信號TX在第1鎖存電路123中已經(jīng)鎖存的像素數(shù)據(jù)。
第1鎖存電路123以及第2鎖存電路124各自包含與數(shù)據(jù)線DL各自對應(yīng)設(shè)置的鎖存器，分別鎖存相對各數(shù)據(jù)線的像素數(shù)據(jù)PD。第2鎖存電路124為了在用于進行數(shù)字/模擬變換的譯碼部中進行信號振幅調(diào)整還可以設(shè)置電平移位功能。進行該電平移位是為了補償像素數(shù)據(jù)PD的信號振幅和在內(nèi)部的像素的寫入電壓振幅(在數(shù)據(jù)線上的灰度電壓振幅)的差而進行的。
顯示裝置進一步包含按照選擇控制信號Tmux順序選擇第2鎖存電路124的輸出的分頻選擇單元125；把在該分頻選擇單元125中選擇出的數(shù)據(jù)變換為模擬數(shù)據(jù)的數(shù)字/模擬變換單元126；按照切換控制信號TDMUX順序切換轉(zhuǎn)送路線地轉(zhuǎn)送數(shù)字/模擬變換單元126的輸出信號的分頻切換單元127；緩沖來自分頻切換單元127的電信號(電壓)，按照選擇信號SEL順序選擇數(shù)據(jù)線DL，按照緩沖電壓驅(qū)動選擇數(shù)據(jù)線的數(shù)據(jù)線驅(qū)動單元128。
分頻選擇單元125包含與第2鎖存電路124的k個輸出的各自對應(yīng)設(shè)置的選擇電路125a-125h。選擇電路125a-125h并聯(lián)動作，按照各自選擇信號TMUX順序選擇第2鎖存電路124的對應(yīng)的k個輸出。選擇控制信號TMUX通過分頻水平移位時鐘信號HCK而生成。選擇電路125a-125h具備和移位寄存器同樣的結(jié)構(gòu)，按照順序選擇控制信號TMUX，把該k個輸入與1個輸出連接，執(zhí)行k∶1的多路傳輸動作。
數(shù)字/模擬變換單元126包含與選擇電路125a-125h分別對應(yīng)設(shè)置的譯碼器126a-126h。向這些譯碼器126a-126h共用地提供來自基準(zhǔn)電壓發(fā)生電路130的基準(zhǔn)電壓V0-Vn(在灰度顯示為(n+1)電平下進行的情況下)。譯碼器126a-126h具備和從前面的實施方式1至3所示的譯碼電路之一同樣的結(jié)構(gòu)，按照從對應(yīng)的選擇電路125a-125h提供的像素數(shù)據(jù)(電平變換后的像素數(shù)據(jù))選擇基準(zhǔn)電壓，實現(xiàn)數(shù)字像素數(shù)據(jù)的數(shù)字/模擬變換。
分頻切換單元127包含相對譯碼器126a-126h各自設(shè)置的切換電路127a-127h。切換電路127a-127h的各自用1輸入k輸出信號分離器構(gòu)成，按照切換控制信號TDMUX把提供給該輸入的模擬電壓順序向該輸出傳遞。
數(shù)據(jù)線驅(qū)動單元128包含相對切換電路127a-127h各自設(shè)置的數(shù)據(jù)線驅(qū)動電路128a-128h。這些數(shù)據(jù)線選擇驅(qū)動電路128a-128h的各自包含模擬放大器以及數(shù)據(jù)線選擇柵極。數(shù)據(jù)線選擇柵極按照選擇信號SEL順序(連續(xù)驅(qū)動的情況下)或者同時(行連續(xù)的情況下)向選擇狀態(tài)驅(qū)動，在內(nèi)部的模擬放大器中緩沖從切換電路127a-127h提供的電壓，傳遞給數(shù)據(jù)線DL。
包含在數(shù)據(jù)線選擇驅(qū)動電路128a-128h中的模擬放大器用例如將傳遞給基準(zhǔn)電壓輸入的基準(zhǔn)電壓接收到正輸入上，把其輸出反饋到負輸入的運算放大器(op放大器電壓跟隨)構(gòu)成，用其大的驅(qū)動力高速向數(shù)據(jù)線傳遞寫入電壓(與經(jīng)過選擇的基準(zhǔn)電壓對應(yīng)的模擬電壓)。
切換電路127a-127h各自用模擬開關(guān)構(gòu)成，把從譯碼器126a-126h提供的基準(zhǔn)電壓(模擬電壓)向?qū)?yīng)的數(shù)據(jù)線選擇驅(qū)動電路128a-128h的模擬放大器傳遞。
在該圖33所示的結(jié)構(gòu)中，因為譯碼器126a-126h并聯(lián)地動作，所以譯碼器126a-126h各自要求在1水平掃描期間進行k次譯碼動作。因而，在1水平掃描期間(1H)只進行k次的譯碼動作，能夠充分確保譯碼(數(shù)字/模擬變換)的時間，即使在高精細圖像顯示裝置中也能夠可靠地進行譯碼動作。
此外，譯碼器126a-126h用和前面的實施方式1至3相同的譯碼電路構(gòu)成，構(gòu)成要素數(shù)少，能夠充分確保布局面積地配置譯碼器126a-126h。
圖34是表示圖33所示的基準(zhǔn)電壓發(fā)生電路130的結(jié)構(gòu)例圖。在圖34中，基準(zhǔn)電壓發(fā)生電路130包含在高電平一側(cè)電源節(jié)點VH和低電平電源節(jié)點VL之間串聯(lián)連接的電阻元件R0-R(n+1)。從電阻元件間的節(jié)點輸出基準(zhǔn)電壓V0、V1、...Vn。與該基準(zhǔn)電壓發(fā)生電路130相應(yīng)地在電阻元件R0-R(n+1)的電阻值全部相同的情況下，可得到對在同一步中高電平一側(cè)電源節(jié)點的電壓VH以及低電平一側(cè)電源節(jié)點VL的電壓進行了電阻分配而得的電壓作為基準(zhǔn)電壓。代替該圖34所示的基準(zhǔn)電壓發(fā)生電路130的結(jié)構(gòu)，也可以使用基準(zhǔn)電壓步非線性變化的基準(zhǔn)電壓發(fā)生電路、或者基準(zhǔn)電壓步可以改變的可變基準(zhǔn)電壓發(fā)生電路的結(jié)構(gòu)。
此外，基準(zhǔn)電壓發(fā)生電路130在該譯碼器126a-126h的兩側(cè)可以分別分開配置(相當(dāng)于實施方式3)。
圖35是概略地表示發(fā)生圖33所示的選擇控制信號TMUX以及切換控制信號TDMUX的部分的結(jié)構(gòu)圖。在圖35中選擇控制信號TMUX以及切換控制信號TDMUX由以規(guī)定的周期分頻水平移位時鐘信號HCK的分頻電路132生成。該分頻電路132可以應(yīng)答對圖33所示的第2鎖存電路124的像素數(shù)據(jù)的轉(zhuǎn)送動作進行指定的轉(zhuǎn)送指示信號TX的激活而生成分頻信號。取而代之，也可以在選擇電路125a-125h各自中使用應(yīng)答轉(zhuǎn)送控制信號TX的激活把該選擇位置復(fù)原為初始位置的結(jié)構(gòu)。這種情況下，不需要對分頻電路132特別將轉(zhuǎn)送指示信號TX作為觸發(fā)信號提供。
圖36是表示圖33所示的顯示裝置的動作的定時圖。在圖36中，作為一例表示了選擇控制信號TMUX以及切換控制信號TDMUX通過2分頻水平移位時鐘信號HCK而生成時的波形(譯碼器126a-126h的個數(shù)是2個的情況下)。切換控制信號TDMUX以及選擇控制信號TMUX的分頻比根據(jù)譯碼器126a-126h的個數(shù)而決定(譯碼器的個數(shù)＝分頻比)。
當(dāng)提供水平掃描開始指示信號HST，則順序提供相對下一掃描線的像素數(shù)據(jù)PD。按照該水平掃描開始指示信號HST初始化圖33所示的水平移位寄存器122，把其選擇位置設(shè)定在初始位置。接著，按照水平移位時鐘信號HCK，水平移位寄存器122其初始位置進行移位動作，包含在第1鎖存電路123中的鎖存器順序把像素數(shù)據(jù)PD結(jié)合在傳遞信號線。由此，像素數(shù)據(jù)PD(0，...，z)與水平移位時鐘信號HCK同步地被傳遞，用第1鎖存電路123內(nèi)的鎖存器進行鎖存。
掃描線的像素數(shù)據(jù)如果存儲在第1鎖存電路123中，則激活轉(zhuǎn)送指示信號TX，從第1鎖存電路123向第2鎖存電路124轉(zhuǎn)送像素數(shù)據(jù)PD。
和在第1鎖存電路123中的下一掃描線的像素數(shù)據(jù)的鎖存動作并行地根據(jù)第2鎖存電路124的鎖存/輸出數(shù)據(jù)，把在前一周期中轉(zhuǎn)送并鎖存的像素數(shù)據(jù)變換為模擬電壓。即，選擇電路125a-125h根據(jù)選擇控制信號TMUX順序選擇第2鎖存電路124的對應(yīng)的輸出，提供給對應(yīng)的譯碼器126a-126h。譯碼器126a-126h根據(jù)從選擇電路125a-125h提供的像素數(shù)據(jù)選擇基準(zhǔn)電壓，提供給切換電路127a-127h。該譯碼器126a-126h的基準(zhǔn)電壓的選擇動作在前面的實施方式1至3中說明，和譯碼電路的譯碼動作相同。
切換電路127a-127h按照切換控制信號TDMUX切換該輸出路徑，把生成的模擬電壓(經(jīng)過選擇的基準(zhǔn)電壓)向?qū)?yīng)的數(shù)據(jù)線選擇驅(qū)動電路128a-128h傳遞。
在數(shù)據(jù)線選擇驅(qū)動電路128a-128h中，把分別從對應(yīng)的切換電路127a-127h傳遞的模擬電壓在模擬緩沖器(電壓跟隨)中進行緩沖處理并鎖存。接著，根據(jù)數(shù)據(jù)線的驅(qū)動方式，按照選擇信號SEL把1掃描線的模擬電壓(經(jīng)過選擇的基準(zhǔn)電壓)作為像素寫入電壓傳遞到對應(yīng)的數(shù)據(jù)線DL，寫入到與選擇柵極線連接的像素上。
在1水平掃描期間1H之間，譯碼器126a-126h各自只進行k次譯碼動作。如圖33所示，譯碼器126a-126h與k條數(shù)據(jù)線DL對應(yīng)地配置。這種情況下也能夠降低譯碼器126a-126h的構(gòu)成要素的開關(guān)個數(shù)，能夠有富余地配置在該顯示裝置驅(qū)動電路部中。
此外，譯碼器126a-126h和像素內(nèi)的晶體管一樣，在用低溫多晶硅TFT構(gòu)成的情況下，譯碼器126a-126h的各輸出信號線的負荷也小，能夠高速進行譯碼動作。此外，因為開關(guān)元件的個數(shù)少，所以布局面積小，能夠與k條數(shù)據(jù)線的間距對應(yīng)地有富余地配置譯碼器126a-126h。
此外，在上述的說明中，譯碼器126a-126h在k條數(shù)據(jù)線DL中配置1個。但是，譯碼器126a-126h也可以與數(shù)據(jù)線DL各自對應(yīng)地配置。
如上所示，在按照本發(fā)明的實施方式4的顯示裝置中，在像素陣列中把生成用于進行灰度顯示的模擬電壓的譯碼器對規(guī)定數(shù)的數(shù)據(jù)線配置1個，與用1個譯碼器進行1條掃描線的各像素數(shù)據(jù)的譯碼動作的情況相比能夠降低動作頻率(譯碼動作次數(shù))，能夠確保充分長度的譯碼時間。此外，譯碼器分成像素數(shù)據(jù)的位群各自進行譯碼動作，其占有面積小，能夠?qū)崿F(xiàn)小占有面積的像素驅(qū)動電路，能夠以小占有面積實現(xiàn)驅(qū)動電路一體型顯示裝置。
而且，像素PX可以是液晶元件，還可以是有機EL(場致發(fā)光)等場致發(fā)光元件。只要是按照模擬電壓設(shè)定亮度的像素，就能夠適用本發(fā)明的譯碼器。
圖37是概略地表示包含在從實施方式1至3的譯碼電路(DEC)或者譯碼器(126a-126h)中的構(gòu)成開關(guān)元件的MOS晶體管的剖面構(gòu)造的一個例圖。在圖37中，表示1個MOS晶體管。該MOS晶體管是模擬開關(guān)(CMOS傳輸門)中的MOS晶體管，作為一例，用底(bottom)柵極型低溫多晶硅TFT(薄膜晶體管)實現(xiàn)。該薄膜晶體管包含形成在絕緣性的襯底上的柵極電極210；覆蓋柵極電極210地形成的柵極絕緣膜212；形成在柵極絕緣膜212上的多晶硅層214。
柵極絕緣膜212例如具有用氮化硅膜(SiN)形成的第1柵極絕緣膜212a，和例如用二氧化硅(SiO2)膜形成的第2絕緣膜212b的多層膜構(gòu)造。
多晶硅層214包含相互分離形成的第1導(dǎo)電型的高濃度雜質(zhì)區(qū)域215b以及215c；與高濃度雜質(zhì)區(qū)域215b以及215c各自鄰接形成的第1導(dǎo)電型的低濃度雜質(zhì)區(qū)域215d以及215e；形成在這些低濃度雜質(zhì)區(qū)域215d以及215e之間的第2導(dǎo)電型的主體(body)區(qū)域215a。在主體區(qū)域215a上根據(jù)施加在柵極電極210上的電壓形成溝道，晶體管變成導(dǎo)通狀態(tài)。
柵極電極210以在低濃度雜質(zhì)區(qū)域215d以及215e和主體區(qū)域215a上重合的方式被形成。以覆蓋主體區(qū)域215a以及低濃度雜質(zhì)區(qū)域215d以及215e全體并且覆蓋高雜質(zhì)濃度區(qū)域215b以及215c的一部分的方式形成層間絕緣膜216。該層間絕緣膜216例如用二氧化硅膜形成。高濃度雜質(zhì)區(qū)域215b以及215c分別與用低電阻導(dǎo)電層形成的電極218a以及218b連接。低濃度雜質(zhì)區(qū)域215d以及215e形成所謂的LDD構(gòu)造(Lightly Doped Diffusion構(gòu)造)，緩和源-漏端部的電場。
在該TFT(薄膜晶體管)的情況下，基底層用玻璃襯底或者環(huán)氧樹脂襯底等絕緣性材料形成，多晶硅層214和襯底分離形成為中間層。因而，與形成在半導(dǎo)體襯底區(qū)域上的體(bulk)型MOS晶體管相比，能夠降低襯底電容(接合電容)等寄生電容。此外，由于使多晶硅層214的膜厚度減薄，能夠降低TFT的高度。通過利用低溫多晶硅TFT，能夠例如在圖像顯示裝置中用和像素內(nèi)的像素選擇晶體管相同的制造工藝制造譯碼電路(或者譯碼器)。
在該薄膜晶體管中，以主體區(qū)域215a和低濃度雜質(zhì)區(qū)域215d以及215e重合的方式形成電極層218a以及218b。因而，在主體區(qū)域215a上形成溝道時作為寄生電容形成平行平板型電容，與接合電容是接通電容的主要成分的體型MOS晶體管的情況相比，其寄生電容增大。但是，在按照本發(fā)明的譯碼電路中，與輸出信號線連接的開關(guān)元件的個數(shù)少，即使把薄膜晶體管(TFT)作為構(gòu)成要素使用，也能夠充分降低附帶在輸出信號線上的寄生電容。
此外，作為該薄膜晶體管(TFT)，即使在使用把柵極電極形成在主體區(qū)域215a的上部的頂柵極型低溫多晶硅TFT的情況下，也同樣是柵極電極和源-漏電極層的重合部分的電容增大，相應(yīng)地接通電容增大。
而且，作為薄膜晶體管(TFT)的構(gòu)造，并不限于圖37所示的構(gòu)造，也可以使用其他構(gòu)造的TFT。
把該圖37所示的MOS晶體管(TFT)形成在P溝道型以及N溝道型各自上，如圖7以及圖8等配線布局所示那樣通過相互并聯(lián)連接，能夠?qū)崿F(xiàn)CMOS傳輸門(模擬開關(guān))。
如上所示，如果采用本發(fā)明的實施方式4，則把在實施方式1至3中使用的譯碼電路作為實現(xiàn)像素數(shù)據(jù)的數(shù)字/模擬變換的電路使用，能夠?qū)崿F(xiàn)具備以小占有面積高精度并且高速進行譯碼動作生成灰度電壓的譯碼器的顯示裝置或者像素陣列驅(qū)動裝置。
本發(fā)明的譯碼電路能夠利用到從通常的多個選擇候補中選擇1個的譯碼電路中。此外，可以應(yīng)用到在顯示裝置中發(fā)生灰度顯示用的模擬電壓的基準(zhǔn)電壓選擇型像素驅(qū)動電路等的進行數(shù)字/模擬變換的電路部分。此外，對于在便攜型設(shè)備用途等中的小占有面積的驅(qū)動電路一體型顯示裝置也能夠適用。
雖然詳細說明了本發(fā)明，但這只是用于示例，并不限于此，能夠明確理解的是本發(fā)明的精神和范圍只用附加的權(quán)利要求來限定。
權(quán)利要求
1.一種譯碼電路，對具有多個位的多位數(shù)字數(shù)據(jù)進行譯碼，生成表示該譯碼結(jié)果的電信號，該譯碼電路具備第1位群譯碼電路，其與具有上述多位數(shù)字數(shù)據(jù)的至少1位的第1位群對應(yīng)設(shè)置，將上述第1位群的位進行譯碼，以從沿著第1方向配置的多個輸出候補中選擇與譯碼結(jié)果對應(yīng)的輸出候補進行輸出，上述第1位群譯碼電路包含對于規(guī)定數(shù)的輸出候補的組的每個分別配置的、各自共用地接收上述第1位群的位、以從對應(yīng)的輸出候補的組中選擇1個輸出候補的多個第1子譯碼電路，上述多位數(shù)字數(shù)據(jù)被分割成多個位群，其中所述多個位群中的至少1個具有多個位，上述多個位群包含上述第1位群，與各位群對應(yīng)地配置位群譯碼電路，上述位群譯碼電路包含上述第1位群譯碼電路，并且各上述第1子譯碼電路包含對于不同的輸出候補而設(shè)置且沿著第2方向被并聯(lián)配置的多個單元譯碼器，具備與上述多個位群的最后的位群對應(yīng)地設(shè)置的、共用地接收上述最后的位群的位進行譯碼的最終位群譯碼電路，上述最終位群譯碼電路與前段的位群譯碼電路的輸出分別對應(yīng)地被配置，并按照上述最終位群的位來選擇前段的位群譯碼電路的輸出中對應(yīng)的輸出，并傳遞給輸出信號線的多個最終段子譯碼電路。
2.如權(quán)利要求1所述的譯碼電路，上述最終位群包含多個位，上述最終位群譯碼電路的最終子譯碼電路具備分別與上述最終位群的多個位對應(yīng)地配置的、并且沿著上述第1方向配置的多個開關(guān)元件。
3.如權(quán)利要求1所述的譯碼電路，上述第1位群由上述多位數(shù)字數(shù)據(jù)的最高位位或者最低位位的任意1位構(gòu)成。
4.如權(quán)利要求1所述的譯碼電路，上述多個輸出候補具備能夠利用上述多位數(shù)字數(shù)據(jù)表達的多個基準(zhǔn)電壓，上述多個基準(zhǔn)電壓按照上述多位數(shù)字數(shù)據(jù)的值的大小的順序沿著上述第1方向順序排列，上述多位數(shù)字數(shù)據(jù)的多個位沿著上述多個位的位順序分割成上述的多個位群。
5.如權(quán)利要求1所述的譯碼電路，上述多個輸出候補具備可以用上述多個位數(shù)字數(shù)據(jù)表達的多個基準(zhǔn)電壓，上述多位數(shù)字數(shù)據(jù)的多個的位把最高位位作為上述第1位群分配，上述多個位的剩余的位沿著這些位的位置順序被分割為上述多個位群的剩余的位群，上述多個基準(zhǔn)電壓按照上述多位數(shù)字數(shù)據(jù)的上述剩余的位的值大小的順序沿著上述第1方向順序排列，上述第1位群譯碼電路的各上述第1子譯碼電路具備對于用上述最高位位的值不同而剩下的位的值相同的數(shù)字數(shù)據(jù)所表達的基準(zhǔn)電壓而設(shè)置的單元譯碼器。
6.如權(quán)利要求1所述的譯碼電路，各上述位群譯碼電路的各子譯碼電路具備單元譯碼器，該單元譯碼器具備在對應(yīng)的位群是M位時，按照M個串聯(lián)連接并且根據(jù)對應(yīng)的位的值有選擇地導(dǎo)通的開關(guān)元件，上述M是大于等于1的整數(shù)，各上述子譯碼電路按照對應(yīng)的位群的位值，從分別設(shè)置有上述單元譯碼器的2的M次方個輸出候補中選擇1個輸出候補，作為下一段的位群譯碼電路的子譯碼電路的選擇對象的輸出候補來輸出。
7.如權(quán)利要求6所述的譯碼電路，上述輸出候補是具有可以用上述多位數(shù)字數(shù)據(jù)表達的大小的基準(zhǔn)電壓，上述第1位群由1位構(gòu)成，并且各上述開關(guān)元件由CMOS傳輸門構(gòu)成，上述譯碼電路進一步具備沿著上述第2方向延伸配設(shè)的、分別傳遞上述基準(zhǔn)電壓的多個基準(zhǔn)電壓線；沿著上述第1方向延伸配置的、對上述位群譯碼電路傳遞相對上述多位數(shù)字數(shù)據(jù)的各位的互補信號的多個控制信號線，其中，各上述開關(guān)元件配置成和各上述基準(zhǔn)電壓線在平面布局上不重合，上述第1位群譯碼電路的單元譯碼器的CMOS傳輸門具有經(jīng)由在上述第2方向上延伸的分支配線與對應(yīng)的控制信號線結(jié)合的柵極電極，上述分支配線配置成相互不交叉。
8.如權(quán)利要求7所述的譯碼電路，對于上述單元譯碼器設(shè)置的上述分支配線的至少幾條被配置成和對應(yīng)的基準(zhǔn)電壓線在平面布局上重合。
9.如權(quán)利要求7所述的譯碼電路，對于上述最終段譯碼電路的控制信號線被集中配設(shè)在前段的子譯碼電路的配置區(qū)域和上述最終段子譯碼電路的配置區(qū)域之間，上述最終段子譯碼電路的開關(guān)元件的控制電極經(jīng)由至少一部分在上述第2方向上延伸的取出配線被連接到對應(yīng)的控制信號線上。
10.如權(quán)利要求9所述的譯碼電路，上述基準(zhǔn)電壓線包含具有迂回路的基準(zhǔn)電壓線，該迂回路以回避配置有對應(yīng)的上述最終段子譯碼電路的單元譯碼器的開關(guān)元件的區(qū)域的方式被設(shè)置。
11.如權(quán)利要求9所述的譯碼電路，上述最終段子譯碼電路在對應(yīng)的基準(zhǔn)電壓線之間的區(qū)域上配置各對應(yīng)的開關(guān)元件。
12.一種顯示裝置，包含譯碼電路，具備把由具有多個位的多位數(shù)字數(shù)據(jù)所表達的顯示像素數(shù)據(jù)變換為模擬電壓的數(shù)字/模擬變換電路，上述多位數(shù)字數(shù)據(jù)被分割成其中至少1個具有多位的多個位群，上述多個位群包含第1位群，上述譯碼電路具備與各位群對應(yīng)配置的位群譯碼電路，上述位群譯碼電路(i)具備與具有上述多位數(shù)字數(shù)據(jù)的至少1位的第1位群對應(yīng)設(shè)置的、對上述第1位群的位進行譯碼、以從沿著第1方向配置的多個輸出候補中選擇與譯碼結(jié)果對應(yīng)的輸出候補進行輸出的第1位群譯碼電路，上述第1位群譯碼電路包含對于規(guī)定數(shù)的輸出候補的組各自分別配置的、分別共用地接收上述第1位群的位、并從對應(yīng)的輸出候補的組中選擇1個輸出候補的多個第1子譯碼電路，各上述第1子譯碼電路包含對于不同的輸出候補設(shè)置的、且沿著第2方向并聯(lián)配置的多個的單元譯碼器，(ii)具備與上述多個位群的最后的位群對應(yīng)設(shè)置的、共用地接收上述最后的位群的位進行譯碼的最終位群譯碼電路，上述最終位群譯碼電路具備與前段的位群譯碼電路的輸出分別對應(yīng)地配置的、按照上述最終位群的位來選擇在前段的位群譯碼電路的輸出中對應(yīng)的輸出、并作為上述模擬電壓傳遞到輸出信號線的多個最終段子譯碼電路，分別與多個顯示像素結(jié)合的多條數(shù)據(jù)線，以及按照上述數(shù)字/模擬變換電路輸出的模擬電壓驅(qū)動上述數(shù)據(jù)線的數(shù)據(jù)線驅(qū)動電路。
全文摘要
在相對多個鄰接配置的輸出候補(v0－v63)設(shè)置，按照多位數(shù)字數(shù)據(jù)的位選擇對應(yīng)的輸出候補，向下段子譯碼電路傳遞的初段的子譯碼電路(FSD0－FSD31)中，把單元譯碼器(SWE，WSO)并聯(lián)配置在和輸出候補的排列方向正交的方向上。能夠不增大橫向尺寸地降低譯碼電路的輸出候補的基準(zhǔn)電壓排列的縱向的尺寸。
文檔編號H03M1/66GK101051447SQ200710092088
公開日2007年10月10日 申請日期2007年4月6日 優(yōu)先權(quán)日2006年4月6日
發(fā)明者橋戶隆一, 上里將史, 村井博之 申請人:三菱電機株式會社