專利名稱：接收機(jī)鎖存器電路和方法
技術(shù)領(lǐng)域：
本發(fā)明的實(shí)施例涉及電子設(shè)備領(lǐng)域，尤其涉及數(shù)據(jù)接收機(jī)。
背景技術(shù)：
在集成電路(IC)中廣泛地將接收機(jī)鎖存器電路(讀出放大器)用于 片內(nèi)和片外信號(hào)傳輸(signaling)。發(fā)射機(jī)電路(驅(qū)動(dòng)器)通過傳輸線(互 連)將二進(jìn)制數(shù)據(jù)信號(hào)發(fā)送到接收機(jī)鎖存器電路。由于傳輸線可能是有損 耗的信道，因此以高速率通過傳輸線進(jìn)行數(shù)據(jù)傳輸可能會(huì)產(chǎn)生與頻率有關(guān) 的衰減或損耗，從而導(dǎo)致碼間干擾(ISI)形式的信號(hào)失真。可能需要對(duì)數(shù)據(jù) 信號(hào)進(jìn)行均衡來降低ISI。


圖1為根據(jù)本發(fā)明的一些實(shí)施例的接收機(jī)鎖存器電路的電路圖； 圖2為根據(jù)本發(fā)明的一些實(shí)施例的另一接收機(jī)鎖存器電路的電路圖； 圖3為根據(jù)本發(fā)明的一些實(shí)施例的圖1所示的評(píng)估電路的小信號(hào)模型; 圖4為根據(jù)本發(fā)明的一些實(shí)施例的圖1和圖2所示的接收機(jī)鎖存器電 路的操作流程圖5為根據(jù)本發(fā)明一些的實(shí)施例結(jié)合有一個(gè)或多個(gè)圖1或圖2所示的 接收機(jī)鎖存器電路的系統(tǒng)。
具體實(shí)施例方式
在以下說明中，出于解釋的目的，給出了很多具體細(xì)節(jié)，以便提供對(duì) 所披露的本發(fā)明的實(shí)施例的透徹理解。然而，本領(lǐng)域的技術(shù)人員將會(huì)明了， 為了實(shí)施所披露的本發(fā)明的實(shí)施例這些細(xì)節(jié)不是必需的。在其他情況下， 以方框圖的形式示出了公知的電氣結(jié)構(gòu)和電路以免使所披露的本發(fā)明的實(shí) 施例模糊不清。參考圖1，其示出了根據(jù)本發(fā)明的一些實(shí)施例的接收機(jī)鎖存器電路10。
在一些實(shí)施例中，接收機(jī)鎖存器電路10可以具有兩級(jí)，即主動(dòng)態(tài)鎖存器12 和耦合到動(dòng)態(tài)鎖存器12的從靜態(tài)鎖存器14。動(dòng)態(tài)鎖存器12可以在時(shí)鐘信 號(hào)elk的上升沿放大所接收的輸入數(shù)據(jù)信號(hào)Vin以產(chǎn)生放大的輸出數(shù)據(jù)信號(hào) Vout,并可以將輸出數(shù)據(jù)信號(hào)Vout保持時(shí)鐘信號(hào)dk的半個(gè)時(shí)鐘周期。從 鎖存器14可以從動(dòng)態(tài)鎖存器12接收輸出數(shù)據(jù)信號(hào)并可以在整個(gè)時(shí)鐘周期 內(nèi)保持(鎖存)其有效。動(dòng)態(tài)鎖存器12包括利用前饋電容的頻率選擇性放 大，其可以為所接收的輸入數(shù)據(jù)信號(hào)Vin提供內(nèi)置的連續(xù)均衡。如下文將 要詳細(xì)描述的那樣，前饋電容可以在動(dòng)態(tài)鎖存器12的傳遞函數(shù)中產(chǎn)生零點(diǎn)。 該增加的電容有助于均衡由ISI導(dǎo)致的衰減，從而可以產(chǎn)生更平坦的、信號(hào) 失真減小的總頻率響應(yīng)。
在一些實(shí)施例中，輸入數(shù)據(jù)信號(hào)Vin可以是小的擺動(dòng)信號(hào)或低壓擺動(dòng) 信號(hào)?？梢詼p小小擺動(dòng)數(shù)據(jù)輸入信號(hào)Vin的電壓，從而在通過互連將其傳 輸?shù)浇邮諜C(jī)鎖存器電路10時(shí)，使性能得到改善。接收機(jī)鎖存器電路10可 以將輸入數(shù)據(jù)信號(hào)Vin恢復(fù)到全軌對(duì)軌("全軌")輸出數(shù)據(jù)信號(hào)Vout。在 一些實(shí)施例中，輸入信號(hào)可以是差分信號(hào)，其中傳輸數(shù)據(jù)信號(hào)及其補(bǔ)碼這 兩者，如圖1所示。在這些實(shí)施例中，接收機(jī)鎖存器電路IO檢測(cè)兩條互連 線之間的電壓的相對(duì)變化，其中將輸入數(shù)據(jù)信號(hào)Vin施加在兩條互連線上， 因此也施加在圖l所示的輸入節(jié)點(diǎn)inn和inp上。因此，輸入數(shù)據(jù)信號(hào)Vin 的值可以是節(jié)點(diǎn)inn處的電壓Vinn和節(jié)點(diǎn)inp處的電壓Vinp之間的電壓差， 其中最后的字母"n"或"p"分別表示負(fù)或正。
在一些實(shí)施例中，接收機(jī)鎖存器電路10可以使用單端方式，其中接收 機(jī)鎖存器電路10檢測(cè)單根互連線上的電壓的絕對(duì)變化；因此，輸入數(shù)據(jù)信 號(hào)可以是單端信號(hào)。在一些實(shí)施例中，輸入數(shù)據(jù)信號(hào)Vin可以是非多路復(fù) 用信號(hào)且僅耦合到單個(gè)接收機(jī)鎖存器電路10，如圖1所示。在一些實(shí)施例 中，輸入數(shù)據(jù)信號(hào)Vin可以是多路復(fù)用信號(hào)；因此，可以有一組可用于對(duì) 輸入數(shù)據(jù)信號(hào)Vin進(jìn)行解復(fù)用的接收機(jī)鎖存器電路10。
在一些實(shí)施例中，動(dòng)態(tài)鎖存器12可以包括用于接收輸入數(shù)據(jù)信號(hào)Vin 的評(píng)估電路16，耦合到評(píng)估電路16的放大電路18以及耦合到評(píng)估電路16 和放大電路18的輸出的預(yù)充電電路20。這些電路16、 18和20中的每一個(gè)可以包括一個(gè)或多個(gè)晶體管，如下文將要詳細(xì)描述的那樣。通常，接收機(jī) 鎖存器電路10可以具有三個(gè)不同的工作周期預(yù)充電周期、評(píng)估周期以及 放大與鎖存周期。
在一些實(shí)施例中，只要時(shí)鐘信號(hào)clk為低(第一時(shí)鐘相位)就由預(yù)充電 電路20對(duì)動(dòng)態(tài)鎖存器12進(jìn)行預(yù)充電，所述第一時(shí)鐘相位限定了預(yù)充電周
期。在預(yù)充電周期期間，可以將輸出數(shù)據(jù)信號(hào)Vout短接到電源電壓Vdd。 輸出數(shù)據(jù)信號(hào)Vout為輸出節(jié)點(diǎn)outn和outp (動(dòng)態(tài)鎖存器12的輸出端子) 之間的電壓?？梢詫?duì)與輸出節(jié)點(diǎn)outn和outp以及感測(cè)節(jié)點(diǎn)en和ep有關(guān)的 寄生電容進(jìn)行預(yù)充電。通常，連接到這些節(jié)點(diǎn)的任何元件都可以對(duì)預(yù)充電 的電容有貢獻(xiàn)。
在一些實(shí)施例中，可以將兩條互連線耦合到評(píng)估電路16的輸入節(jié)點(diǎn)(端 子)inn和inp以施加輸入數(shù)據(jù)信號(hào)Vin。在時(shí)鐘信號(hào)clk從低轉(zhuǎn)變到高時(shí)， 可以由時(shí)鐘信號(hào)的上升沿啟動(dòng)評(píng)估周期。在評(píng)估周期期間，可以由評(píng)估電 路16評(píng)估輸入數(shù)據(jù)信號(hào)Vin以在其感測(cè)節(jié)點(diǎn)en和ep(評(píng)估電路16的感測(cè) 輸出端子)處產(chǎn)生感測(cè)的數(shù)據(jù)信號(hào)Ve，該數(shù)據(jù)信號(hào)為感測(cè)節(jié)點(diǎn)en和ep之間 的電壓差。
放大電路18可以將所感測(cè)的數(shù)據(jù)信號(hào)Ve放大到全軌對(duì)軌(rail-to-rail) 的輸出數(shù)據(jù)信號(hào)Vout，并且可以在時(shí)鐘信號(hào)clk的第二時(shí)鐘相位期間保持 (鎖存)信號(hào)Vout。更具體而言，放大電路18可以利用強(qiáng)正反饋增大輸 出信號(hào)Vout，如下文所述。對(duì)感測(cè)到的信號(hào)Ve開始進(jìn)行放大終止了評(píng)估 周期并開始了放大與鎖存周期。之后，從鎖存器14可以將輸出數(shù)據(jù)信號(hào) Vout鎖存時(shí)鐘信號(hào)clk的整個(gè)時(shí)鐘周期。
在接收機(jī)鎖存器電路10中，根據(jù)本發(fā)明一些實(shí)施例，在第一級(jí)即動(dòng)態(tài) 鎖存器12中實(shí)現(xiàn)均衡。盡管接收機(jī)鎖存器電路10基本上為非線性電路， 但是在評(píng)估周期期間接收機(jī)鎖存器電路10也可以基本上以一階的線性方式 工作，且可以用于實(shí)現(xiàn)連續(xù)均衡。在一些實(shí)施例中，動(dòng)態(tài)鎖存器12可以包 括形式為一個(gè)或多個(gè)電容器Cf的前述前饋電容。電容器Cf可以是集總電 容器；然而，也可以通過很多其他不同的方式，例如利用晶體管或金屬或 其他選擇來實(shí)現(xiàn)電容器Cf。
可以通過很多不同的方式將電容器Cf結(jié)合到動(dòng)態(tài)鎖存器12中。圖1示出結(jié)合了一對(duì)電容器Cf的一個(gè)實(shí)例，其中使用了差分信號(hào)傳輸?？梢詫?該對(duì)電容器Cf耦合在評(píng)估電路16的輸入端子(節(jié)點(diǎn)inn和i叩)和感測(cè)端 子(節(jié)點(diǎn)en和節(jié)點(diǎn)ep)之間。更具體而言，第一電容器Cf可以耦合在負(fù) 輸入節(jié)點(diǎn)inn和負(fù)感測(cè)節(jié)點(diǎn)en之間，第二電容器Cf可以耦合在正輸入節(jié)點(diǎn) inp和正感測(cè)節(jié)點(diǎn)ep之間。因此，可以將電容器Cf耦合在具有相同極性的 節(jié)點(diǎn)之間。
參考圖2，其示出了根據(jù)本發(fā)明的另一個(gè)實(shí)施例的接收機(jī)鎖存器電路 22。接收機(jī)鎖存器電路22也使用了差分信號(hào)傳輸，其結(jié)合了一對(duì)電容器 Cf的另一耦合配置。第一電容器Cf可以耦合在負(fù)輸入節(jié)點(diǎn)inn和負(fù)輸出節(jié) 點(diǎn)outn之間，第二電容器Cf可以耦合在正輸入節(jié)點(diǎn)inp和正輸出節(jié)點(diǎn)outp 之間。同樣，可以將電容器Cf耦合在具有相同極性的節(jié)點(diǎn)之間。圖2所示 的接收機(jī)鎖存器電路22的其余部分與圖1所示的接收機(jī)鎖存器電路10相 同；因此，附圖標(biāo)記保持相同，且不再解釋接收機(jī)鎖存器電路22的其余部 分，因?yàn)槠渑c圖1所示的接收機(jī)鎖存器電路10以相同的方式運(yùn)行。
在其他實(shí)施例中，當(dāng)輸入數(shù)據(jù)信號(hào)是單端信號(hào)時(shí)，評(píng)估電路可以僅具 有一個(gè)輸入信號(hào)和一個(gè)輸入端子(節(jié)點(diǎn))；因此，可以僅需要所示電容器 Cf中的一個(gè)。在一些實(shí)施例中，可以將電容器Cf從單個(gè)輸入端子耦合到評(píng) 估電路的感測(cè)端子。同樣，可以將電容器Cf耦合在具有相同極性的端子之 間。如果單端評(píng)估電路的邏輯是非反相的，那么可以將電容器Cf從評(píng)估電 路的單個(gè)輸入耦合到評(píng)估電路的非反相感測(cè)端子。如果單端評(píng)估電路的邏 輯是反相的，那么可以將電容器Cf從評(píng)估電路的輸入端子耦合到評(píng)估電路 的非反相感測(cè)端子的邏輯反碼。同樣，可以將電容器耦合到單端動(dòng)態(tài)鎖存 器的輸出。如果單端動(dòng)態(tài)鎖存器電路的邏輯是非反相的，那么可以將電容 器Cf從評(píng)估電路的單個(gè)輸入耦合到單端動(dòng)態(tài)鎖存器的非反相輸出端子。如 果單端動(dòng)態(tài)鎖存器的邏輯是反相的，那么可以將電容器Cf從輸入端子耦合 到動(dòng)態(tài)鎖存器的非反相輸出端子的邏輯補(bǔ)碼。
電容器Cf在動(dòng)態(tài)鎖存器12之中的設(shè)置總結(jié)如下至少一個(gè)電容器Cf 耦合在動(dòng)態(tài)鎖存器的至少一個(gè)輸入節(jié)點(diǎn)(輸入端子)和至少一個(gè)"鎖存器節(jié) 點(diǎn)"或"鎖存器端子"之間，其中鎖存器節(jié)點(diǎn)/端子為感測(cè)節(jié)點(diǎn)(評(píng)估電路16 的輸出感測(cè)端子)或輸出節(jié)點(diǎn)(動(dòng)態(tài)鎖存器12的輸出端子)。對(duì)于差分傳輸信號(hào)，可以將一對(duì)電容器Cf耦合在輸入節(jié)點(diǎn)和感測(cè)節(jié)點(diǎn)(一對(duì)"鎖存器
端子")之間，如圖1所示?；蛘?，可以將一對(duì)電容器Cf耦合在輸入節(jié)點(diǎn)和 輸出節(jié)點(diǎn)(一對(duì)"鎖存器端子")之間，如圖2所示。對(duì)于單端傳輸信號(hào)，可 以將單個(gè)電容器Cf耦合在單個(gè)輸入節(jié)點(diǎn)和單個(gè)感測(cè)節(jié)點(diǎn)(單個(gè)"鎖存器端 子")或單個(gè)輸出節(jié)點(diǎn)(單個(gè)"鎖存器端子")之間。在這些構(gòu)造的每一個(gè)中， 電容器可以耦合在相同極性的節(jié)點(diǎn)/端子之間。術(shù)語"節(jié)點(diǎn)"和"端子"可以互 換使用，因?yàn)楸疚乃龅拿總€(gè)節(jié)點(diǎn)都位于評(píng)估電路16或放大電路18的輸 入或輸出端子處。
圖3示出了圖1中的評(píng)估電路16的差分方式小信號(hào)模型。該模型提供 了對(duì)評(píng)估周期期間的輸入數(shù)據(jù)信號(hào)Vin和所感測(cè)的數(shù)據(jù)信號(hào)Ve的分析。在 輸入節(jié)點(diǎn)30 (圖1中的節(jié)點(diǎn)inn和i叩的組合)施加輸入數(shù)據(jù)信號(hào)Vin。可 以通過電容器Cf (圖1中的電容器Cf的組合)將輸入節(jié)點(diǎn)30耦合到感測(cè) 節(jié)點(diǎn)32 (圖1中的感測(cè)節(jié)點(diǎn)en和ep的組合)，其中所述感測(cè)節(jié)點(diǎn)32具有 所感測(cè)的數(shù)據(jù)信號(hào)Ve。評(píng)估電路16的晶體管Ml和M2可以充當(dāng)跨導(dǎo)體， 因?yàn)樗鼈儗?源電壓Vgs轉(zhuǎn)換成漏極電流。換言之，晶體管Ml和M2的 漏極電流與施加到Ml和M2的柵極的電壓成比例。晶體管Ml和M2可以 在它們的柵極和它們的漏極之間引入反轉(zhuǎn)。由電路線34表示晶體管M1和 M2的組合漏極電流，該電路線示出了漏極電流可以是輸入數(shù)據(jù)信號(hào)Vin的 變化和晶體管的跨導(dǎo)gm的函數(shù)?？梢詫㈦娙軨e、電阻Re (Re=l/Ge)和 電路線34示為在感測(cè)節(jié)點(diǎn)32和地之間并聯(lián)耦合。電容Ce和電導(dǎo)Ge分別 為感測(cè)節(jié)點(diǎn)32的寄生電容和電導(dǎo)。
對(duì)于前饋電容器Cf而言，評(píng)估電路16從輸入節(jié)點(diǎn)30到感測(cè)節(jié)點(diǎn)32 的傳遞函數(shù)或響應(yīng)函數(shù)Heq可以為<formula>formula see original document page 11</formula>
其中S為復(fù)頻率變量。分子中的S值代表傳遞函數(shù)的零點(diǎn)，而分母中的 S值代表傳遞函數(shù)的極點(diǎn)。沒有電容Cf的評(píng)估電路16是具有一個(gè)高頻極點(diǎn) 的寬帶放大器，可以讓信號(hào)通過而在該帶寬內(nèi)基本上沒有損失。電容器Cf 在高頻處將零點(diǎn)加到傳遞函數(shù)Heq中，這通過為高頻信號(hào)提供額外的增益 而擴(kuò)展了通過信號(hào)的帶寬。電容器Cf可以利用增大的增益為高頻信號(hào)提供短的阻抗路徑，而它不會(huì)影響低頻信號(hào)。如圖2所示，當(dāng)電容器Cf分別耦 合在輸入節(jié)點(diǎn)inn和inp以及輸出節(jié)點(diǎn)outp和outn之間時(shí)，則可以在傳遞 函數(shù)Heq-Vout/Vin中產(chǎn)生基本相同的零點(diǎn)。
在一些實(shí)施例中，電容器Cf可以是100ff，不過該值僅僅是很多可能 值的例示之一，這樣的值部分取決于應(yīng)用。在一些實(shí)施例中，電容器可以 是可編程的；即，可變電容Cf可以允許不同的均衡量。當(dāng)把同樣的IC芯 片(具有一個(gè)或多個(gè)接收機(jī)鎖存器電路)用于諸如移動(dòng)站、服務(wù)器、臺(tái)式 計(jì)算機(jī)的不同應(yīng)用時(shí)，可變電容Cf可能會(huì)有用。不同的應(yīng)用可以導(dǎo)致不同 的信道損耗和ISI。
返回圖1，現(xiàn)在將更詳細(xì)地描述接收機(jī)鎖存器電路10。該描述還將對(duì) 圖2所示的接收機(jī)鎖存器電路22進(jìn)行描述。在一些實(shí)施例中，還可以將接 收機(jī)鎖存器電路10稱為鎖存器讀出放大器，并且還可以將動(dòng)態(tài)鎖存器12 稱為強(qiáng)臂鎖存器(strong arm latch)。在一些實(shí)施例中，接收機(jī)鎖存器電路 IO可以使用互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)技術(shù)。
在一些實(shí)施例中，評(píng)估電路16可以包括N型晶體管M1、 M2和MB。 Ml和M2的柵極可以耦合到輸入信號(hào)Vin， MB的柵極可以耦合到時(shí)鐘信 號(hào)clk。Ml和M2的源極可以耦合到MB的漏極，MB的源極可以耦合到地。 Ml和M2的漏極可以分別耦合到感測(cè)節(jié)點(diǎn)en和ep。
在一些實(shí)施例中，放大電路18可以包括N型晶體管M3和M4以及P 型晶體管M5、 M6和Mll。 M3和M4的漏極可以分別耦合到感測(cè)節(jié)點(diǎn)en 和ep， M5和M6的漏極可以分別通過輸出節(jié)點(diǎn)outn和outp耦合到M3和 M4的源極。M5和M6的源極可以耦合到電壓源Vdd。 M3和M5的柵極可 以耦合在一起，M4和M6的柵極可以耦合在一起。當(dāng)Mil處于其導(dǎo)通狀態(tài) 時(shí)，可以將M3-M6的所有四個(gè)柵極連接在一起，而其柵極耦合到clk。輸 出節(jié)點(diǎn)outn也可以耦合到M3和M5的柵極，而輸出節(jié)點(diǎn)outp也可以耦合 妾UM4禾卩M6的柵極。
預(yù)充電電路20可以包括P型晶體管M7、 M8、 M9和M10，它們的源 極都耦合到電壓源Vdd，而它們的柵極都耦合到clk。 M7和M8的漏極可 以分別耦合到輸出節(jié)點(diǎn)outp和outn，而M9和M10的漏極可以分別耦合到 感觀!j節(jié)點(diǎn)en禾卩ep。在一些實(shí)施例中，從鎖存器14可以是置位-復(fù)位(SR)鎖存器。所示 的從鎖存器14具有P型晶體管M12-M15、 N型晶體管M16-19和兩個(gè)反相 器36和38。如前所述，從鎖存器14可以在整個(gè)時(shí)鐘周期內(nèi)鎖存輸出信號(hào) Vout。在從鎖存器14的節(jié)點(diǎn)q和qb處提供軌對(duì)軌的鎖存輸出數(shù)據(jù)信號(hào)。 SR鎖存器的真值表如下，其中in和ip為該級(jí)的負(fù)輸入和正輸入(或分別 為節(jié)點(diǎn)outp和outn處的第一級(jí)輸出)
inip I q
0 0 I不可能
0 1 |0
1 0 I 1
1 1 I保持
參考圖1和圖4所示的流程圖，現(xiàn)在將更詳細(xì)地描述圖1所示的接收 機(jī)鎖存器電路的工作。在圖4中的預(yù)充電操作40中，當(dāng)在預(yù)充電周期期間 時(shí)鐘信號(hào)clk為低時(shí)，P型晶體管開關(guān)M9、 M7、 M5和M6、 M8和M10 閉合并分別將內(nèi)部節(jié)點(diǎn)outn、 outp、 en和ep短接到電源電壓Vdd。這執(zhí)行 了預(yù)充電操作，其中將這些節(jié)點(diǎn)預(yù)充電到電源電壓電平Vdd。在這一低時(shí) 鐘周期期間，晶體管M5、 M6、 M3和M4的柵極可以通過晶體管開關(guān)M11 而耦合在一起。在這一低時(shí)鐘周期期間，N型晶體管開關(guān)MB可以是打開 的；因此，內(nèi)部節(jié)點(diǎn)outn、 outp、 en和ep處的電荷不能被釋放到地。
在clk為低值時(shí)對(duì)內(nèi)部輸出節(jié)點(diǎn)outn和outp進(jìn)行充分預(yù)充電之后，在 圖4中的感測(cè)操作42中，在clk轉(zhuǎn)變?yōu)楦邥r(shí)開始評(píng)估周期。晶體管MB閉 合(導(dǎo)通狀態(tài))以允許向地放電，而M9、 M7、 M6、 M8打開(不導(dǎo)通狀 態(tài))以防止進(jìn)一步預(yù)充電。感測(cè)節(jié)點(diǎn)en和ep處的電荷以不同的速度放電， 因?yàn)镸1和M2的柵極電壓是不同的，該差異由輸入電壓Vin決定。Ml將 電壓Vinn轉(zhuǎn)換成對(duì)感測(cè)節(jié)點(diǎn)en和輸出節(jié)點(diǎn)outn進(jìn)行放電的電流，而M2 將電壓Vinp轉(zhuǎn)換成對(duì)感測(cè)節(jié)點(diǎn)ep和輸出節(jié)點(diǎn)outp進(jìn)行放電的電流。 一個(gè) 電流較大，其相關(guān)節(jié)點(diǎn)放電得更快；因此，這實(shí)現(xiàn)了在一個(gè)方向上的鎖存。在評(píng)估結(jié)束時(shí)，節(jié)點(diǎn)en和印處的電壓是彼此互補(bǔ)的。
在圖4中與感測(cè)操作42同時(shí)發(fā)生的均衡操作44中，當(dāng)動(dòng)態(tài)鎖存器12 以基本線性的方式工作時(shí)，包括前述至少一個(gè)電容器Cf允許在評(píng)估周期期 間執(zhí)行前述均衡。在放大與鎖存操作46中， 一旦節(jié)點(diǎn)outn和節(jié)點(diǎn)outp中 的較低電壓達(dá)到適當(dāng)?shù)碾妷弘娖?，相?yīng)的P型晶體管即晶體管M5和M6 中的一個(gè)就將導(dǎo)通，將節(jié)點(diǎn)outn或outp中的較高電壓拉向電源電壓Vdd。 這提供了全軌放大。在觸發(fā)M5或M6時(shí)，評(píng)估結(jié)束；因此，評(píng)估周期結(jié)束， 放大與鎖存周期開始。在另一鎖存操作48中，從鎖存器14在時(shí)鐘信號(hào)clk 的整個(gè)周期內(nèi)鎖存輸出數(shù)據(jù)信號(hào)Vout。
參考圖5，其示出了根據(jù)本發(fā)明的一些實(shí)施例的計(jì)算機(jī)系統(tǒng)50，該系 統(tǒng)是可以使用一個(gè)或多個(gè)接收機(jī)鎖存器電路51的許多可能系統(tǒng)中的一個(gè)。 在一些實(shí)施例中，接收機(jī)鎖存器電路51中的每一個(gè)可以是圖1所示的接收 機(jī)鎖存器電路10或圖2所示的接收機(jī)鎖存器電路22。在一些實(shí)施例中，接 收機(jī)鎖存器電路51可以使用單端信號(hào)傳輸。在一些實(shí)施例中，可以在存儲(chǔ) 器芯片52中使用一個(gè)或多個(gè)接收機(jī)鎖存器電路51，和/或可以在處理器芯 片54中使用一個(gè)或多個(gè)接收機(jī)鎖存器電路51。在一些實(shí)施例中，可以在計(jì) 算機(jī)系統(tǒng)50的其他集成電路(IC)芯片中使用一個(gè)或多個(gè)接收機(jī)鎖存器電 路。諸如存儲(chǔ)器芯片52和處理器芯片54的IC在與發(fā)射機(jī)(驅(qū)動(dòng)器)、接 收機(jī)和/或收發(fā)機(jī)電路相關(guān)的輸入/輸出總線中可以具有幾百個(gè)以上的傳輸 線。在一些實(shí)施例中，接收機(jī)鎖存器電路51可以接收片外信號(hào)和/或片上(片 內(nèi))信號(hào)。換言之，向接收機(jī)鎖存器電路51發(fā)送輸入數(shù)據(jù)信號(hào)的驅(qū)動(dòng)器可 以位于同一芯片(片上信號(hào))或不同芯片(片外信號(hào))中。接收機(jī)鎖存器 電路51可應(yīng)用于除計(jì)算機(jī)系統(tǒng)之外的系統(tǒng)，計(jì)算機(jī)系統(tǒng)50僅僅是一種應(yīng) 用的例示。
在系統(tǒng)50中，IC封裝56經(jīng)由插座60安裝在基板或印刷電路板(PCB) 58上。PCB58可以是母板。除了插座60和IC封裝56之外，PCB 58上還 可以安裝有主存儲(chǔ)器52和多個(gè)用于外部設(shè)備或外部總線的輸入/輸出(I/O) ?！姥耄羞@些都通過PCB58上的總線系統(tǒng)62而彼此耦合。更具體而言， 系統(tǒng)50可以包括通過I/O模塊66耦合到總線系統(tǒng)62的顯示裝置64，所述 I/O模塊66具有圖形處理器和存儲(chǔ)器。1/0模塊66可以安裝在PCB 58上或可以安裝在獨(dú)立的擴(kuò)展板上。系統(tǒng)50還可以包括經(jīng)由I/O模塊70耦合到總 線系統(tǒng)62的大容量存儲(chǔ)設(shè)備68。另一 I/O裝置72可以經(jīng)由I/O模塊74耦 合到總線系統(tǒng)62。可以包括額外的1/0模塊，用于其他外部或外圍設(shè)備或 外部總線。
主存儲(chǔ)器52的實(shí)例包括但不限于靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)和動(dòng) 態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)。大容量存儲(chǔ)設(shè)備68的實(shí)例包括但不限于硬 盤驅(qū)動(dòng)器、光盤驅(qū)動(dòng)器(CD)、數(shù)字多用盤驅(qū)動(dòng)器(DVD)、軟盤、磁帶系 統(tǒng)等。輸入/輸出設(shè)備72的實(shí)例可以包括但不限于適于和計(jì)算機(jī)用戶通信的 裝置(例如鍵盤、光標(biāo)控制裝置、麥克風(fēng)、聲音識(shí)別裝置、顯示器、打印 機(jī)、揚(yáng)聲器和掃描儀)以及適于通過通信網(wǎng)絡(luò)和遠(yuǎn)程設(shè)備通信的裝置(例 如以太網(wǎng)接口裝置、模擬和數(shù)字調(diào)制解調(diào)器、ISDN終端適配器和幀中繼裝 置)。在一些情況下，這些通信裝置也可以安裝在PCB58上?？偩€系統(tǒng)62 的實(shí)例包括但不限于外圍控制接口 (PCI)總線和工業(yè)標(biāo)準(zhǔn)架構(gòu)(ISA)總 線等?？梢詫⒖偩€系統(tǒng)62實(shí)現(xiàn)為單根總線或總線的組合(例如具有擴(kuò)展總 線的系統(tǒng)總線)。根據(jù)外部設(shè)備，1/0模塊內(nèi)部接口可以使用編程的I/0、中 斷驅(qū)動(dòng)I/O或直接存儲(chǔ)器存取(DMA)技術(shù)來通過總線系統(tǒng)62進(jìn)行通信。 根據(jù)外部設(shè)備，I/O模塊的外部接口可以向外部設(shè)備提供點(diǎn)到點(diǎn)并行接口 (例如小型計(jì)算機(jī)系統(tǒng)接口-SCSI)或點(diǎn)到點(diǎn)串行接口 (例如EIA-232)或 多點(diǎn)串行接口 (例如火線)。IC處理器芯片54的實(shí)例可以包括任何類型的 計(jì)算電路，例如但不限于微處理器、微控制器、復(fù)雜指令集計(jì)算(CISC) 微處理器、精簡(jiǎn)指令集計(jì)算(RISC)微處理器、超長指令字(VLIW)微處 理器、圖形處理器、數(shù)字信號(hào)處理器(DSP)或任何其他類型的處理器或處 理電路。
盡管在本文中已經(jīng)例示和描述了具體實(shí)施例，但本領(lǐng)域的普通技術(shù)人 員將理解，可以用任何適于實(shí)現(xiàn)相同目的的設(shè)置來替代所示的具體實(shí)施例。 本申請(qǐng)旨在覆蓋本發(fā)明的任何修改或變化。因此，明確的意圖是本發(fā)明僅 受權(quán)利要求及其等價(jià)物的限制。
權(quán)利要求
1、一種接收機(jī)鎖存器電路，包括包括至少一個(gè)用于接收輸入數(shù)據(jù)信號(hào)的輸入端子和至少一個(gè)鎖存器端子的動(dòng)態(tài)鎖存器，所述動(dòng)態(tài)鎖存器適于至少部分地基于所述輸入數(shù)據(jù)信號(hào)產(chǎn)生放大的輸出數(shù)據(jù)信號(hào)；并且所述動(dòng)態(tài)鎖存器包括至少一個(gè)耦合在所述至少一個(gè)輸入端子和所述至少一個(gè)鎖存器端子之間的電容器，以減少所述輸入數(shù)據(jù)信號(hào)中的碼間干擾。
2、 根據(jù)權(quán)利要求l所述的接收機(jī)鎖存器電路，其中所述至少一個(gè)電容 器耦合到所述動(dòng)態(tài)鎖存器以在所述動(dòng)態(tài)鎖存器的傳遞函數(shù)中產(chǎn)生零點(diǎn)。
3、 根據(jù)權(quán)利要求1所述的接收機(jī)鎖存器電路，其中所述至少一個(gè)鎖存 器端子包括所述動(dòng)態(tài)鎖存器的至少一個(gè)輸出端子，所述至少一個(gè)輸出端子 在其上具有放大的輸出數(shù)據(jù)信號(hào)。
4、 根據(jù)權(quán)利要求1所述的接收機(jī)鎖存器電路，其中所述動(dòng)態(tài)鎖存器包 括具有至少一個(gè)輸入端子和至少一個(gè)感測(cè)端子的評(píng)估電路，所述至少一個(gè) 感測(cè)端子為所述至少一個(gè)鎖存器端子；并且所述評(píng)估電路適于響應(yīng)于所述 輸入數(shù)據(jù)信號(hào)在所述至少一個(gè)感測(cè)端子上產(chǎn)生感測(cè)的數(shù)據(jù)信號(hào)。
5、 根據(jù)權(quán)利要求l所述的接收機(jī)鎖存器電路，其中所述至少一個(gè)輸入 端子和所述至少一個(gè)鎖存器端子具有相同的極性。
6、 根據(jù)權(quán)利要求1所述的接收機(jī)鎖存器電路，其中所述輸入數(shù)據(jù)信號(hào) 為差分輸入信號(hào)；所述至少一個(gè)輸入端子包括一對(duì)用于接收所述差分輸入 信號(hào)的輸入端子；并且所述至少一個(gè)鎖存器端子包括一對(duì)鎖存器端子。
7、 根據(jù)權(quán)利要求6所述的接收機(jī)鎖存器電路，其中所述動(dòng)態(tài)鎖存器包 括一對(duì)其上具有所述放大的輸出數(shù)據(jù)信號(hào)的輸出端子，該對(duì)輸出端子為所述一對(duì)鎖存器端子，并且所述放大的輸出數(shù)據(jù)信號(hào)為差分輸出數(shù)據(jù)信號(hào)。
8、 根據(jù)權(quán)利要求6所述的接收機(jī)鎖存器電路，其中所述動(dòng)態(tài)鎖存器包括評(píng)估電路，所述評(píng)估電路具有所述一對(duì)用于接收所述差分輸入信號(hào)的輸入端子和一對(duì)感測(cè)端子，該對(duì)感測(cè)端子為所述一對(duì)鎖存器端子；并且所述 評(píng)估電路適于至少部分地基于所述差分輸入信號(hào)在該對(duì)感測(cè)端子上產(chǎn)生感 測(cè)的數(shù)據(jù)信號(hào)。
9、 根據(jù)權(quán)利要求6所述的接收機(jī)鎖存器電路，其中所述至少一個(gè)電容器包括耦合在所述一對(duì)輸入端子和所述一對(duì)鎖存器端子之間的一對(duì)電容 器。
10、 根據(jù)權(quán)利要求9所述的接收機(jī)鎖存器電路，其中所述一對(duì)電容器 中的每一個(gè)耦合在所述一對(duì)輸入端子中的一個(gè)輸入端子和所述一對(duì)鎖存器 端子中具有相同極性的一個(gè)鎖存器端子之間。
11、 根據(jù)權(quán)利要求9所述的接收機(jī)鎖存器電路，其中所述一對(duì)輸入端 子包括負(fù)輸入端子和正輸入端子；所述一對(duì)鎖存器端子包括負(fù)鎖存器端子 和正鎖存器端子；所述一對(duì)電容器包括第一和第二電容器；并且所述第一 電容器耦合在所述負(fù)輸入端子和所述負(fù)鎖存器端子之間；所述第二電容器 耦合在所述正輸入端子和所述正鎖存器端子之間。
12、 根據(jù)權(quán)利要求ll所述的接收機(jī)鎖存器電路，其中所述評(píng)估電路包 括第一和第二晶體管，所述第一和第二晶體管具有分別耦合到地的第一和第二源極；分別耦合到所述評(píng)估電路的所述一對(duì)感測(cè)端子的第一和第二漏極；以及分別耦合到所述差分輸入信號(hào)的負(fù)電壓和正電壓的第一和第二柵極， 所述第一柵極為所述負(fù)輸入端子，所述第二柵極為所述正輸入端子。
13、 根據(jù)權(quán)利要求1所述的接收機(jī)鎖存器電路，其中所述動(dòng)態(tài)鎖存器包括評(píng)估電路，具有至少一個(gè)輸入端子和至少一個(gè)感測(cè)端子并適于在所 述至少一個(gè)感測(cè)端子上產(chǎn)生感測(cè)的數(shù)據(jù)信號(hào)；放大電路，耦合到所述至少一個(gè)感測(cè)端子并包括至少一個(gè)輸出端子，并適于至少部分地基于所述感測(cè) 的數(shù)據(jù)信號(hào)產(chǎn)生所述輸出數(shù)據(jù)信號(hào)；以及預(yù)充電電路，耦合到所述至少一 個(gè)感測(cè)端子和所述至少一個(gè)輸出端子，以對(duì)所述至少一個(gè)感測(cè)端子和所述 至少一個(gè)輸出端子進(jìn)行預(yù)充電。
14、 根據(jù)權(quán)利要求13所述的接收機(jī)鎖存器電路，其中所述至少一個(gè)感 測(cè)端子和所述至少一個(gè)輸出端子中的選定的一個(gè)為所述至少一個(gè)鎖存器端 子；并且所述至少一個(gè)輸入端子和所述至少一個(gè)鎖存器端子具有相同的極 性。
15、 根據(jù)權(quán)利要求14所述的接收機(jī)鎖存器電路，還包括 耦合到所述動(dòng)態(tài)鎖存器的從鎖存器。
16、 根據(jù)權(quán)利要求14所述的接收機(jī)鎖存器電路，其中所述輸入數(shù)據(jù)信 號(hào)為低壓擺動(dòng)信號(hào)，所述放大的輸出數(shù)據(jù)信號(hào)為全軌對(duì)軌輸出信號(hào)。
17、 一種方法，包括 對(duì)動(dòng)態(tài)鎖存器進(jìn)行預(yù)充電；在評(píng)估周期期間利用所述動(dòng)態(tài)鎖存器的基本為線性的評(píng)估電路感測(cè)輸 入數(shù)據(jù)信號(hào)以產(chǎn)生感測(cè)的數(shù)據(jù)信號(hào)；以及在所述評(píng)估周期期間利用所述動(dòng)態(tài)鎖存器中的前饋電容基本均衡所述 輸入信號(hào)。
18、 根據(jù)權(quán)利要求17所述的方法，其中利用所述前饋電容基本均衡所 述輸入數(shù)據(jù)信號(hào)包括將零點(diǎn)引入到所述動(dòng)態(tài)鎖存器的傳遞函數(shù)中。
19、 根據(jù)權(quán)利要求17所述的方法，其中利用所述前饋電容基本均衡所述輸入信號(hào)包括將所述前饋電容耦合在所述動(dòng)態(tài)鎖存器的至少一個(gè)輸入端 子和所述動(dòng)態(tài)鎖存器的至少一個(gè)鎖存器端子之間，所述至少一個(gè)輸入端子 和所述至少一個(gè)鎖存器端子具有相同的極性。
20、 根據(jù)權(quán)利要求17所述的方法，還包括利用所述動(dòng)態(tài)鎖存器的放大電路將所述感測(cè)的數(shù)據(jù)信號(hào)放大為全軌對(duì) 軌輸出數(shù)據(jù)信號(hào)并鎖存所述輸出數(shù)據(jù)信號(hào)。
21、 根據(jù)權(quán)利要求20所述的方法，其中所述輸入數(shù)據(jù)信號(hào)為差分低壓 擺動(dòng)信號(hào)。
22、 一種系統(tǒng)，包括包括至少一個(gè)接收機(jī)鎖存器電路的集成電路芯片，所述接收機(jī)鎖存器電路包括包括至少一個(gè)用于接收輸入數(shù)據(jù)信號(hào)的輸入端子和至少一個(gè)鎖存 器端子的動(dòng)態(tài)鎖存器，所述動(dòng)態(tài)鎖存器適于至少部分地基于所述輸入數(shù)據(jù)信號(hào)產(chǎn)生放大的輸出數(shù)據(jù)信號(hào)；并且所述動(dòng)態(tài)鎖存器包括至少一個(gè)耦合在所述至少一個(gè)輸入端子和所 述至少一個(gè)鎖存器端子之間的電容器，以減少所述輸入數(shù)據(jù)信號(hào)中的碼間 干擾；大容量存儲(chǔ)設(shè)備；以及耦合到所述集成電路芯片和所述大容量存儲(chǔ)設(shè)備的總線。
23、 根據(jù)權(quán)利要求22所述的系統(tǒng)， 片或存儲(chǔ)芯片中的選定一種。
24、 根據(jù)權(quán)利要求22所述的系統(tǒng)， 至少一個(gè)鎖存器端子具有相同的極性。
25、 根據(jù)權(quán)利要求22所述的系統(tǒng)，其中所述集成電路芯片為處理器芯 其中所述至少一個(gè)輸入端子和所述 其中所述輸入數(shù)據(jù)信號(hào)為差分輸入信號(hào)；所述至少一個(gè)輸入端子包括一對(duì)用于接收所述差分輸入信號(hào)的輸入 端子；且所述至少一個(gè)鎖存器端子為一對(duì)鎖存器端子；并且所述至少一個(gè) 電容器包括耦合在所述一對(duì)輸入端子和所述一對(duì)鎖存器端子之間的一對(duì)電容器o
全文摘要
在一些實(shí)施例中，接收機(jī)鎖存器電路包括動(dòng)態(tài)鎖存器，該動(dòng)態(tài)鎖存器具有至少一個(gè)用于接收輸入數(shù)據(jù)信號(hào)的輸入端子和至少一個(gè)鎖存器端子。所述動(dòng)態(tài)鎖存器適于至少部分基于輸入數(shù)據(jù)信號(hào)產(chǎn)生放大的輸出數(shù)據(jù)信號(hào)。所述動(dòng)態(tài)鎖存器包括至少一個(gè)耦合在所述至少一個(gè)輸入端子和所述至少一個(gè)鎖存器端子之間的電容器，以減少所述輸入數(shù)據(jù)信號(hào)中的碼間干擾。
文檔編號(hào)H03K3/356GK101432967SQ200780015593
公開日2009年5月13日 申請(qǐng)日期2007年5月1日 優(yōu)先權(quán)日2006年5月1日
發(fā)明者T·蘇梅薩拉姆 申請(qǐng)人:英特爾公司