專利名稱：鎖存電路和觸發(fā)電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種鎖存電路和使用該鎖存電路的觸發(fā)電路。
背景技術(shù)：
近些年來，已知軟誤差是由向鎖存電路輻射的高能輻射(阿爾發(fā)射 線和中子束)引起的。所述軟誤差是由其中數(shù)據(jù)被反相的"單事件擾動 (SEU)"引起的故障，這是由下述現(xiàn)象引起的阿爾發(fā)射線和/或中子束 入射在鎖存電路上，以產(chǎn)生電荷，并且所述電荷被用于保留數(shù)據(jù)的區(qū) 域(節(jié)點)收集。所述軟誤差是瞬時故障，并且如果可以再重寫正確的數(shù) 據(jù)，則鎖存電路將再一次正常地工作。但是，即便是暫時地，由于被 存儲數(shù)據(jù)被反相，因此存在其影響在整個計算機系統(tǒng)內(nèi)起作用的情況。
在圖l內(nèi)所示的傳統(tǒng)鎖存電路內(nèi)發(fā)生的軟誤差將作為一個示例來 說明。圖l是示出了鎖存電路的基本配置的電路圖。在此，連接到節(jié)點
Nl 0 A或/和節(jié)點N20B的傳輸門被省略。
將說明在節(jié)點N10A被設(shè)置為"1"(高電平)并且節(jié)點N20B被設(shè)置 為"0"(低電平)的狀態(tài)內(nèi)發(fā)生電荷的收集的情況。在初始階段，因為 在節(jié)點N10A內(nèi)的電壓處于高電平，所以P溝道型MOS晶體管MP10B被 保持在導通狀態(tài)內(nèi)，并且N溝道型MOS晶體管MN10B被保持在截止狀 態(tài)內(nèi)。此外，因為在節(jié)點N20B內(nèi)的電壓處于低電平，所以P溝道型MOS 晶體管MP10A被保持在截止狀態(tài)內(nèi)，并且N溝道型MOS晶體管MN10A 被保持在導通狀態(tài)內(nèi)。在此，如果允許輻射入射在節(jié)點N10A附近，則 在節(jié)點N10A內(nèi)收集電子，使得被設(shè)置到節(jié)點N10A的數(shù)據(jù)從"1"向"0" 反相(節(jié)點N10A從高電平向低電平改變)。此時，因為P溝道MOS晶體管 MP10B和N溝道型MOS晶體管MN10B的柵極電壓改變到低電平，所以P溝道型MOS晶體管MP10B從截止狀態(tài)改變到導通狀態(tài)，并且N溝道型 MOS晶體管MN10B從導通狀態(tài)改變到截止狀態(tài)。由此，節(jié)點N20B的電 壓改變到高電平。即，被設(shè)置到節(jié)點N20B的數(shù)據(jù)從"0"向"1"反相。
因此，在圖l內(nèi)所示的鎖存電路將繼續(xù)保持應當初始鎖存的數(shù)據(jù)的反相 狀態(tài)。
作為用以針對這樣的軟誤差的半導體存儲器，已知DICE(雙互鎖單 元)。圖2示出了傳統(tǒng)的DICE的基本配置。在圖2內(nèi)所示的DICE內(nèi)，即 使電荷的收集發(fā)生在一個節(jié)點處，軟誤差基本上不發(fā)生。參見圖2，將 說明在DICE內(nèi)抑制軟誤差的原理。
該DICE提供有節(jié)點N10A和N10C，在所述節(jié)點N10A和N10C處 設(shè)置同一信號電平的數(shù)據(jù)；以及節(jié)點N20B和N20D，在所述節(jié)點N20B 和N20D處設(shè)置了被設(shè)置到節(jié)點N10A、 N10C的上述數(shù)據(jù)的反相數(shù)據(jù)。 例如，當節(jié)點N10A和N10C被設(shè)置到數(shù)據(jù)"1"時，節(jié)點N20B和N20D 被設(shè)置到數(shù)據(jù)"0"。在這種情況下，因為在節(jié)點N10A和N10C內(nèi)的電 壓處于高電平，所以P溝道型MOS晶體管MP10B和MP10D被保持在關(guān)斷 狀態(tài)，且N溝道型MOS晶體管MN10B和MN10D保持在導通狀態(tài)。此夕卜， 因為在節(jié)點N20B和N20D內(nèi)的電壓處于低電平，所以P溝道型MOS晶體 管MP10A和MP10C被保持在導通狀態(tài)，且N溝道型MOS晶體管MN10A 和MN10C被保持在截止狀態(tài)。
在此，如果輻射入射在節(jié)點N10A附近，則將在節(jié)點N10A處收集 電荷，并且被設(shè)置到節(jié)點N10A的數(shù)據(jù)將從"1"反相到"0"(從高電平 轉(zhuǎn)變?yōu)榈碗娖?。此時，因為P溝道型MOS晶體管MP10B和N溝道型MOS 晶體管MN10D的柵極電壓改變到低電平，所以P溝道型MOS晶體管 MP10B從截止狀態(tài)向?qū)顟B(tài)改變，且N溝道型MOS晶體管MN10D從 導通狀態(tài)向截止狀態(tài)改變。另一方面，此時，N溝道型MOS晶體管 MN10B和P溝道型MOS晶體管MP10D仍然分別在導通狀態(tài)和截止狀態(tài) 內(nèi)。因此，節(jié)點N20B和N20D的電壓從低電平向既非低電平也非高電平的不穩(wěn)定的電平(不確定的值)改變。這個電壓改變傳播到P溝道型MOS 晶體管MP10C和N溝道型MOS晶體管MN10C，并且也在預定時間后影 響節(jié)點N10C的電壓。但是，因為其需要特定時間直到節(jié)點N10C的電壓 穩(wěn)定，因此在那個時間期間，節(jié)點N10C可以保持高電平電壓。即，即 使節(jié)點N10A的數(shù)據(jù)"1"被反相到數(shù)據(jù)"0"，節(jié)點N10C也繼續(xù)保持數(shù) 據(jù)"1" 一段時間。如果在此時間期間在節(jié)點N10A內(nèi)的電荷收集結(jié)束， 則每個節(jié)點的電壓可以通過在節(jié)點N10C內(nèi)保持的電壓返回。因而，在 DICE內(nèi)，因為即使在單個節(jié)點內(nèi)發(fā)生電荷收集也抑制軟誤差，所以可 以減少鎖存電路的軟誤差率。
此外，作為另一個示例，在日本專利申請公布(JP-P2006-129477A: 現(xiàn)有技術(shù)1)內(nèi)描述了一種用于改善鎖存電路的軟誤差率的技術(shù)。在現(xiàn)有 技術(shù)l內(nèi)描述的半導體電路具有兩個反相器，其輸出和輸入中的每個連 接來用于反饋，并且當一個反相器的輸入通過電荷收集而有故障時， 通過控制信號使得所述反相器處于三態(tài)或者高阻抗狀態(tài)內(nèi)，由此改善 了軟誤差率。
近些年來，已經(jīng)指出了一個電荷共享問題通過兩個或者更多的 節(jié)點來收集由一次輻射入射產(chǎn)生的電荷。電荷共享的問題將在下文內(nèi) 被描述作為現(xiàn)有技術(shù)2的0. Amusan等的"Single Event Upsets in a 130 nm Hardened Latch Design Due to Charge Sharing(在由于電荷共享導致 的130納米硬化鎖存設(shè)計內(nèi)的單事件擾動)"(45th Annual International Reliability Physics Symposium, IEEE Proceedings, United States, 2007， pp. 306-311(第45屆年度國際可靠性物理研討會，IEEE會刊，美國，2007， 第306-311頁))；作為現(xiàn)有技術(shù)3的N. Seifert等的"Assessing the impact of scaling on the efficacy of spatial redundancy based SER mitigation schemes for terrestrial applications (估計定標對于用于地面應用的基于 空間冗余的SER遷移方案的功效的影響)"(在2007年10月23日因特網(wǎng) (URL: http:〃www.seise.org/selse07.program.linked.htm)上搜索到的IEEE Workshop on Silicon Errors in Logic-System Effects, United States,2007(關(guān)于在邏輯系統(tǒng)效應上的硅誤差的IEEE工作室，美國，2007))。 雖然在圖2內(nèi)所示的DICE可以抑制由在一個節(jié)點內(nèi)的電荷收集產(chǎn)生的 軟誤差，但是鎖存的數(shù)據(jù)被反相，并且，當在兩個或者多個節(jié)點內(nèi)發(fā) 生電荷收集時，軟誤差將發(fā)生。
例如，在上述示例內(nèi)，當同時在兩個節(jié)點N10A和N10C內(nèi)發(fā)生電 荷收集時，P溝道型MOS晶體管MP10B和MP10幾乎同時從截止狀態(tài)改 變到接通狀態(tài)，并且N溝道型MOS晶體管MN10B和MN10D幾乎同時從 接通狀態(tài)改變到截止狀態(tài)。在這種情況下，與如上所述的原理類似， 不僅其上已經(jīng)入射了輻射的節(jié)點N10A和N10C，而且其上未入射輻射的 節(jié)點N20B和N20D立即將它們的值反相。而且，因為這個原因，在整個 DICE內(nèi)，其將被穩(wěn)定在鎖存數(shù)據(jù)被反相的狀態(tài)內(nèi)。
與在現(xiàn)有技術(shù)l內(nèi)描述的技術(shù)類似，存在下述情況當已經(jīng)在多個 節(jié)點內(nèi)發(fā)生了電荷收集時，不能依賴于電荷收集的位置來抑制軟誤差。
如上所述，在傳統(tǒng)技術(shù)內(nèi)，當多個存儲器節(jié)點通過電荷共享而收 集到電荷時，不可能抑制軟誤差。因為這個原因，要求在鎖存電路內(nèi) 發(fā)生的軟誤差率的進一步改善。

發(fā)明內(nèi)容
因此，本發(fā)明的目的是提供一種觸發(fā)電路，其中，有能減少軟誤 差率。
在本發(fā)明的一個方面， 一種鎖存電路包括第一節(jié)點，其是三個 或者更多，并且向其設(shè)置了第一信號電平的電壓；第二節(jié)點，其是三 個或者更多，并且向其設(shè)置了通過反相第一信號電平而獲得的第二信 號電平的電壓；以及第一節(jié)點電壓控制電路，其具有第一節(jié)點；以及 第二節(jié)點電壓控制電路，其具有第二節(jié)點。第一節(jié)點電壓控制電路中 的每個與所述三個或者更多的第二節(jié)點中的至少兩個連接，并且根據(jù)至少兩個第二節(jié)點的電壓來控制第一節(jié)點的電壓。第二節(jié)點電壓控制 電路中的每個與三個或者更多的第一節(jié)點中的至少兩個連接，并且基 于至少兩個第一節(jié)點的電壓來控制第二節(jié)點的電壓。
在本發(fā)明的另一個方面， 一種觸發(fā)電路包括兩個鎖存電路；以 及時鐘信號產(chǎn)生電路，其配置成供應所述兩個鎖存電路。鎖存電路中 的每個包括第一節(jié)點，其是三個或者更多，并且向其設(shè)置第一信號 電平的電壓；第二節(jié)點，其是三個或者更多，并且向其設(shè)置通過反相 第一信號電平而獲得的第二信號電平的電壓；以及第一節(jié)點電壓控制 電路，其具有第一節(jié)點；以及第二節(jié)點電壓控制電路，其具有第二節(jié)
點。第一節(jié)點電壓控制電路中的每個與三個或者更多的第二節(jié)點中的 至少兩個連接，并且基于至少兩個第二節(jié)點的電壓來控制第一節(jié)點的 電壓。第二節(jié)點電壓控制電路中的每個與三個或者更多的第一節(jié)點中 的至少兩個連接，并且基于至少兩個第一節(jié)點的電壓來控制第二節(jié)點 的電壓。兩個鎖存電路之一用作在輸入側(cè)的鎖存電路，其中通過傳輸 門來向第二節(jié)點提供數(shù)據(jù)，并且另一個鎖存電路用作在輸出側(cè)的鎖存 電路，其中在第一節(jié)點內(nèi)鎖存的數(shù)據(jù)被輸出。在輸入側(cè)的鎖存電路的 第一節(jié)點通過在輸出側(cè)的鎖存電路內(nèi)的傳輸門與在輸出側(cè)的鎖存電路 的第二節(jié)點連接。
根據(jù)本發(fā)明，可以減少在鎖存電路內(nèi)的軟誤差率。此外，可以抑 制由在鎖存電路內(nèi)的電荷共享導致的軟誤差的發(fā)生。


結(jié)合附圖，根據(jù)下面特定實施例的說明，使本發(fā)明的上述和其他 目的、優(yōu)點和特征更顯而易見，其中
圖l是示出傳統(tǒng)鎖存電路的基本配置的電路圖； 圖2是示出傳統(tǒng)DICE電路的配置的電路圖3是示出當在傳統(tǒng)的DICE電路中的兩個節(jié)點內(nèi)執(zhí)行電荷收集時 的節(jié)點電壓的仿真結(jié)果的電壓波形圖；圖4是示出根據(jù)本發(fā)明第一實施例的鎖存電路的配置的電路圖； 圖5是示出當在根據(jù)本發(fā)明第一實施例的鎖存電路中的兩個節(jié)點
內(nèi)執(zhí)行電荷收集時節(jié)點電壓的仿真結(jié)果的電壓波形圖6是示出根據(jù)本發(fā)明第二實施例的鎖存電路的配置的一個示例
的電路圖7是示出根據(jù)本發(fā)明第三實施例的鎖存電路的配置的電路圖； 圖8是示出根據(jù)本發(fā)明第三實施例的修改的鎖存電路的配置的電
路圖9A和9B是示出使用根據(jù)本發(fā)明的鎖存電路的觸發(fā)電路的配置 的電路圖；以及
圖10是示出用于產(chǎn)生由觸發(fā)電路所使用的時鐘信號的時鐘信號產(chǎn) 生電路的配置的電路圖。
具體實施例方式
以下，將參考

根據(jù)本發(fā)明的鎖存電路。在附圖中，相同 或者類似的附圖標記分別指定相同或者類似的組件。
圖4是示出根據(jù)本發(fā)明第一實施例的鎖存電路10的配置的電路圖。 在第一實施例中的鎖存電路10提供有作為第一節(jié)點的三個或者更多 的節(jié)點N1A、 N1C、 N1E和N1G，其中設(shè)置第一信號電平的電壓；以及 作為第二節(jié)點的三個或者更多的節(jié)點N2B、 N2D、 N2F和N2H，其中設(shè) 置通過將所述第一信號電平反相而獲得的第二信號電平的電壓。例如， 當在節(jié)點N1A、 N1C、 N1E和N1G中設(shè)置數(shù)據(jù)"1"時，在節(jié)點N2B、 N2D、 N2F和N2H中設(shè)置通過將所述數(shù)據(jù)"1"反相而獲得的數(shù)據(jù)"0"。 在此，傳輸門(未示出)連接到作為第一節(jié)點的節(jié)點N1A、 N1C、 N1E和 N1G，并且通過節(jié)點N1A、 N1C、 N1E和N1G接收由鎖存電路鎖存的數(shù) 據(jù)。此外，傳輸門可以連接在作為第一節(jié)點的節(jié)點N1A、 N1C、 N1E和 N1G和作為第二節(jié)點的節(jié)點N2B、 N2D、 N2F和N2H之間。以下，多個 第一節(jié)點和多個第二節(jié)點被稱為數(shù)據(jù)保持節(jié)點。但是，在圖4內(nèi)所示的鎖存電路10包括傳輸門，所述傳輸門連接到數(shù)據(jù)保持節(jié)點，并且控制
數(shù)據(jù)的接收和保持。例如，鎖存電路io包括傳輸門，其對應地連接到
第二節(jié)點，并且控制數(shù)據(jù)到第二節(jié)點的輸入。
此外，在第一實施例中的鎖存電路具有數(shù)據(jù)保持節(jié)點，并且提供
有節(jié)點電壓控制電路1A、 1B、 1C、 1D、 1E、 1F和1G，用于控制數(shù)據(jù) 保持節(jié)點的電壓。
節(jié)點電壓控制電路1A、 1C、 1E和1G中的每個包括P溝道型M0S晶 體管和N溝道型MOS晶體管，它們的漏極通過節(jié)點N1A、 N1C、 N1E和 N1G中的對應的一個而連接。此外，節(jié)點電壓控制電路1A、 1C、 1E和 1G中的每個提供有晶體管，所述晶體管通過漏極和源極而在電源和連 接到節(jié)點N1A、 N1C、 N1E或N1G的晶體管之間串聯(lián)連接。在每個節(jié)點 和電源之間串聯(lián)連接的多個晶體管的柵極分別連接到節(jié)點N2B、 N2D、 N2F和N2H的不同節(jié)點。
例如，節(jié)點電壓控制電路1A提供有P溝道型M0S晶體管MP1A和N 溝道型M0S晶體管MN1A，它們的漏極通過節(jié)點N1A而連接。節(jié)點電壓 控制電路1A還提供有P溝道型MOS晶體管MP2A，其串聯(lián)連接在P溝 道型M0S晶體管MP1A的源極和第一電源(VDD)之間；以及N溝道型 MOS晶體管MN2A，其串聯(lián)連接在所述N溝道型M0S晶體管MN1A的源 極和第二電源(GND)之間。P溝道型M0S晶體管MP1A和MP2A的柵級與 N溝道型MO S晶體管MN1 A和MN2A的柵極分別連接到節(jié)點N2B 、 N2D 、 N2F和N2H的不同節(jié)點。在圖4內(nèi)所示的示例內(nèi)，P溝道型MOS晶體管 MP1A的柵極連接到節(jié)點N2D，P溝道型M0S晶體管MP2A的柵極連接到 節(jié)點N2H， N溝道型M0S晶體管MN1A的柵極連接到節(jié)點N2B，并且N 溝道型MOS晶體管MN2A的柵極連接到節(jié)點N2F。
節(jié)點電壓控制電路1B、 1D、 1F和1H中的每個提供有P溝道型M0S 晶體管和N溝道型MOS晶體管，P溝道型MOS晶體管和N溝道型MOS晶體管的漏極通過節(jié)點N2B、 N2D、 N2F和N2H中的對應的一個而連接。 此外，節(jié)點電壓控制電路1B、 1D、 1F和1H中的每個提供有串聯(lián)連接在 電源和連接到節(jié)點N2B、 N2D、 N2F和N2H中的對應的一個的晶體管之 間的晶體管。在節(jié)點和電源之間串聯(lián)連接的多個晶體管的柵極分別連 接到節(jié)點N1A、 N1C、 N1E和N1G中的不同節(jié)點。例如，節(jié)點電壓控制 電路1B提供有P溝道型M0S晶體管MP1B和N溝道型M0S晶體管 MN1B，所述P溝道型M0S晶體管MP1B和N溝道型M0S晶體管MN1B的 漏極通過節(jié)點2B連接。節(jié)點電壓控制電路1B提供有P溝道型MOS晶 體管MP2B，其串聯(lián)連接在所述P溝道型M0S晶體管MP1B的源極和第一 電源(VDD)之間；以及N溝道型MOS晶體管MN2B，其串聯(lián)連接在N溝 道型M0S晶體管MN1B的源極和第二電源(GND)之間。P溝道型MOS晶 體管MP1B和MP2B的柵極和N溝道型M0S晶體管MN1B和MN2B的柵 極分別連接到節(jié)點N1A、 N1C、 N1E和N1G的不同節(jié)點。在圖4內(nèi)所示 的示例內(nèi)，P溝道型M0S晶體管MP1B的柵極連接到節(jié)點N1A; P溝道型 MOS晶體管MP2B的柵極連接到節(jié)點N1E; N溝道型MOS晶體管MN1B 的柵極連接到節(jié)點N1C;以及N溝道型MOS晶體管MN2B的柵極連接到 節(jié)點N1G。
在此，在圖4內(nèi)所示的示例內(nèi)，在數(shù)據(jù)保持節(jié)點和在節(jié)點電壓控制 電路內(nèi)提供的晶體管之間的連接關(guān)系被示出如下。
節(jié)點N1A:MP1B，MN1D，MP2F，MN2H
節(jié)點N1C:MN1B，MP1D，MN2F，MP2H
節(jié)點N1E:MP2B，MN2D，MP1F，MN1H
節(jié)點N1G:MN2B，MP2D，MN1F，MP1H
節(jié)點N2B:MN1A，MP1C，MN2E，MP2G
節(jié)點N2D:MP1A，MN1C，MP2E，MN2G
節(jié)點N2F:MN2A，MP2C，MN1E，MP1G
節(jié)點N2H:MP2A，MN2C，MP1E，MN1G以這種方式，從控制作為第二節(jié)點的節(jié)點N2B、 N2D、 N2F和N2H 的電壓的節(jié)點電壓控制電路1B、 1D、 1F和1H中的每個選擇一個晶體 管，并且所述晶體管連接到作為第一節(jié)點的節(jié)點N1A、 N1C、 N1E和 N1G中的對應的一個。類似地，從控制節(jié)點N1A、 N1C、 N1E禾BN1G 的電壓的節(jié)點電壓控制電路1A、 1C、 1E和1G中的每個選擇一個晶體 管，并且所述晶體管連接到節(jié)點N2B、 N2D、 N2F和N2H中的對應的 一個。此外，如圖4所示，優(yōu)選的是，連接到數(shù)據(jù)保持節(jié)點中的每個 的晶體管(柵極)對于每個節(jié)點不同。即，因為數(shù)據(jù)保持節(jié)點連接到不同 的晶體管，所以可以減少由電荷收集引起的電壓變化的可能性。但是，
不同的數(shù)據(jù)保持節(jié)點可以連接到同一晶體管(柵極)。另外，優(yōu)選的是， 每個數(shù)據(jù)保持節(jié)點連接到兩個P溝道型MOS晶體管和兩個N溝道型 MOS晶體管的柵極。
通過上述的配置，根據(jù)本發(fā)明的半導體存儲器可以在節(jié)點N1A、 N1C、 N1E和N1G內(nèi)保持數(shù)據(jù)，并且可以在節(jié)點N2B、 N2D、 N2F和 N2H內(nèi)保持該數(shù)據(jù)的反相數(shù)據(jù)。
接著，參考圖4和5，將說明當在根據(jù)本發(fā)明的鎖存電路10的數(shù) 據(jù)保持節(jié)點中發(fā)生電荷收集時的操作的細節(jié)。在節(jié)點N1A、 N1C、 N1E 和N1G保持"1"(高電平)并且節(jié)點N2B、 N2D、 N2F和N2H保持"0" (低電平)的狀態(tài)中發(fā)生電荷收集的情況。在這種情況下，因為在節(jié)點 N1A、 N1C、 N1E和N1G中的電壓(信號電平)在高電平，所以在節(jié)點 電壓控制電路1B、 1D、 1F和1H內(nèi)的P溝道型M0S晶體管保持在截 止狀態(tài)，并且在節(jié)點電壓控制電路1B、 1D、 1F和1H中的N溝道型 MOS晶體管被保持在導通狀態(tài)。此外，因為在節(jié)點N2B、 N2D、 N2F 和N2H中的電壓在低電平，所以在節(jié)點電壓控制電路1A、 1C、 1E和 1G內(nèi)的P溝道型MOS晶體管被保持在導通狀態(tài)，并且在節(jié)點電壓控 制電路1A、 1C、 1E和1G內(nèi)的N溝道型MOS晶體管被保持在截止狀 態(tài)。<1>當在單個數(shù)據(jù)保持節(jié)點中發(fā)生電荷收集時
將說明當在節(jié)點N1A中包含的N型擴散層通過輻射的入射來收集 電子并且所保持的數(shù)據(jù)被從"1"向"0"暫時反相時的操作。在這種 情況下，因為節(jié)點N1A的信號電平改變到低電平，所以P溝道型MOS 晶體管MP1B和MP2F從截止狀態(tài)向?qū)顟B(tài)改變，且N溝道型MOS 晶體管MN1D和MN2H從導通狀態(tài)向截止狀態(tài)改變。因為通過這種改 變，節(jié)點N2D和N2H與第一電源(VDD)和第二電源(GND)斷開，所以 它們從在低電平的電壓改變到中間電壓。另一方面，節(jié)點N2B和N2F 通過P溝道型MOS晶體管MP2B和MP1F從第一電源(VDD)斷開，并 且被保持為通過N溝道型MOS晶體管MN1B和MN2B和N溝道型 MOS晶體管MN1F和MN2F而連接到第二電源(GND)。因為這個原因， 即使P溝道型M0S晶體管MP1B和MP2F從截止狀態(tài)改變到導通狀態(tài)， 節(jié)點N2B和N2F也繼續(xù)保持低電平。結(jié)果，節(jié)點N2D和N2H的電平 變得暫時不穩(wěn)定。這個電壓變化作為噪聲信號傳播到其柵極連接到節(jié) 點N2D和N2H的晶體管，且也影響其他節(jié)點的電壓。但是，其需要預 定時間直到節(jié)點N2D和N2H的電壓變化影響其他節(jié)點，并且在那個時 間期間，其他節(jié)點保持原始的正確電平。如果在節(jié)點N1A中的電荷收 集在這個時間期間結(jié)束，則節(jié)點N1A、 N2D和N2H的電壓值將通過在 節(jié)點N1B、 N1C、 N1E、 N2F和N1G中保持的電壓而返回到在電荷收 集之前的狀態(tài)。
此外，在本發(fā)明內(nèi)，在節(jié)點N2B、 N2D、 N2F和N2H內(nèi)的電壓變 化被連接到具有較小的電壓變化的節(jié)點的晶體管抑制。詳細而言，雖 然P溝道型MOS晶體管MP1B和MP2F從截止狀態(tài)向?qū)顟B(tài)改變， 但是連接到節(jié)點N1E的P溝道型MOS晶體管MP2B和MP1F保持截 止狀態(tài)。因為這個原因，P溝道型MOS晶體管MP2B和MP1F用作抑 制在如上所述的節(jié)點N2B和N2F中的電壓變化，并且使得節(jié)點N2B 和N2F保持低電平。類似地，雖然N溝道型MOS晶體管MN1D和 MN2H從導通狀態(tài)向截止狀態(tài)改變，但連接到節(jié)點N1E的N溝道型 M0S晶體管MN2D和MN1H保持導通狀態(tài)。因為這個原因，N溝道型MOS晶體管MN2D和MN1H用以抑制如上所述在節(jié)點N2D和N2H中 的電壓變化。詳細而言，基于在數(shù)據(jù)保持節(jié)點所屬的節(jié)點電壓控制電 路中的P溝道型MOS晶體管側(cè)的阻抗和N溝道型MOS晶體管側(cè)的阻 抗的比率來確定在所述數(shù)據(jù)保持節(jié)點中的電壓。因為節(jié)點N2D和N2H 通過N溝道型MOS晶體管MN1D和MN2H而從第二電源(GND)斷開， 所以它們不能保持完美的低電平。但是，因為N溝道型MOS晶體管 MN2D和MN1H保持導通狀態(tài)，所以上述的阻抗比率的變化小，并且 在節(jié)點N2D和N2H中的電壓變化被抑制。從上面，己經(jīng)設(shè)置在節(jié)點 N2B、 N2D、 N2F和N2H內(nèi)的數(shù)據(jù)變得難于改變，且在節(jié)點N1C、 N1E 和N1G內(nèi)的數(shù)據(jù)"1"的保持時間提高?？商孢x地，節(jié)點N2B、 N2D、 N2F和N2H保持數(shù)據(jù)"0"，并且已經(jīng)設(shè)置在節(jié)點N1C、 N1E和N1G 內(nèi)的數(shù)據(jù)"1"變得難于被反相。因為這個原因，與以前相比較，進一 步抑制了鎖存電路10內(nèi)的軟誤差的發(fā)生。
以這種方式，在本發(fā)明內(nèi)，多個晶體管串聯(lián)連接在電源和數(shù)據(jù)保 持節(jié)點之間，并且它們的柵極中的每個連接到不同的數(shù)據(jù)保持節(jié)點。 因此，在數(shù)據(jù)保持節(jié)點中的電壓變化可以被抑制，使得防止數(shù)據(jù)的反 相。
<2>當在兩個數(shù)據(jù)保持節(jié)點中發(fā)生電荷收集時(情況1) 將說明當在節(jié)點N1A和N1E內(nèi)包含的N型擴散層通過輻射的入 射來同時收集電子并且所述兩個節(jié)點同時從數(shù)據(jù)"1"反相到數(shù)據(jù)"0" 時的操作。在這種情況下，因為節(jié)點N1A的信號電平改變到低電平， 所以P溝道型MOS晶體管MP1B和MP2F從截止狀態(tài)改變到導通狀態(tài)， 且N溝道型MOS晶體管MN1D和MN2H從導通狀態(tài)改變到截止狀態(tài)。 此外，因為節(jié)點N1E的信號電平改變到低電平，所以P溝道型MOS 晶體管MP2B和MP1F從截止狀態(tài)改變到導通狀態(tài)，并且N溝道型MOS 晶體管MN2D和MN1H從導通狀態(tài)改變到截止狀態(tài)。SP,在切換狀態(tài) 內(nèi)改變在節(jié)點電壓控制電路1B、 1D、 1F和1H內(nèi)所有的P溝道型MOS 晶體管MP1B、 MP2B、 MP1D、 MP2D、 MP1F、 MP2F、 MP1H禾口 MP2H。因此，節(jié)點N2B、 N2D、 N2F和N2H的電壓從低電平向中間電平改變。
這個電壓變化作為噪聲傳播到其柵極連接到節(jié)點N2B、 N2D、 N2F 和N2H的晶體管，并且影響在節(jié)點N1C和N1G內(nèi)的電壓。但是，與 節(jié)點N2B、 N2D、 N2F和N2H相比較，節(jié)點NIC和N1G的電壓的改 變速度是適度的，并且電壓值保持在高電平持續(xù)預定時段。即，即使 當其中已經(jīng)發(fā)生電荷收集的節(jié)點N1A的數(shù)據(jù)"1"被反相為"0"時， 節(jié)點NIC和N1G保持數(shù)據(jù)"1" 一段時間。如果在節(jié)點N1A和N1E 中的電荷收集在這個時間期間結(jié)束，則每個節(jié)點的電壓基于在節(jié)點 N1C和N1G中保持的電壓返回到在電荷收集之前的狀態(tài)。
以這種方式，根據(jù)本發(fā)明，即使當在兩個數(shù)據(jù)保持節(jié)點中同時發(fā) 生了電荷收集時，也可能防止軟誤差的產(chǎn)生。此外，在這個示例內(nèi)， 即使當控制數(shù)據(jù)保持節(jié)點的任何導電類型的晶體管在晶體管控制電路 N2B、 N2D、 N2F和N2H中的每個內(nèi)改變其切換狀態(tài)時，也可以抑制 軟誤差的產(chǎn)生。
<3>當在兩個數(shù)據(jù)保持節(jié)點中發(fā)生電荷收集時(情況2) 將說明在節(jié)點N1A和NIC中包含的N型擴散層響應于輻射的入 射而同時收集電子并且所述兩個節(jié)點從數(shù)據(jù)"1"向信號"0"反相的 情況下的操作。在這種情況下，因為節(jié)點N1A的信號電平改變到低電 平，所以P溝道型MOS晶體管MP1B和MP2F從截止狀態(tài)改變到導通 狀態(tài)，并且N溝道型MOS晶體管MN1D和MN2H從導通狀態(tài)改變到 截止狀態(tài)。此外，因為節(jié)點N1C的信號電平改變到低電平，所以P溝 道型MOS晶體管MP1D和MP2H從截止狀態(tài)改變?yōu)閷顟B(tài)，并且N 溝道型MOS晶體管MN1B和MN2F從導通狀態(tài)改變到截止狀態(tài)。即， 切換狀態(tài)在下面的晶體管中改變節(jié)點電壓控制電路1B的P溝道型 MOS晶體管MP1B和N溝道型MOS晶體管MN1B、節(jié)點電壓控制電 路1D的P溝道型MOS晶體管MP1D和N溝道型MOS晶體管MN1D、 節(jié)點電壓控制電路1F的P溝道型MOS晶體管MP2F和N溝道型MOS晶體管MN2F以及節(jié)點電壓控制電路1H的P溝道型MOS晶體管MP2H 和N溝道型MOS晶體管MN2H。由此，節(jié)點N2B、 N2D、 N2F和N2H 的電壓從低電平向中間電平改變。
如上所述的這個電壓變化作為噪聲信號傳播到其柵極連接到節(jié)點 N2B、 N2D、 N2F和N2H的晶體管，并且也影響節(jié)點N1E禾B N1G的 電壓。但是，與節(jié)點N2B、 N2D、 N2F和N2H相比較，節(jié)點N1E和 N1G的電壓的變化速度是適度的，并且所述電壓保持高電平持續(xù)預定 時間。即，即使其中已經(jīng)發(fā)生了電荷收集的節(jié)點N1A和NIC的數(shù)據(jù)"1 " 被反相到數(shù)據(jù)"0"，節(jié)點N1E和N1G繼續(xù)保持數(shù)據(jù)"1" 一段時間。 如果在節(jié)點N1A和NIC內(nèi)的電荷收集在這個時間期間結(jié)束，則其數(shù)據(jù) 被反相的節(jié)點N1A和N1C的電壓值和被設(shè)置到中間電平的數(shù)據(jù)保持節(jié) 點的電壓值基于在節(jié)點N1E和N1G內(nèi)保持的電壓而返回到在電荷收集 之前的狀態(tài)。
此外，與單個數(shù)據(jù)保持節(jié)點收集電荷的情況類似，在節(jié)點N2B、 N2D、N2F和N2H內(nèi)的電壓變化被連接到具有小的電壓變化的節(jié)點N1E 的P溝道型MOS晶體管MP2B和MP1F與N溝道型MOS晶體管MN1D 和MN2H以及連接到節(jié)點N1G的P溝道型MOS晶體管MP2D和MP1H 和N溝道型MOS晶體管MN2B和MN1F抑制。因為這個原因，已經(jīng) 被設(shè)置到節(jié)點N2B、 N2D、 N2F和N2H的數(shù)據(jù)變得抵制取不確定的值， 并且在節(jié)點N1C、 N1E和N1G中的數(shù)據(jù)"1"的保持時間增加。否貝U， 節(jié)點N2B、 N2D、 N2F和N2H保持數(shù)據(jù)"0"，并且節(jié)點N1C、 N1E 和N1G的數(shù)據(jù)"1"不被反相。
以這種方式，在這個示例內(nèi)，即使當不同傳導類型的兩個晶體管 在用于控制晶體管控制電路N2B、 N2D、 N2F和N2H中的每個內(nèi)的數(shù) 據(jù)保持節(jié)點的晶體管之間改變切換狀態(tài)時，也可以抑制軟誤差的產(chǎn)生。
參見圖3和5，將比較傳統(tǒng)技術(shù)和本發(fā)明的軟誤差抵制。圖3是示出當己經(jīng)在兩個數(shù)據(jù)保持節(jié)點中同時發(fā)生電荷收集時在傳統(tǒng)的鎖存
電路中的數(shù)據(jù)保持節(jié)點的電壓值(仿真值)的變化的波形圖。圖5是示出 當在兩個數(shù)據(jù)保持節(jié)點中同時發(fā)生電荷收集時在根據(jù)本發(fā)明的鎖存電 路中的數(shù)據(jù)保持節(jié)點的電壓值(仿真值)的變化的波形圖。
參見圖3，假定預定數(shù)量的電荷被同時注入(提供電流)到在圖2內(nèi) 所示的DICE內(nèi)的節(jié)點N10A和N10C。當節(jié)點N10A和N10C開始反 相時，節(jié)點N20B和N20 DB也立即開始反相，并且這個反相傳播到 其他數(shù)據(jù)保持節(jié)點，因而，所有的數(shù)據(jù)保持節(jié)點被反相，并且變得穩(wěn) 定(軟誤差)。
參見圖5，假定預定數(shù)量的電荷被同時注入到在圖4內(nèi)所示的鎖 存電路10內(nèi)的節(jié)點N1A和N1C。即使當節(jié)點N1A和N10C開始反相 時，P溝道型MOS晶體管MP1B和MP2B和N溝道型MOS晶體管 MN1B和MN2B的輸入信號不被影響，因此節(jié)點N1E和N1G繼續(xù)保 持正確值。如上所述，雖然P溝道型MOS晶體管MP1B和N溝道型 MOS晶體管MN1B受來自節(jié)點N1A和節(jié)點NIC的噪聲影響，但是P 溝道型MOS晶體管MP2B和N溝道型MOS晶體管MN2B的輸入信號 不被影響。因為這個原因，節(jié)點N2B的電壓值幾乎不改變。類似地， 節(jié)點N2D、 N2F和N2H的電壓值幾乎不改變。結(jié)果，雖然噪聲暫時僅 直接地提供到其中己經(jīng)注入電荷的節(jié)點N1A和節(jié)點N1C，但是其他數(shù) 據(jù)保持節(jié)點的信號電平穩(wěn)定；因此，節(jié)點N1A和節(jié)點N1C的電壓值恢 復正確值，并且軟誤差不發(fā)生。
如上所述，根據(jù)本發(fā)明，即使已經(jīng)通過電荷共享而在兩個節(jié)點內(nèi) 發(fā)生電荷收集，也可以抑制軟誤差的產(chǎn)生(實際上沒有軟誤差的發(fā)生)。 應當注意，即使當用于收集電荷的兩個數(shù)據(jù)保持節(jié)點的組合與上面所 示的示例不同時，也可以類似地抑制軟誤差的產(chǎn)生。
<4>當在三個數(shù)據(jù)保持節(jié)點中發(fā)生電荷收集時在節(jié)點N1A、 NIC和N1E內(nèi)包含的N型擴散層可以通過輻射的 入射來同時收集電子，并且這兩個節(jié)點可以同時被從數(shù)據(jù)"1"反相到 數(shù)據(jù)"0"。將說明這樣的情況的操作。在這種情況下，因為節(jié)點N1A 的信號電平改變到低電平，所以P溝道型MOS晶體管MP1B和MP2F 從截止狀態(tài)改變到導通狀態(tài)，并且N溝道型MOS晶體管MN1D和 MN2H從導通狀態(tài)改變到截止狀態(tài)。此外，因為節(jié)點N1C的信號電平 改變到低電平，所以P溝道型MOS晶體管MP1D和MP2H從截止狀 態(tài)改變到導通狀態(tài)，并且N溝道型MOS晶體管MN1B和MN2F從導 通狀態(tài)改變到截止狀態(tài)。此外，因為節(jié)點N1E的信號電平改變到低電 平，所以P溝道型MOS晶體管MP2B和MP1F從截止狀態(tài)改變到導通 狀態(tài)，并且N溝道型MOS晶體管MN2D和MN1H從導通狀態(tài)改變到 截止狀態(tài)。g卩，切換狀態(tài)在下面的晶體管中改變節(jié)點電壓控制電路 1B的P溝道型MOS晶體管MP1B和MP2B和N溝道型MOS晶體管 MN1B、節(jié)點電壓控制電路1D的P溝道型MOS晶體管MP1D和N溝 道型MOS晶體管MN1D和MP2D、節(jié)點電壓控制電路1F的P溝道型 MOS晶體管MP1F和MP2F和N溝道型MOS晶體管MN2F以及節(jié)點 電壓控制電路1H的P溝道型MOS晶體管MP2H和N溝道型MOS晶 體管MN1H和MN2H。由此，節(jié)點N2B、 N2D、 N2F和N2H的電壓從 低電平向中間電平改變。
這個電壓變化如上所述作為噪聲信號傳播到其柵極連接到節(jié)點 N2B、 N2D、 N2F和N2H的晶體管，并且也影響節(jié)點N1G的電壓。但 是，與節(jié)點N2B、 N2D、 N2F和N2H相比較，節(jié)點N1G的電壓的變化 速度是適度的，并且節(jié)點N1G的電壓保持高電平。即，即使其中發(fā)生 了電荷收集的節(jié)點N1A、 NIC和N1E的數(shù)據(jù)"1"被反相到數(shù)據(jù)"0"， 節(jié)點N1G也保持數(shù)據(jù)"1" 一段時間。如果在節(jié)點N1A、 N1C和N1E 內(nèi)的電荷收集在這個時間期間結(jié)束，則其數(shù)據(jù)被反相的數(shù)據(jù)保持節(jié)點 N1A、 N1C和N1E的電壓值和其電壓已經(jīng)是不確定值的數(shù)據(jù)保持節(jié)點 的電壓值通過在節(jié)點N1G中保持的電壓而返回到在電荷收集之前的狀 態(tài)。如上所述，根據(jù)本發(fā)明，即使通過電荷共享而在兩個節(jié)點中發(fā)生 了電荷收集，也可以抑制軟誤差的產(chǎn)生。應當注意，即使收集電荷的
三個數(shù)據(jù)保持節(jié)點的組合與上面所示的示例不同，也可能類似地抑制 軟誤差的發(fā)生。
在圖4內(nèi)所示的鎖存電路10可以在其配置的一部分內(nèi)被改變。例 如，可以從圖4內(nèi)所示的鎖存電路10中去除用于抑制數(shù)據(jù)保持節(jié)點的 電壓值的P溝道型MOS晶體管MP1A到N溝道型MOS晶體管MN2H 的任何一個。圖6是示出根據(jù)本發(fā)明第二實施例的鎖存電路10的電路 圖。在圖6內(nèi)所示的鎖存電路10中，從在圖4內(nèi)所示的鎖存電路10 的配置中去除P溝道型MOS晶體管MP2B、 MP2D、 MP2F禾卩MP2H 以及N溝道型MOS晶體管MN2B、 MN2D、 MN2F和MN2H。
因為在圖6內(nèi)所示的鎖存電路10中去除了具有噪聲信號的較小影 響的晶體管，所以雖然鎖存電路IO具有比在圖4內(nèi)所示的電路更高的 軟誤差產(chǎn)生率，其也具有減小電路面積的效果。有效的是根據(jù)軟誤差 抵制的要求而使用在圖6內(nèi)所示的電路，而不是在圖4內(nèi)所示的電路。 雖然已經(jīng)在圖6所示的一個示例中減少了在用于保持相同數(shù)據(jù)的節(jié)點 N2A、 N2C、 N2E和N2G和電源之間的晶體管，但是可以任意地設(shè)置 要去除的晶體管，不限于上述的示例。但是，雖然要去除的晶體管的 數(shù)量是任意的，但是所有的節(jié)點電壓控制電路1A至1H中的每個必須 提供有通過節(jié)點而彼此連接的P溝道型MOS晶體管和N溝道型MOS 晶體管。例如，在節(jié)點電壓控制電路1A的情況下，可以任意地減少P 溝道型MOS晶體管MP2A和N溝道型MOS晶體管MN2A，但是不減 少P溝道型MOS晶體管MP1A和N溝道型MOS晶體管MN1A。
此外，可以從在圖4所示的觸發(fā)電路10減少節(jié)點電壓控制電路1A至1H的任何一個。圖7是示出根據(jù)本發(fā)明第三實施例的鎖存電路 IO的配置的電路圖。在圖7所示的觸發(fā)電路10中，從在圖4所示的鎖 存電路10去除節(jié)點電壓控制電路1G和1H。P溝道型MOS晶體管MP2D 的柵極以及N溝道型MOS晶體管MN2B和MN1F的柵極連接到節(jié)點 N1E，并且P溝道型MOS晶體管MP2A和MP1E的柵極以及N溝道型 MOS晶體管MN2C的柵極連接到節(jié)點N2C。
因為在圖7所示的鎖存電路10中去除引起較少的噪聲影響的晶體 管并且去除其電壓變化小的節(jié)點，所以軟誤差的產(chǎn)生率與在圖4所示 的電路相比增加，但是具有能夠減少電路面積的效果。有效的是，根 據(jù)軟誤差抵制的要求來使用在圖7所示的電路，而不是在圖4所示的 電路。應當注意，要去除的節(jié)點電壓控制電路的數(shù)量是任意的。但是， 優(yōu)選的是，用于保持相同值(相同的信號電平)的數(shù)據(jù)的數(shù)據(jù)保持節(jié)點的 數(shù)量是三個或者更多，并且用于保持反相值的數(shù)據(jù)的數(shù)據(jù)保持節(jié)點的 數(shù)量是三個或者更多。使用與此類似的配置，即使在通過電荷共享而 在兩個或者更多節(jié)點中發(fā)生了電荷收集時，具有小電壓變化并且可以 保持信號電平的一個或多個節(jié)點也變得能夠存在。S卩，可以比之前進 一步地減少軟誤差的產(chǎn)生率。
此外，節(jié)點N1A至N2H所連接到的節(jié)點電壓控制電路1A至1H(P 溝道型MOS晶體管MP1A至MN2H的柵極)不限于圖4所示的形式， 并且可以分別連接到P溝道型MOS晶體管MP1A至MN2H的任意柵 極。例如，可以像圖8所示的鎖存電路IO那樣連接。
在此，圖8所示的鎖存電路10中的數(shù)據(jù)保持節(jié)點和在節(jié)點電壓控制 電路中提供的晶體管的柵極之間的連接關(guān)系被示出如下。
節(jié)點N1A: MP1B， MN2D， MP2F， MN1H 節(jié)點N1C: MN1B， MP1D， MP1F， MN2H 節(jié)點N1E: MN2B， MN1D， MP1F， MP1H節(jié)點N1G:MP2B，MN2D,MN1F，MP1H
節(jié)點N2B:MN1A，MP1C，MP2E，MN2G
節(jié)點N2D:MP2A，MN1C，MP1E，MP2G
節(jié)點N2F:MP2A，MN2C，MN1E，MP1G
節(jié)點N2H:MP2A，MP2C，MN2E，MN1G
而且，在圖8所示的觸發(fā)電路IO中，類似于圖4,從控制節(jié)點N2B、 N2D、 N2F和N2H(第二節(jié)點)的電壓值的節(jié)點電壓控制電路1B、 1D、 1F和1H中的每個選擇一個晶體管，并且所述晶體管連接到節(jié)點N1A、 N1C、 N1E和N1G中的一個。類似地，從控制節(jié)點N1A、 N1C、 N1E 和N1G(第一節(jié)點)的電壓值的節(jié)點電壓控制電路1A、 1C、 1E和1G中 的每個選擇一個晶體管，并且所述晶體管連接到節(jié)點N2B、 N2D、 N2F 和N2H中的一個。此外，連接到數(shù)據(jù)保持節(jié)點的晶體管(柵極)對于每 個節(jié)點不同。此外，每個數(shù)據(jù)保持節(jié)點連接到兩個P溝道型MOS晶體 管和兩個N溝道型MOS晶體管的柵極。
在圖8所示的半導體存儲器也與在圖4內(nèi)所示的半導體存儲器類 似地工作，因此，減少了軟誤差的產(chǎn)生率。
應當注意，可以甚至以減少節(jié)點電壓控制電路或者在節(jié)點電壓控 制電路中的晶體管的形式來任意地建立數(shù)據(jù)保持節(jié)點和連接到數(shù)據(jù)保 持節(jié)點的晶體管的柵極的組合。
臨界電荷(電荷的臨界數(shù)量)被認為是頻繁地被用作軟誤差的產(chǎn)生 容易度的指標的指標中的一個。臨界電荷是電荷的數(shù)量的數(shù)值，在這 個數(shù)值處，被鎖存的特定數(shù)據(jù)保持節(jié)點的數(shù)據(jù)被反相，并且當通過輻 射的入射而向數(shù)據(jù)保持節(jié)點注入電荷時不返回，由此引起軟誤差。當 這個數(shù)值變得更大時，軟誤差將變得更慢發(fā)生。為了檢査本發(fā)明的效 果，當通過90納米產(chǎn)生的過程來同時向多個節(jié)點內(nèi)注入電荷時，發(fā)明 人通過仿真獲得了臨界電荷的示例。應當注意，被注入到節(jié)點的電荷的分布率可以根據(jù)輻射的入射位置和入射角度而不同。在此，為了簡 化，在向每個數(shù)據(jù)保持節(jié)點注入相同數(shù)量的電荷的假設(shè)下，執(zhí)行所述 仿真。
在圖l所示的鎖存電路內(nèi)，當向單個數(shù)據(jù)保持節(jié)點內(nèi)注入電荷時，
臨界電荷是4.5[fC]，并且確認甚至向單個數(shù)據(jù)保持節(jié)點注入電荷也引 起軟誤差發(fā)生。在圖2所示的DICE中，當電荷被注入到單個數(shù)據(jù)保持 節(jié)點時，軟誤差不發(fā)生，并且當電荷被注入到兩個數(shù)據(jù)保持節(jié)點時， 臨界電荷變?yōu)?.5[fC]。 B卩，在傳統(tǒng)的DICE中，確認當電荷被同時注 入兩個數(shù)據(jù)保持節(jié)點時，產(chǎn)生軟誤差。
另一方面，作為與在圖4所示的觸發(fā)電路IO類似地執(zhí)行仿真的結(jié) 果，確認即使同時向三個數(shù)據(jù)保持節(jié)點注入電荷，也不產(chǎn)生軟誤差。 即，根據(jù)本發(fā)明，即使通過電荷共享同時向多達三個節(jié)點中注入電荷， 也不產(chǎn)生軟誤差，并且因此，還成功地確認了其是對于軟件誤差具有 強抵制的電路。應當注意，如果數(shù)據(jù)保持節(jié)點和節(jié)點電壓控制電路在 數(shù)量上增加，則可以制造即使當在更多的節(jié)點中發(fā)生電荷收集也不產(chǎn) 生軟誤差的電路。
如上所述的半導體存儲器適用于觸發(fā)電路。圖9A和9B是示出使 用根據(jù)本發(fā)明的鎖存電路10的觸發(fā)電路的配置的電路圖。圖10是示 出用于產(chǎn)生要提供到觸發(fā)電路的時鐘信號的時鐘信號產(chǎn)生電路40的配
置的電路圖。
將參考圖9A、 9B和IO來說明使用根據(jù)本發(fā)明的半導體存儲器的 觸發(fā)電路的配置。
參見圖9A和9B，觸發(fā)電路具有半導體電路10-1和10-2，其具 有與在圖4所示的鎖存電路IO相同的配置；傳輸門電路20-l和20-2;以及輸出電路30。
鎖存電路10-1和10-2具有其中時鐘控制的晶體管CMPll、 CMP12、 CMP13、 CMP14、 CMNll、 CMN12、 CMN13禾B CMN14被 加到在圖4所示的觸發(fā)電路10的配置，并且根據(jù)時鐘信號工作。每個 時鐘控制的晶體管在串聯(lián)連接在輸入側(cè)數(shù)據(jù)保持節(jié)點或者輸出側(cè)數(shù)據(jù) 保持節(jié)點(在此為輸入側(cè)節(jié)點N2B、 N2D、 N2F、 N2H)和電源之間的一 個晶體管的漏極和數(shù)據(jù)保持節(jié)點之間串聯(lián)連接。例如，時鐘控制的晶 體管CMP11連接在P溝道型MOS晶體管MP1B和節(jié)點N2B之間，并 且時鐘控制的晶體管CMN11連接在N溝道型M0S晶體管MN1B和節(jié) 點N2B之間。其他時鐘控制的晶體管類似地連接。
時鐘信號CKBA、 CKBB、 CKTA、 CKTB、 CKBC、 CKBD、 CKTC 和CKTD分別被提供到在鎖存電路10-1內(nèi)的時鐘控制晶體管CMPll、 CMP12、 CMP13、 CMP14、 CMNll、 CMN12、 CMN13禾B CMN14的 柵極。類似地，時鐘信號CKTA、 CKTB、 CKBA、 CKBB、 CKTC、 CKTD、 CKBC和CKBD分別被提供到在鎖存電路10-2中的時鐘控制晶體管 CMP11、CMP12、CMP13、CMP14、CMN11、CMN12、CMN13和CMN14 的柵極。在圖10所示的時鐘信號產(chǎn)生電路40產(chǎn)生時鐘信號。時鐘信 號CKBA、 CKBB、 CKBC和CKBD是具有與時鐘信號CKTA、 CKTB、 CKTC、 CKTD相反相位的信號。
傳輸門電路20-1提供有多個傳輸門，數(shù)據(jù)信號DATA提供到所述 傳輸門。所述多個傳輸門的輸出連接到在鎖存電路10-1中的輸入側(cè)節(jié) 點N2B、 N2D、 N2F和N2G。數(shù)據(jù)信號DATA根據(jù)時鐘信號CKBA、 CKBB、 CKTA、 CKTB、 CKBC、 CKBD、 CKTC禾B CKTD被輸出至lj節(jié) 點N2B、 N2D、 N2F和N2G。
傳輸門電路20-2提供有要連接到在鎖存電路10-l中的輸出側(cè)節(jié)點 N1A、 N1C、 N1E和N1G的多個傳輸門。所述多個傳輸門根據(jù)時鐘信號CKBA、 CKBB、 CKTA、 CKTB、 CKBC、 CKBD、 CKTC禾卩CKTD 向鎖存電路10-2的輸入側(cè)節(jié)點N2B、 N2D、 N2F和N2G輸出從鎖存電 路10-1的節(jié)點N1A、 N1C、 N1E和N1G提供的數(shù)據(jù)信號DATA。
輸出電路30提供有晶體管，所述晶體管的柵極連接到鎖存電路 10-2的輸出側(cè)節(jié)點N2A、 N2C、 N2E和N2G。
使用上述配置，在圖9A和9B所示的觸發(fā)電路保持向其提供的數(shù) 據(jù)信號DATA，并且根據(jù)時鐘信號來輸出"1"或者"0"。通過提供 有根據(jù)本發(fā)明的鎖存電路10-1和10-2，可以減少在觸發(fā)電路中的軟誤 差的產(chǎn)生率。
如上所述，已經(jīng)詳細說明了本發(fā)明。具體配置不限于上述的實施 例，并且即使不偏離本發(fā)明的要旨的修改被供給所述實施例，它們也 被包括在本發(fā)明內(nèi)。在本實施例內(nèi)，示出了鎖存電路被應用到觸發(fā)器 的示例。但是，例如，應用不限于此，并且鎖存電路IO可以被應用到 具有置位/復位的數(shù)據(jù)存儲器電路。可替選地，鎖存電路10可以用于構(gòu) 造諸如SRAM的存儲器電路。此外，雖然已經(jīng)將本實施例示出為使用 了MOS晶體管的形式，但是本實施例不限于此，只要元件具有切換功
權(quán)利要求
1. 一種鎖存電路，包括第一節(jié)點，其是三個或者更多，并且向其設(shè)置第一信號電平的電壓；第二節(jié)點，其是三個或者更多，并且向其設(shè)置通過反相所述第一信號電平而獲得的第二信號電平的電壓；第一節(jié)點電壓控制電路，具有所述第一節(jié)點；以及，第二節(jié)點電壓控制電路，具有所述第二節(jié)點，其中，所述第一節(jié)點電壓控制電路中的每個與所述三個或者更多的第二節(jié)點中的至少兩個相連接，并且基于所述至少兩個第二節(jié)點的電壓來控制所述第一節(jié)點的電壓，以及所述第二節(jié)點電壓控制電路中的每個與所述三個或者更多的第一節(jié)點中的至少兩個相連接，并且基于所述至少兩個第一節(jié)點的電壓來控制所述第二節(jié)點的電壓。
2. 根據(jù)權(quán)利要求l所述的鎖存電路，其中，所述每個第一節(jié)點電壓控制電路包括第一導電類型的第一晶體管 和第二導電類型的第二晶體管，它們的漏極共同連接到所述第一節(jié)點，所述每個第二節(jié)點電壓控制電路包括所述第一導電類型的第三晶 體管和所述第二導電類型的第四晶體管，它們的漏極共同連接到所述 第二節(jié)點，所述第一和第二晶體管的柵極分別與所述三個或者更多的第二節(jié) 點中的不同的第二節(jié)點相連接，以及所述第三和第四晶體管的柵極分別與所述三個或者更多的第一節(jié) 點中的不同的第一節(jié)點相連接。
3. 根據(jù)權(quán)利要求l所述的鎖存電路，其中，所述多個第」節(jié)點電壓控制電路中的任何一個包括至少一個所述 第一導電類型的第五晶體管，其連接在所述第一晶體管的源極和所述第一電源之間，所述第一晶體管、所述第二晶體管和所述第五晶體管的柵極分別 與所述三個或者更多的第二節(jié)點中的不同的第二節(jié)點相連接。
4. 根據(jù)權(quán)利要求3所述的鎖存電路，其中， 提供四個或者更多的所述第二節(jié)點，所述多個第一節(jié)點電壓控制電路中的任何一個包括至少一個所述 第二導電類型的第六晶體管，其通過所述第六晶體管的漏極和源極而以串聯(lián)方式連接在所述第二晶體管的源極和所述第二電源之間，所述第一、第二、第五和第六晶體管的柵極分別與所述四個或者 更多的第二節(jié)點中的不同的第二節(jié)點相連接。
5. 根據(jù)權(quán)利要求l-4中的任何一項所述的鎖存電路，其中， 所述三個或者更多的第一節(jié)點與所述多個第二節(jié)點電壓控制電路中的所述兩個或者更多的第二節(jié)點電壓控制電路相連接，所述三個或者更多第二節(jié)點與所述三個或者更多的第一節(jié)點電壓 控制電路中的兩個或者更多的第一節(jié)點電壓控制電路相連接。
6. 根據(jù)權(quán)利要求3所述的鎖存電路，其中，所述三個或者更多的第一節(jié)點中的每個第一節(jié)點與連接在所述第 一電源和在所述至少兩個第二節(jié)點電壓控制電路中的每個中的所述第 二節(jié)點之間的所述第一導電類型的晶體管的柵極相連接，并且所述三 個或者更多的第一節(jié)點中的每個第一節(jié)點與連接在所述第二電源和在 所述至少兩個第二節(jié)點電壓控制電路中的每個中的所述第二節(jié)點之間 的所述第二導電類型的晶體管的柵極相連接，所述三個或者更多的第二節(jié)點中的每個第二節(jié)點與連接在所述第 一電源和在所述至少兩個第一節(jié)點電壓控制電路中的每個中的所述第 一節(jié)點之間的所述第二導電類型的晶體管的柵極相連接，并且所述三 個或者更多的第二節(jié)點中的每個第二節(jié)點與連接在所述第二電源和在 所述至少兩個第一節(jié)點電壓控制電路中的每個中的所述第一節(jié)點之間的所述第二導電類型的晶體管的柵極相連接。
7. 根據(jù)權(quán)利要求l-4中的任何一項所述的鎖存電路，還包括 對應地連接到所述三個或者更多的第二節(jié)點的多個傳輸門， 其中，所述多個傳輸門中的每個向所述三個或者更多的第二節(jié)點中的對應的一個第二節(jié)點提供數(shù)據(jù)。
8. —種觸發(fā)電路，包括時鐘信號產(chǎn)生電路，其配置成向所述兩個鎖存電路提供時鐘信號， 第一鎖存電路，其配置成保持對應于第一數(shù)據(jù)的第一狀態(tài)； 第二鎖存電路，其配置成保持對應于第二數(shù)據(jù)的第二狀態(tài)； 第一傳送電路，其與所述第一鎖存電路連接，并且配置成響應于 所述時鐘信號而向所述第一鎖存電路提供第一數(shù)據(jù)；第二傳送電路，其在所述第一和第二鎖存電路之間，并且配置成 將來自所述第一鎖存電路的第一數(shù)據(jù)作為第二數(shù)據(jù)傳送至所述第二鎖 存電路，并且將來自所述第二鎖存電路的第二數(shù)據(jù)作為第一數(shù)據(jù)傳送 至所述第一鎖存電路，其中通過反相第一數(shù)據(jù)來獲得第二數(shù)據(jù)；以及 第三傳送電路，其配置成輸出來自所述第二鎖存電路的第二數(shù)據(jù)， 其中，所述兩個鎖存電路中的每個鎖存電路包括 第一節(jié)點，其是三個或者更多，并且向其設(shè)置第一信號電平的電壓；第二節(jié)點，其是三個或者更多，并且向其設(shè)置通過反相第一信號 電平而獲得的第二信號電平的電壓；以及第一節(jié)點電壓控制電路，具有所述第一節(jié)點；以及， 第二節(jié)點電壓控制電路，具有所述第二節(jié)點，其中，所述第一節(jié)點電壓控制電路中的每個與所述三個或者更多 的第二節(jié)點中的至少兩個相連接，并且基于所述至少兩個第二節(jié)點的 電壓來控制所述第一節(jié)點的電壓，所述第二節(jié)點電壓控制電路中的每個與所述三個或者更多的第一 節(jié)點中的至少兩個相連接，并且基于所述至少兩個第一節(jié)點的電壓來控制所述第二節(jié)點的電壓，其中，所述兩個鎖存電路的第一個用作在輸入側(cè)的鎖存電路，其 中通過第一傳輸門電路來向輸入節(jié)點提供數(shù)據(jù)，并且所述兩個鎖存電 路的第二個用作在輸出側(cè)的鎖存電路，其中在所述輸入節(jié)點中鎖存的 數(shù)據(jù)被輸出，以及在輸入側(cè)的所述鎖存電路的所述第一節(jié)點通過在輸出側(cè)的鎖存電 路中的所述傳輸門而與在輸出側(cè)的所述鎖存電路的所述第二節(jié)點相連 接。
9. 根據(jù)權(quán)利要求8所述的觸發(fā)電路，其中，所述每個第一節(jié)點電壓控制電路包括第一導電類型的第一晶體管 和第二導電類型的第二晶體管，它們的漏極共同地連接到所述第一節(jié)點，所述每個第二節(jié)點電壓控制電路包括所述第一導電類型的第三晶 體管和所述第二導電類型的第四晶體管，它們的漏極共同連接到所述 第二節(jié)點，所述第一和第二晶體管的柵極分別與所述三個或者更多的第二節(jié) 點中的不同的第二節(jié)點相連接，以及所述第三和第四晶體管的柵極分別與所述三個或者更多的第一節(jié) 點中的不同的第一節(jié)點相連接。
10. 根據(jù)權(quán)利要求8所述的觸發(fā)電路，其中，所述多個第一節(jié)點電壓控制電路中的任何一個包括至少一個所述 第一導電類型的第五晶體管，其連接在所述第一晶體管的源極和第一 電源之間，所述第一晶體管、所述第二晶體管和所述第五晶體管的柵極分別 與所述三個或者更多的第二節(jié)點中的不同的第二節(jié)點相連接。
11. 根據(jù)權(quán)利要求10所述的觸發(fā)電路，其中， 提供四個或者更多的所述第二節(jié)點，所述多個第一節(jié)點電壓控制電路中的任何一個包括至少一個所述 第二導電類型的第六晶體管，其通過所述第六晶體管的漏極和源極而 以串聯(lián)方式連接在所述第二晶體管的源極和第二電源之間，所述第一、第二、第五和第六晶體管的柵極分別與所述四個或者 更多的第二節(jié)點中的不同的第二節(jié)點相連接。
12. 根據(jù)權(quán)利要求8-ll中的任何一項所述的觸發(fā)電路，其中， 所述三個或者更多的第一節(jié)點與所述多個第二節(jié)點電壓控制電路中的所述兩個或者更多的第二節(jié)點電壓控制電路相連接，所述三個或者更多的第二節(jié)點與所述三個或者更多的第一節(jié)點電 壓控制電路中的兩個或者更多的第一節(jié)點電壓控制電路相連接。
13. 根據(jù)權(quán)利要求10所述的觸發(fā)電路，其中， 所述三個或者更多的第一節(jié)點中的每個第一節(jié)點與連接在所述第一電源和在所述至少兩個第二節(jié)點電壓控制電路中的每個中的所述第 二節(jié)點之間的所述第一導電類型的晶體管的柵極相連接，并且所述三 個或者更多的第一節(jié)點中的每個第一節(jié)點與連接在所述第二電源和在 所述至少兩個第二節(jié)點電壓控制電路中的每個中的所述第二節(jié)點之間 的所述第二導電類型的晶體管的柵極相連接，所述三個或者更多的第二節(jié)點中的每個第二節(jié)點與連接在所述第 一電源和在所述至少兩個第一節(jié)點電壓控制電路中的每個中的所述第 一節(jié)點之間的所述第二導電類型的晶體管的柵極相連接，并且所述三 個或者更多的第二節(jié)點中的每個第二節(jié)點與連接在所述第二電源和在 所述至少兩個第一節(jié)點電壓控制電路中的每個中的所述第一節(jié)點之間 的所述第二導電類型的晶體管的柵極相連接。
14. 根據(jù)權(quán)利要求8-ll中的任何一項所述的觸發(fā)電路，還包括 對應地連接到所述三個或者更多的第二節(jié)點的多個傳輸門， 其中，所述多個傳輸門中的每個向所述三個或者更多的第二節(jié)點中的對應的一個第二節(jié)點提供數(shù)據(jù)。
全文摘要
本發(fā)明涉及一種鎖存電路和使用該鎖存電路的觸發(fā)電路。所述鎖存電路包括第一節(jié)點，其是三個或者更多，并且向其設(shè)置第一信號電平的電壓；第二節(jié)點，其是三個或者更多，并且向其設(shè)置通過反相第一信號電平而獲得的第二信號電平的電壓；以及第一節(jié)點電壓控制電路，其具有所述第一節(jié)點；以及第二節(jié)點電壓控制電路，其具有第二節(jié)點。所述第一節(jié)點電壓控制電路中的每個與三個或者更多的第二節(jié)點中的至少兩個連接，并且基于至少兩個第二節(jié)點的電壓來控制第一節(jié)點的電壓。第二節(jié)點電壓控制電路中的每個與三個或者更多的第一節(jié)點中的至少兩個連接，并且基于至少兩個第一節(jié)點的電壓來控制第二節(jié)點的電壓。
文檔編號H03K3/037GK101431321SQ20081017457
公開日2009年5月13日 申請日期2008年11月10日 優(yōu)先權(quán)日2007年11月8日
發(fā)明者山本寬 申請人:恩益禧電子股份有限公司