專利名稱：可掃描動(dòng)態(tài)邏輯鎖存器電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及鎖存.器電路并且特別地涉及與電平敏感掃描設(shè)計(jì)
(LSSD)和通用掃描設(shè)計(jì)(GSD)方法結(jié)合使用的鎖存器電路。
背景技術(shù)：
現(xiàn)代數(shù)據(jù)處理系統(tǒng)可以使用動(dòng)態(tài)邏輯電^各對(duì) 一 組信號(hào)執(zhí)行布 爾運(yùn)算。對(duì)動(dòng)態(tài)邏輯電路進(jìn)行鐘控(clock)。在時(shí)鐘的預(yù)充電階段 期間，通常通過耦合到電源線來對(duì)電路的內(nèi)部節(jié)點(diǎn)(動(dòng)態(tài)節(jié)點(diǎn))進(jìn) 行預(yù)充電而對(duì)電路進(jìn)行預(yù)調(diào)節(jié)。在時(shí)鐘的評(píng)估(evaluate )階段期間， 響應(yīng)于在評(píng)估階段期間出現(xiàn)在輸入上的一組輸入信號(hào)值來評(píng)估邏輯 電路所實(shí)施的布爾函數(shù)(考慮到這里的用途，只需進(jìn)行如下假設(shè)就 足夠了，即就當(dāng)前時(shí)鐘循環(huán)而言，輸入信號(hào)已經(jīng)調(diào)整到它們的"穩(wěn) 態(tài)"值，其中認(rèn)識(shí)到輸入值可以隨時(shí)鐘循環(huán)而變化)。這樣的動(dòng)態(tài)邏 輯相對(duì)于靜態(tài)邏輯而言可以在速度以及所占用的芯片面積方面具有
優(yōu)勢(shì)。然而，針對(duì)各循環(huán)，隨著時(shí)鐘相位的翻轉(zhuǎn)(toggle)來切換輸 出節(jié)點(diǎn)可能會(huì)消耗功率，即使輸出的邏輯值并未改變也是如此。
通過參照?qǐng)D示了示例性三輸入OR動(dòng)態(tài)邏輯門的圖1A以及附 隨的時(shí)序1B可以認(rèn)識(shí)到這一點(diǎn)。這一類邏輯門在文獻(xiàn)中稱為多 米諾邏輯門，因?yàn)樵跁r(shí)鐘信號(hào)評(píng)估動(dòng)態(tài)節(jié)點(diǎn)時(shí)狀態(tài)變化通過級(jí)聯(lián)電 路產(chǎn)生連鎖效應(yīng)，就像多米諾骨牌倒下一樣。
圖1A的動(dòng)態(tài)邏輯100包括耦合到對(duì)應(yīng)門NFET 102a-102c的三 個(gè)輸入a、 b和c。在時(shí)鐘104的評(píng)估階段A^期間，NFET 106是激 活的，而如果任何輸入a、 b或者c是激活的，則使得動(dòng)態(tài)節(jié)點(diǎn)108 變?yōu)?低"電平，并且輸出OUT經(jīng)由反相器110變?yōu)?高"電平。由 此，參照說明性的圖1B，在t!時(shí)刻，輸入a在時(shí)鐘104的預(yù)充電階
段A^期間變高。在時(shí)鐘104的預(yù)充電階賴A^期間，經(jīng)由PFET 112 對(duì)動(dòng)態(tài)節(jié)點(diǎn)108進(jìn)行預(yù)充電。半鎖存器PFET 114在整個(gè)評(píng)估階段中 維持動(dòng)態(tài)節(jié)點(diǎn)108上的電荷，除非確立一個(gè)或者多個(gè)輸入a、 b或者 c。在圖1B中的說明性時(shí)序圖中，輸入a為"高"，具有跨越時(shí)鐘104 的近似2又1/2個(gè)循環(huán)的時(shí)間間隔^至該時(shí)間間隔包括評(píng)估階l殳 116和118。因此，動(dòng)態(tài)節(jié)點(diǎn)108經(jīng)歷兩個(gè)放電-預(yù)充電循環(huán)124和 126。輸出節(jié)點(diǎn)類似地經(jīng)歷兩個(gè)放電-預(yù)充電循環(huán)124和126,但是相 位相反。由于在動(dòng)態(tài)節(jié)點(diǎn)108的預(yù)充電階段期間對(duì)輸出進(jìn)行放電， 所以即使邏輯函數(shù)的布爾值為"真"(也就是在OR門100的實(shí)施例中 為"高，，)，動(dòng)態(tài)邏輯仍然會(huì)消耗功率，甚至當(dāng)輸入信號(hào)狀態(tài)沒有 改變時(shí)也是如此。
此外，動(dòng)態(tài)邏輯可以實(shí)施于雙軌實(shí)施例中，其中全部邏輯都是 復(fù)制的， 一個(gè)門用于對(duì)數(shù)據(jù)的各次感知。也就是說，各邏輯單元包 括用以產(chǎn)生輸出信號(hào)的門和用以產(chǎn)生其補(bǔ)信號(hào)的附加門。這樣的實(shí) 施可能加劇動(dòng)態(tài)邏輯單元中的功率消耗以及消除動(dòng)態(tài)邏輯實(shí)施例的 面積優(yōu)勢(shì)。
在計(jì)算機(jī)系統(tǒng)內(nèi)廣泛地使用包括移位電路和復(fù)用器的選擇電 路。這些選擇電路中的一些電路需要多級(jí)選擇，例如從多個(gè)第一輸 入中選擇第一輸入，其中各第一輸入是另外從多個(gè)第二輸入中選擇 的。利用動(dòng)態(tài)邏輯的計(jì)算機(jī)系統(tǒng)可能會(huì)發(fā)現(xiàn)由于所需預(yù)充電和評(píng)估 次數(shù)的限制以及在預(yù)充電循環(huán)期間沒有保持輸出這 一 事實(shí)而難以實(shí) 施用于從多個(gè)輸入中進(jìn)行單個(gè)選擇和多級(jí)選擇的選擇電路。
有限開關(guān)動(dòng)態(tài)邏輯(LSDL)電路加上將動(dòng)態(tài)節(jié)點(diǎn)與輸出節(jié)點(diǎn) 隔離的靜態(tài)邏輯器件來獲得減輕動(dòng)態(tài)邏輯門動(dòng)態(tài)切換因子的電路。 此外，LSDL電路和系統(tǒng)維持動(dòng)態(tài)邏輯相對(duì)于靜態(tài)電路而言的面積優(yōu) 勢(shì)，并且還提供兩個(gè)邏輯感知，也就是輸出值及其補(bǔ)值。
電平敏感掃描設(shè)計(jì)(LSDD)方法是現(xiàn)有技術(shù)中公知的?；?上，LSSD方法是如下系統(tǒng)設(shè)計(jì)，在該系統(tǒng)設(shè)計(jì)中受測(cè)器件具有多個(gè) 存儲(chǔ)單元，即鎖存器或者寄存器，這些存儲(chǔ)單元連接在一個(gè)或者多個(gè)掃描鏈中并且可經(jīng)由一個(gè)或者多個(gè)串行輸入和輸出外部地訪問。 未這樣連接的存儲(chǔ)單元通常是被隔離的并且能夠獨(dú)立測(cè)試的存儲(chǔ)器
或者其它特殊的宏。這一 LSSD方法保證了由這些已連接的存儲(chǔ)單 元中的 一個(gè)或者多個(gè)存儲(chǔ)單元來對(duì)所有邏輯反饋路徑進(jìn)行門控，由 此將順序設(shè)計(jì)簡(jiǎn)化成組合邏輯部分的子集。
與關(guān)聯(lián)系統(tǒng)和掃描鐘控序列相結(jié)合的這些基本設(shè)計(jì)概念極大 地簡(jiǎn)化了測(cè)試生成、測(cè)試以及診斷很復(fù)雜的邏輯結(jié)構(gòu)的能力。在這 樣的設(shè)計(jì)中每個(gè)鎖存器除了用作標(biāo)準(zhǔn)主輸入和標(biāo)準(zhǔn)主輸出之外還能 夠用作偽主輸入(PI)和偽主輸出(PO),以增強(qiáng)正在測(cè)試或者診 斷的器件的仿真和可觀察性。通常，LSSD鎖存器實(shí)施于具有主鎖存 器(Ll )和從鎖存器(L2)的配置中，其中各主鎖存器(Ll )具有 兩個(gè)數(shù)據(jù)端口并且可以根據(jù)掃描時(shí)鐘或者功能時(shí)鐘來更新，而各從 鎖存器(L2)有且僅有一個(gè)相對(duì)于Ll掃描時(shí)鐘和功能時(shí)鐘均為異相 的時(shí)鐘輸入。使用分離的A和B掃描時(shí)鐘來完成掃描。
診斷這些LSSD電路的策略已經(jīng)建立和發(fā)展多年。確定性的或 者預(yù)先確定的LSSD模式的主要特征在于各模式獨(dú)立于每個(gè)其它模 式并且各模式包括主輸入、時(shí)鐘、加載和卸載序列。這樣的LSSD 電路可以根據(jù)邏輯的大小和結(jié)構(gòu)而具有數(shù)以千計(jì)的模式。在診斷期 間，標(biāo)識(shí)一個(gè)或者多個(gè)故障模式并且對(duì)故障模式(加載、主輸入、 系統(tǒng)時(shí)鐘和卸載序列)執(zhí)行故障仿真。能夠通過對(duì)故障模式加載、 任何主輸入、系統(tǒng)時(shí)鐘和測(cè)量進(jìn)行檢查和仿真來快速達(dá)到電路狀態(tài)。 傳遞模式也可以用來消除潛在故障，即標(biāo)記為潛在候選的已識(shí)另U故 障模式。
然而，診斷這樣的復(fù)雜邏輯結(jié)構(gòu)以確定功能測(cè)試已經(jīng)失敗的器 件的這一方法是非常耗時(shí)和困難的，并且當(dāng)電路設(shè)計(jì)在本質(zhì)上是順 序的而且利用如在LSSD電路中出現(xiàn)的功能模式測(cè)試方法時(shí)甚至更 為困難。通用掃描設(shè)計(jì)(GSD)電路是類似的并且在本領(lǐng)域中是公 知的。
對(duì)這樣的復(fù)雜電路(LSSD和GSD)的測(cè)試和診斷能夠通過采
用 一種"為測(cè)試而設(shè)計(jì)"的方法來極大地簡(jiǎn)化，該方法減少了組合邏 輯的多個(gè)分區(qū)中的順序電路并且使得可以在測(cè)試過程期間對(duì)電路內(nèi) 存儲(chǔ)單元進(jìn)行訪問。與這樣的基于掃描的設(shè)計(jì)相結(jié)合的這 一 結(jié)構(gòu)測(cè) 試方法實(shí)現(xiàn)了有效的功能測(cè)試方式和結(jié)構(gòu)測(cè)試方式。
功能測(cè)試方法和結(jié)構(gòu)邏輯測(cè)試方法均具有獨(dú)特優(yōu)點(diǎn)。結(jié)構(gòu)邏輯 測(cè)試的益處包括易于生成測(cè)試模式、診斷方法更簡(jiǎn)易、測(cè)試模式數(shù) 據(jù)量更低、故障定位明確、測(cè)試覆蓋性高以及測(cè)試有效性測(cè)量精確。 可選地，功能測(cè)試能夠快速地加以應(yīng)用、測(cè)試實(shí)際器件應(yīng)用功能并 且近似地模擬在測(cè)試期間的操作環(huán)境。然而，功能測(cè)試在本質(zhì)上是 順序的，因此就各后續(xù)模式而言必須依賴于邏輯的先前事件或者狀 態(tài)。
功能故障通常很難診斷，這是因?yàn)檫壿嬰娐吩O(shè)計(jì)和功能故障行 為的細(xì)節(jié)理解是必要的，并且使用現(xiàn)有技術(shù)要求測(cè)試工程師和設(shè)計(jì) 者投入數(shù)小時(shí)進(jìn)行數(shù)次診斷迭代來理解和診斷故障機(jī)制。
這 一 基本問題由于需要針對(duì)數(shù)個(gè)先前事件來跟蹤結(jié)構(gòu)的邏輯 狀態(tài)而使診斷過程復(fù)雜化。要求這一點(diǎn)是為了能夠在故障時(shí)刻和故 障點(diǎn)利用各邏輯電路的恰當(dāng)值來分析故障向量。
因此，對(duì)于盡可能快地電子診斷在電路中以至在成對(duì)邏輯塊或 者大約十多個(gè)晶體管器件內(nèi)的任何故障而言有許多強(qiáng)制性的經(jīng)濟(jì)原 因。也希望通過提供對(duì)潛在缺陷進(jìn)行精確物理定位的常規(guī)物理故障
分析(PFA )工具來將在電氣模型與物理位置之間的診斷過程聯(lián)系起來。
因此，需要如下計(jì)算電路，該計(jì)算電路將前端動(dòng)態(tài)邏輯電路與 靜態(tài)鎖存器電路相組合以在包括與掃描架構(gòu)如LSSD和GSD相兼容
的特征的同時(shí)實(shí)現(xiàn)低功率和高性能。

發(fā)明內(nèi)容
掃描鎖存器電路被配置為具有包括至少 一個(gè)動(dòng)態(tài)邏輯門的前 端，該動(dòng)態(tài)邏輯門具有執(zhí)行普通布爾邏輯運(yùn)算的邏輯樹、與具有掃
描下拉邏輯樹的掃描電路相組合，該掃描下拉邏輯樹耦合到掃描保 持鎖存器輸出以及動(dòng)態(tài)邏輯門的動(dòng)態(tài)節(jié)點(diǎn)。掃描時(shí)鐘和普通時(shí)鐘確 定掃描鎖存器電路是在普通邏輯模式下還是在掃描測(cè)試模式下。靜 態(tài)輸出鎖存器具有響應(yīng)于動(dòng)態(tài)節(jié)點(diǎn)邏輯狀態(tài)的至少一個(gè)輸入。響應(yīng) 于掃描時(shí)鐘或者普通時(shí)鐘的邏輯狀態(tài)而由動(dòng)態(tài)邏輯門的邏輯樹或者 掃描電路的掃描下拉邏輯樹來設(shè)置動(dòng)態(tài)節(jié)點(diǎn)的所評(píng)估狀態(tài)。靜態(tài)輸 出鎖存器在掃描時(shí)鐘和普通時(shí)鐘的預(yù)充電期間保持所評(píng)估的動(dòng)態(tài)節(jié) 點(diǎn)的狀態(tài)。靜態(tài)鎖存器的輸出可以具有用于驅(qū)動(dòng)普通數(shù)據(jù)路徑和掃 描鏈路徑的單獨(dú)緩沖器。
上文已經(jīng)相當(dāng)廣義地概括了本發(fā)明的特征和技術(shù)優(yōu)點(diǎn)以便可 以更好地理解如下對(duì)本發(fā)明的具體描述。下文將描述形成本發(fā)明權(quán) 利要求主題的本發(fā)明的附加特征和優(yōu)點(diǎn)。


為了更完整地理解本發(fā)明及其優(yōu)點(diǎn)，現(xiàn)在將參照與附圖相結(jié)合
的如下描述，在附圖中
圖1A是現(xiàn)有技術(shù)的動(dòng)態(tài)邏輯門；
圖1B是圖1A的動(dòng)態(tài)邏輯狀態(tài)門的時(shí)序圖2A以部分示意圖的形式圖示了標(biāo)準(zhǔn)LSDL器件，其中圖示了 用于將動(dòng)態(tài)節(jié)點(diǎn)與輸出節(jié)點(diǎn)隔離的靜態(tài)邏輯器件；
圖2B以部分示意圖的形式圖示了用于并入到圖2A的邏輯樹中 的電路，其中所執(zhí)行的邏輯函數(shù)是三個(gè)輸入信號(hào)的邏輯OR;
圖2C以部分示意圖的形式圖示了用于并入到圖2A的邏輯樹中 的另 一 電路，其中所執(zhí)行的邏輯函數(shù)是三個(gè)輸入信號(hào)的邏輯AND;
圖2D圖示了與圖2A的動(dòng)態(tài)邏輯器件實(shí)施例相對(duì)應(yīng)的時(shí)序圖， 其中所執(zhí)行的邏輯函數(shù)是三個(gè)輸入信號(hào)的邏輯OR;
圖3是LSSD掃描鎖存器的框圖4A是根據(jù)本發(fā)明實(shí)施例的可掃描鎖存器的電路框圖4B是根據(jù)本發(fā)明另 一 實(shí)施例的可掃描鎖存器的電路框圖4C是圖4A中可掃描鎖存器的電路框圖； 圖5是圖4B的靜態(tài)鎖存器的電路圖6是根據(jù)本發(fā)明實(shí)施例在圖4A中所用的掃描保持鎖存器的電 路圖7圖示了結(jié)合本發(fā)明原理的中央處理單元(CPU)內(nèi)所選操 作塊的高級(jí)框圖；以及
圖8圖示了包括根據(jù)本發(fā)明原理的CPU的數(shù)據(jù)處理系統(tǒng)。
具體實(shí)施例方式
在以下描述中，闡述很多具體細(xì)節(jié)以提供對(duì)本發(fā)明的透徹理 解。例如，可以描述特定邏輯函數(shù)以及用于生成這些函數(shù)的電路； 然而本領(lǐng)域技術(shù)人員將認(rèn)識(shí)到?jīng)]有這樣的具體細(xì)節(jié)仍然可以實(shí)施本 發(fā)明。在其它實(shí)例中，已經(jīng)以框圖形式示出了公知電路以免因不必 要的細(xì)節(jié)而使本發(fā)明難于理解。現(xiàn)在參照附圖，其中所示單元并非 必然按比例繪制并且其中同樣或者相似的單元在數(shù)個(gè)視圖中用相同 的參考標(biāo)號(hào)來表示。
態(tài)邏輯(LSDL)器件200。 一般而言，LSDL器件200接收向邏輯 樹204提供的多個(gè)("個(gè))輸入202a…202d，并輸出這些輸入的布 爾組合。在邏輯樹204的實(shí)施中反映LSDL器件200所執(zhí)行的特定 布爾函數(shù)(考慮到由n溝道場(chǎng)效應(yīng)晶體管(NFET) 206和p溝道場(chǎng) 效應(yīng)晶體管(PFET) 208形成的反相器所執(zhí)行的反相)。邏輯樹204 耦合于PFET 212的漏極與NFET 214的漏極(節(jié)點(diǎn)216)之間。邏 輯樹204的結(jié)和PFET212的漏極形成動(dòng)態(tài)節(jié)點(diǎn)210。
例如，圖2B圖示了包括三個(gè)并聯(lián)連接的NFET231、 233和235 的邏輯樹230。邏輯樹230可以用來提供如下邏輯器件，該邏輯器件 生成耦合到NFET 231、 233和235的柵極a、 b和c中對(duì)應(yīng)柵極的三 個(gè)輸入信號(hào)的邏輯NOR (如圖2B中布爾表達(dá)式250所示)并且考 慮到經(jīng)由NFET 206和PEFT 208的反相。類似地，圖2C圖示了包
括三個(gè)串聯(lián)連接的NFET 237、 239和241的邏輯樹240。邏輯樹240 可以與邏輯器件200相結(jié)合地用來生成三個(gè)輸入信號(hào)a、 b和c的邏 輯NAND (如圖2C中的布爾表達(dá)式260所示)。
回到圖2B,動(dòng)態(tài)節(jié)點(diǎn)210耦合到將動(dòng)態(tài)節(jié)點(diǎn)210上的信號(hào)反相 的NFET206和PFET 208的柵極的公共結(jié)。在輸出218a上提供動(dòng)態(tài) 節(jié)點(diǎn)210上信號(hào)的反相。晶體管對(duì)206和08串聯(lián)耦合到并聯(lián)的NFET 220和222。 NFET 220由時(shí)鐘信號(hào)224來切換。由此，在時(shí)鐘信號(hào) 224的評(píng)估階段期間，反相器對(duì)NFET 206和PFET 208通過NFET 200 的動(dòng)作耦合于電源線之間。
可以通過參照?qǐng)D示了與圖2A的動(dòng)態(tài)邏輯電^各相對(duì)應(yīng)的示例性 時(shí)序圖的圖2D并且結(jié)合圖2B的邏輯樹實(shí)施例230來進(jìn)一步理解 LSDL器件200在評(píng)估階段7V/期間的操作。以這一方式，出于說明 的目的，圖2D中的時(shí)序圖是針對(duì)圖1A中所示三輸入OR門100的 圖1B中時(shí)序圖的對(duì)等圖。如圖所示，輸入a在^與^之間為"高"或 者"真"。在時(shí)鐘信號(hào)224的評(píng)估階段iV/中，下拉動(dòng)態(tài)節(jié)點(diǎn)210 (間 隔T,)。在這些間隔中，通過由晶體管206和208形成的反相器的 動(dòng)作來保持輸出218a為高，該反相器如前所述由于NFET 220的動(dòng) 作而處于激活狀態(tài)。在中間間隔r2中，經(jīng)由時(shí)鐘信號(hào)224和PFET 212 的預(yù)充電階段7V2的動(dòng)作來上拉動(dòng)態(tài)節(jié)點(diǎn)210。在這些間隔中，反相 器由于NFET 220關(guān)斷而處于非激活狀態(tài)。同樣注意到，反相器226 的輸出可以提供互補(bǔ)輸出N 218b。通過反相器226和PFET 228的動(dòng) 作保持輸出281a為高(由此，就圖2B和圖2C中的三輸入邏輯樹而 言，對(duì)應(yīng)邏輯器件分別代表三輸入OR門和三輸入AND門)。
回到圖2A,如果邏輯樹評(píng)估為"高"，也就是說，邏輯樹204 所代表的輸入202a…202d的布爾組合評(píng)估為高，由此動(dòng)態(tài)節(jié)點(diǎn)210 維持它的預(yù)充電，則經(jīng)由NFET206和NFET220對(duì)輸出218ai文電。 在時(shí)鐘信號(hào)224的后續(xù)預(yù)充電階段A^中，經(jīng)由反相器226和NFET 222的動(dòng)作對(duì)輸出218a進(jìn)行鎖存。由此，再次參照?qǐng)D2D,與邏輯器 件200和邏輯樹230的三輸入OR實(shí)施例(圖2B )相對(duì)應(yīng)，輸入a
在^下降，而在時(shí)鐘信號(hào)224的后繼評(píng)估階段中，通過預(yù)充電將動(dòng) 態(tài)節(jié)點(diǎn)210保持為高。反相器對(duì)NFET206和208由于NFET220的 動(dòng)作而在時(shí)鐘信號(hào)224的評(píng)估階段M中是激活的。因此，輸出218a 下降(/;)。在時(shí)鐘信號(hào)224的后繼預(yù)充電階段A^中，輸出218a被 如前所述鎖存于"低"狀態(tài)。
以這一方式，圖2A中的LSDL器件200可以提供與輸出218a 有關(guān)的并且類似地與互補(bǔ)輸出N218b有關(guān)的靜態(tài)切換因子。也注意 到如圖2D的示例性時(shí)序圖中所示，時(shí)鐘信號(hào)的占空因數(shù)可以具有小 于百分之五十(50%)的值。在這樣的實(shí)施例中，時(shí)鐘信號(hào)的評(píng)估 階段可以在持續(xù)時(shí)間上短于預(yù)充電階段AA2。具有小于百分之五十 (50% )的占空因數(shù)的時(shí)鐘信號(hào)可以稱為脈沖(或者脈沖式)時(shí)鐘 信號(hào)。評(píng)估階段的寬度可以足夠短以至于來自動(dòng)態(tài)節(jié)點(diǎn)的泄漏可能 無關(guān)緊要。也就是說，泄漏不影響節(jié)點(diǎn)的評(píng)估。
在這樣的時(shí)鐘信號(hào)實(shí)施例中，可以減小預(yù)充電器件(圖2A的 實(shí)施例中的PFET 212 )的大小。本領(lǐng)域技術(shù)人員將認(rèn)識(shí)到對(duì)稱時(shí)鐘 信號(hào)具有百分之五十(50)的占空比；在時(shí)鐘信號(hào)的占空比小于百 分之五十(50%)的實(shí)施例中，預(yù)充電器件的大小可以隨之減小。 特別地，本發(fā)明的實(shí)施例可以利用大約百分之三十(30%)的時(shí)鐘 信號(hào)占空比來實(shí)施。此外，盡管已經(jīng)從"正"邏輯的觀點(diǎn)描述了邏輯 器件200，但是也可以在"負(fù)"邏輯的背景下實(shí)施可選實(shí)施例。
圖3是在電平敏感掃描設(shè)計(jì)(LSSD)中使用的鎖存器配置的現(xiàn) 有技術(shù)框圖。LSSD是使用分立系統(tǒng)時(shí)鐘Clk—1 305和C1L2 308以 及非重疊掃描時(shí)鐘Clk—A 303和Clk—B 306的一類掃描設(shè)計(jì)。圖3 的掃描鎖存器配置使得鎖存器301和鎖存器310可以用于普通模式 下的系統(tǒng)鎖存器以及掃描模式下的主/從掃描鎖存器。輸出309是系 統(tǒng)輸出，而根據(jù)視掃描時(shí)鐘的狀態(tài)，輸出311是掃描輸出或者系統(tǒng) 輸出。示例性操作將在掃描時(shí)鐘Clk_A 303和Clk_B 306保持于邏輯 零狀態(tài)時(shí)強(qiáng)制普通才莫式而在掃描時(shí)鐘Clk一A 303和Clk_B 306在掃描 模式期間脈動(dòng)到邏輯"1"時(shí)造成掃描數(shù)據(jù)(S_in 302 )被鎖存。當(dāng)
在普通模式下時(shí)，Data—1 304隨著Clk_l 305而鎖存到Out—1 309而 Data—2 307隨著Clk—2 308而鎖存到Out—2 311。
圖4A是根據(jù)本發(fā)明實(shí)施例的可掃描鎖存器電路400的框圖。 可掃描鎖存器電路400包括掃描保持鎖存器401、動(dòng)態(tài)邏輯門401、 掃描下拉樹405和NAND靜態(tài)鎖存器電路404。由掃描時(shí)鐘S—elk 411 和系統(tǒng)時(shí)鐘Clk_l 412來控制可掃描鎖存器電路400的操作。對(duì)于普 通操作，將S一clk411保持為邏輯"1"狀態(tài)而Clk—1 412的邏輯狀態(tài) 交替改變。在掃描操作期間，將Clk一l 412保持為邏輯"1"狀態(tài)而 S一clk411的邏輯狀態(tài)交替改變。掃描數(shù)據(jù)耦合到掃描保持鎖存器401 的S—in 410。已鎖存的掃描數(shù)據(jù)從掃描輸出S—out414耦合到掃描下 拉樹405的輸入。當(dāng)S—clk 411是邏輯"1"時(shí)將掃描下拉樹405門 控為OFF,因此掃描下拉樹405在普通操作期間對(duì)動(dòng)態(tài)節(jié)點(diǎn)D—node 407沒有影響。當(dāng)S—clk411和Clk—1 412為邏輯"1"時(shí)將D—node47 預(yù)充電為邏輯"1"。在普通模式下，8_0^411保持邏輯"1"而當(dāng) Clk一l 412轉(zhuǎn)變到邏輯零時(shí)評(píng)估邏輯輸入413的布爾組合。由保持器 406來保持D—node 407的預(yù)充電狀態(tài)以提高抗噪性。當(dāng)Clk_l 412 轉(zhuǎn)變到邏輯零時(shí)，由靜態(tài)鎖存器404鎖存D_node 407的邏輯狀態(tài)。 反相器緩沖器408和409為邏輯路徑和掃描路徑提供分離的驅(qū)動(dòng)器。
在掃描模式下，Clk—1 412的靜態(tài)邏輯"1"狀態(tài)將動(dòng)態(tài)邏輯門 402門控為OFF,阻止它評(píng)估D_node 407。在預(yù)充電階l史期間，掃 描保持鎖存器401鎖存被耦合到S一out414和掃描下拉樹405的S_in 410的邏輯狀態(tài)。當(dāng)S—clk411轉(zhuǎn)變到邏輯零時(shí)，D—node407評(píng)估為 S—out414的邏輯狀態(tài)。當(dāng)S—clk411轉(zhuǎn)變到邏輯"1"時(shí)，靜態(tài)鎖存 器404鎖存掃描數(shù)據(jù)。以這一方式，單個(gè)靜態(tài)鎖存器404可以用作 系統(tǒng)鎖存器或者掃描鎖存器，同時(shí)具有對(duì)動(dòng)態(tài)邏輯門中邏輯信號(hào)的 布爾組合做出響應(yīng)的輸入，由此提高性能。
圖4B是根據(jù)本發(fā)明另一實(shí)施例的可掃描鎖存器電路460的框 圖。在這一實(shí)施例中，NAND靜態(tài)鎖存器454包括如下電路，該電 路從分別響應(yīng)于邏輯輸入—1 413和邏輯輸入一2 452的動(dòng)態(tài)邏輯門
402和451接受多個(gè)動(dòng)態(tài)節(jié)點(diǎn)D—node 407和D—node 453。動(dòng)態(tài)節(jié)點(diǎn) D_node 407或者D—node 453可以耦合到掃描下拉樹405。以這一方 式，在維持服務(wù)于系統(tǒng)邏輯功能和測(cè)試掃描功能的單個(gè)輸出鎖存器 的特征的同時(shí)，更復(fù)雜的邏輯功能是可能的。
可掃描鎖存器電路460的操作類似于鎖存器電路400并且由掃 描時(shí)鐘S一clk411和系統(tǒng)時(shí)鐘ClkJ 412來控制。對(duì)于普通操作，將 S一clk411保持為邏輯"1"狀態(tài)而Clk—1 412的邏輯狀態(tài)交替改變。 在掃描操作期間，將Clk—412保持為邏輯"1"狀態(tài)而8_0^411的 邏輯狀態(tài)交替改變。掃描數(shù)據(jù)耦合到掃描保持鎖存器401的S—in 410。已鎖存的掃描數(shù)據(jù)從掃描輸出S一out414耦合到掃描下拉樹405 的輸入。當(dāng)S_clk411是邏輯"1"時(shí)將掃描下拉樹405門控為OFF, 因此掃描下拉樹405對(duì)動(dòng)態(tài)節(jié)點(diǎn)D一node407沒有影響。當(dāng)S—clk411 和Clk—1 412均為邏輯"1"時(shí)將D—node 407預(yù)充電為邏輯"1"。 在普通模式下，S—clk411保持邏輯"1"，而當(dāng)Clk—1 412轉(zhuǎn)變到邏 輯零時(shí)分別在D_node 407和D—node 453處評(píng)估邏輯輸入413和452 的布爾組合。分別由保持器406和456保持D一node 407和D一node 453 的預(yù)充電狀態(tài)以提高抗噪性。當(dāng)Clk_l 412轉(zhuǎn)變到邏輯零時(shí)，由靜態(tài) 鎖存器454來鎖存D—node 407和D—node 453的邏輯狀態(tài)的AND。 反相器緩沖器408和409為邏輯路徑和掃描路徑提供分離的驅(qū)動(dòng)器。
在掃描模式下，Clk一l 412的靜態(tài)邏輯"1"狀態(tài)將動(dòng)態(tài)邏輯門 402和451門控為OFF，阻止它們?cè)u(píng)估D—node 407和D—node 453。 在預(yù)充電階段期間，掃描保持鎖存器401鎖存被耦合到S—out 414和 掃描下拉樹405的S—in410的邏輯狀態(tài)。當(dāng)S—clk411轉(zhuǎn)變到邏輯零 時(shí)，D—node 407評(píng)估為邏輯狀態(tài)S—out 414。當(dāng)S—clk 411轉(zhuǎn)變到邏 輯"1"時(shí)，靜態(tài)鎖存器404鎖存掃描數(shù)據(jù)。動(dòng)態(tài)邏輯門451的輸出 保持于它的預(yù)充電邏輯"1"狀態(tài)下而并不影響靜態(tài)鎖存器電路454 的操作。以這一方式，單個(gè)靜態(tài)鎖存器454可以用作維持動(dòng)態(tài)邏輯 的速度的復(fù)雜系統(tǒng)鎖存器或者掃描鎖存器。
圖4C是根據(jù)本發(fā)明另一實(shí)施例的可掃描鎖存器電路400的電
路細(xì)節(jié)框圖。掃描保持鎖存器401的細(xì)節(jié)在后續(xù)圖中呈現(xiàn)。當(dāng)S—clk 411轉(zhuǎn)變到邏輯零時(shí)將S—in410鎖存到掃描保持鎖存器401的S—out 414。動(dòng)態(tài)邏輯門402包括串聯(lián)耦合的PFET422和423,當(dāng)S—Clk411 和Clk412均為邏輯"1"時(shí)這些PFET對(duì)D—node 407進(jìn)行預(yù)充電， 而當(dāng)Clk 412為邏輯"1"時(shí)由NFET 425將邏輯樹424從正在進(jìn)行 評(píng)估的D—node 407解除耦合。掃描下拉樹405包括NFET 426和427 的串聯(lián)連接。當(dāng)S_clk轉(zhuǎn)變到邏輯零時(shí)在D_node 407處評(píng)估S_out 414的邏輯狀態(tài)。保持器406包括PFET 433和反相器432。由保持 器406鎖存D_node 407的邏輯"1"預(yù)充電狀態(tài)以提高抗噪性。NAND 鎖存器404包括兩個(gè)NAND邏輯門；NAND門431具有兩個(gè)輸入而 NAND門430具有三個(gè)輸入。在預(yù)充電階段期間，S—clk 411和Clk 412 均為邏輯"1",該邏輯"1"激活NAND門430并且鎖存D—node 407 的所評(píng)估狀態(tài)。
在評(píng)估期間，S—clk411或者Clk412轉(zhuǎn)變到邏輯零，而NAND 門430的輸出轉(zhuǎn)變到邏輯"1",該邏輯"1"激活NAND門431, 該NAND門的輸出是對(duì)輸入的邏輯NAND組合的響應(yīng)。如果NAND 43的輸出評(píng)估為邏輯"1"，則在預(yù)充電階段之前NAND 430的三 個(gè)輸入中的兩個(gè)輸入為邏輯"1"。當(dāng)交替的時(shí)鐘信號(hào)(S—clk 411 或者Clk412)轉(zhuǎn)變到邏輯"1"時(shí)，NAND 430的輸出將轉(zhuǎn)變到邏輯 零，該邏輯零鎖存NAND 431的輸出處的邏輯"1"。
如果NAND 431的輸出評(píng)估為邏輯零，則D—node 407保持于 它的預(yù)充電邏輯"1"狀態(tài)。當(dāng)交替的時(shí)鐘信號(hào)(S—clk411或者Clk 412)轉(zhuǎn)變到邏輯"1"時(shí)，NAND 430的輸出保持邏輯"1",這是 因?yàn)镹AND門430的輸出狀態(tài)保持邏輯"1"。
圖5是根據(jù)本發(fā)明另一實(shí)施例的NAND鎖存器454的電路圖。 包括PFET 501-502和NFET 503-506的前端電路被配置為相對(duì)于輸 出508而言的NOR電路509。在預(yù)充電階段期間，Clk 412和S—clk 411 為接通NFET 503和505的邏輯"1"。如果輸出508為邏輯零，則 NAND 507的輸出是接通NFET 506的邏輯"1",因此輸出508保
持邏輯零。如果輸出508為邏輯"1"，則NAND 507的輸出轉(zhuǎn)變到 關(guān)斷NFET 506的邏輯零，因此輸出508保持邏輯"1"。當(dāng)Clk412 或者S—clk411在評(píng)估階段期間轉(zhuǎn)變到零時(shí)，NAND 507的輸出將轉(zhuǎn) 變到邏輯"1"。如果D_node 407和D—node 455評(píng)估為邏輯零，則 輸出508將轉(zhuǎn)變到邏輯"1"或者保持于邏輯"1"。如果D—node407 和D—node 455評(píng)估為邏輯"1"，則輸出508將轉(zhuǎn)變到邏輯零或者 保持于邏輯零。掃描下拉邏輯樹可以耦合到D—node 407或者D—node 455。
圖6是根據(jù)本發(fā)明另一實(shí)施例的掃描保持鎖存器的具體電路 圖。PFET 606和607以及NFET 608和609被配置為第 一 門控反相 器，其中S—in410處的邏輯狀態(tài)在S一clk為邏輯"1"時(shí)反相為輸出 612而在S—clk為邏輯零時(shí)與輸出612隔離。PFET 601和602以及 NFET 603和604被類似地配置為第二門控反相器，其中S—out 414 處的邏輯狀態(tài)在S一clk為邏輯零時(shí)反相回到輸出612而在8_」1^為邏 輯"i"時(shí)與輸出612隔離。因此，在預(yù)充電階段期間，當(dāng)S_clk411 為邏輯"1"時(shí)，S—in410的邏輯狀態(tài)耦合到S—out414。在評(píng)估階段 期間，將第一門控反相器門控為OFF而將第二門控反相器門控為 ON。第二門控反相器和反相器605形成鎖存器并且保持S一out 414 的邏輯狀態(tài)。確立S—out 414的邏輯狀態(tài)以在掃描模式期間評(píng)估動(dòng)態(tài) 節(jié)點(diǎn)。
圖7是可以包含于中央處理單元(CPU) 700中的所選操作塊 的高級(jí)功能框圖。在所示實(shí)施例中，CPU 700包括內(nèi)部指令高速緩 存(I-高速緩存)740和數(shù)據(jù)高速緩存(D-高速緩存)742，這些高 速緩存對(duì)于存儲(chǔ)器(圖7中未示出)而言是可以通過總線712、總線 接口單元744、存儲(chǔ)器子系統(tǒng)738、加載/存儲(chǔ)單元746和對(duì)應(yīng)存4渚器 管理單元(數(shù)據(jù)MMU 750和指令MMU 752 )來訪問的。在所示架 構(gòu)中，CPU 700響應(yīng)于通過指令分派單元748從1-高速緩存740接收 的指令而對(duì)數(shù)據(jù)進(jìn)行運(yùn)算。分派單元748可以包含于指令單元754 中，該指令單元也可以包括獲取單元756和控制指令分支的分支處
理單元758。指令隊(duì)列760可以與獲取單元756和分派單元748進(jìn)行 接口連接。響應(yīng)于所分派的指令，能夠由定點(diǎn)單元(FXU) 760、 FXU 762或者浮點(diǎn)執(zhí)行單元(FPU) 764對(duì)加載/存儲(chǔ)單元746從D-高速 緩存742接收的數(shù)據(jù)進(jìn)行運(yùn)算。此外，CPU 700提供經(jīng)由向量執(zhí)行 單元(VXU) 766對(duì)多個(gè)數(shù)據(jù)項(xiàng)的并行處理。VXU 766包括對(duì)向量 操作數(shù)執(zhí)行置換運(yùn)算的向量置換單元768以及執(zhí)行向量算術(shù)運(yùn)算的 向量算術(shù)邏輯單元(VALU) 770,這些運(yùn)算可以包括對(duì)向量操作數(shù) 的定點(diǎn)運(yùn)算和浮點(diǎn)運(yùn)算。CPU 700可以具有根據(jù)本發(fā)明實(shí)施例來配 置的可掃描鎖存器以提高整體處理器性能。
在圖8中描繪了用于實(shí)施本發(fā)明的代表性硬件環(huán)境800，該圖 圖示了根據(jù)本發(fā)明的具有CPU 700的數(shù)據(jù)處理系統(tǒng)的典型硬件配 置，該配置包括根據(jù)本發(fā)明原理的可掃描鎖存器以及經(jīng)由系統(tǒng)總線 812互連的多個(gè)其它單元。圖8中所示數(shù)據(jù)處理系統(tǒng)包括隨機(jī)存取存 儲(chǔ)器(RAM) 814、只讀存儲(chǔ)器(ROM) 816、用于將外圍設(shè)備如磁 盤單元820連接到總線812的輸入/輸出(1/0)適配器818、用于將 鍵盤824、鼠標(biāo)826和/或其它用戶接口設(shè)備如觸摸屏設(shè)備(未示出) 連接到總線812的用戶接口適配器822、用于將系統(tǒng)連接到數(shù)據(jù)處理 網(wǎng)絡(luò)的通信適配器834以及用于將總線812連接到顯示器設(shè)備838 的顯示器適配器836。注意到CPU 800可以駐留于單個(gè)集成電^各上。
雖然已經(jīng)具體地描述了本發(fā)明及其優(yōu)點(diǎn)，但是應(yīng)當(dāng)理解，在不 脫離如所附權(quán)利要求限定的本發(fā)明的精神和范圍的情況下，能夠在 此做出各種變化、替換和更改。
權(quán)利要求
1.一種可掃描鎖存器電路，包括第一動(dòng)態(tài)邏輯門，具有耦合到數(shù)據(jù)時(shí)鐘信號(hào)的第一時(shí)鐘輸入、耦合到掃描時(shí)鐘信號(hào)的第二時(shí)鐘輸入以及耦合到第一動(dòng)態(tài)節(jié)點(diǎn)的輸出，其中當(dāng)所述數(shù)據(jù)時(shí)鐘信號(hào)和所述掃描時(shí)鐘信號(hào)均具有第一邏輯狀態(tài)時(shí)所述第一動(dòng)態(tài)節(jié)點(diǎn)被預(yù)充電為所述第一邏輯狀態(tài)，以及當(dāng)所述數(shù)據(jù)時(shí)鐘信號(hào)具有第二邏輯狀態(tài)而所述掃描時(shí)鐘信號(hào)具有所述第一邏輯狀態(tài)時(shí)所述第一動(dòng)態(tài)節(jié)點(diǎn)被邏輯樹評(píng)估為多個(gè)第一邏輯信號(hào)的第一布爾組合；掃描鎖存器電路，具有耦合到掃描輸入信號(hào)的輸入以及具有掃描輸出，其中當(dāng)所述掃描時(shí)鐘信號(hào)具有所述第一邏輯狀態(tài)時(shí)所述掃描輸入信號(hào)的邏輯狀態(tài)被耦合到所述掃描輸出，而當(dāng)所述掃描時(shí)鐘具有所述第二邏輯狀態(tài)時(shí)所述掃描輸出的邏輯狀態(tài)被鎖存；掃描下拉樹，具有耦合到所述掃描輸出的第一輸入、耦合到所述掃描時(shí)鐘的第二輸入以及耦合到所述第一動(dòng)態(tài)節(jié)點(diǎn)的輸出節(jié)點(diǎn)，其中所述掃描下拉樹在所述掃描時(shí)鐘具有所述第二邏輯狀態(tài)時(shí)響應(yīng)于所述掃描輸出的邏輯狀態(tài)而將所述第一動(dòng)態(tài)節(jié)點(diǎn)評(píng)估為邏輯狀態(tài)；以及靜態(tài)鎖存器，具有耦合到所述第一動(dòng)態(tài)節(jié)點(diǎn)的第一輸入、耦合到所述掃描時(shí)鐘信號(hào)的第二輸入、耦合到所述數(shù)據(jù)時(shí)鐘信號(hào)的第三輸入、耦合到掃描路徑和數(shù)據(jù)路徑的鎖存器輸出，其中當(dāng)所述掃描時(shí)鐘或者所述數(shù)據(jù)時(shí)鐘轉(zhuǎn)變到所述第二邏輯狀態(tài)時(shí)響應(yīng)于所述第一動(dòng)態(tài)節(jié)點(diǎn)的邏輯狀態(tài)而將邏輯狀態(tài)設(shè)置成所述鎖存器輸出，而當(dāng)所述掃描時(shí)鐘和所述數(shù)據(jù)時(shí)鐘均具有所述第一邏輯狀態(tài)時(shí)保持所述鎖存器輸出的邏輯狀態(tài)。
2. 根據(jù)權(quán)利要求1所述的可掃描鎖存器電路，還包括第二動(dòng)態(tài)邏輯門，具有耦合到所述數(shù)據(jù)時(shí)鐘信號(hào)的第 一 時(shí)鐘輸 入、耦合到所述掃描時(shí)鐘信號(hào)的第二時(shí)鐘輸入以及耦合到第二動(dòng)態(tài) 節(jié)點(diǎn)的輸出，其中當(dāng)所述數(shù)據(jù)時(shí)鐘信號(hào)和所述掃描時(shí)鐘信號(hào)均具有 所述第一邏輯狀態(tài)時(shí)所述第二動(dòng)態(tài)節(jié)點(diǎn)被預(yù)充電為所述第一邏輯狀 態(tài)，以及當(dāng)所述數(shù)據(jù)時(shí)鐘信號(hào)具有所述第二邏輯狀態(tài)而所述掃描時(shí) 鐘信號(hào)具有所述第一邏輯狀態(tài)時(shí)所述第二動(dòng)態(tài)節(jié)點(diǎn)被邏輯樹評(píng)估為 多個(gè)第二邏輯信號(hào)的第二布爾組合。
3. 根據(jù)權(quán)利要求2所述的可掃描鎖存器電路，其中所述靜態(tài)鎖存器具有耦合到所述第二動(dòng)態(tài)節(jié)點(diǎn)的第四輸入，以及當(dāng)所述掃描時(shí)鐘或者所述數(shù)據(jù)時(shí)鐘轉(zhuǎn)變到所述第二邏輯狀態(tài)時(shí)響應(yīng)于所述第一動(dòng) 態(tài)節(jié)點(diǎn)和所述第二動(dòng)態(tài)節(jié)點(diǎn)的評(píng)估邏輯狀態(tài)的第三布爾組合而將邏輯狀態(tài)設(shè)置成所述鎖存器輸出，而當(dāng)所述掃描時(shí)鐘和所述數(shù)據(jù)時(shí)鐘 均具有所述第 一 邏輯狀態(tài)時(shí)保持所述鎖存器輸出的邏輯狀態(tài)。
4. 根據(jù)權(quán)利要求3所述的可掃描鎖存器電路，其中所述鎖存器 輸出耦合到具有第 一緩沖器電路的所述掃描路徑，以及所述鎖存器 輸出耦合到具有隔離所述掃描路徑和所述數(shù)據(jù)路徑的第二緩沖器電 路的所述數(shù)據(jù)路徑。
5. 根據(jù)權(quán)利要求1所述的可掃描鎖存器電路，還包括具有耦合 到所述第 一動(dòng)態(tài)節(jié)點(diǎn)的輸入和輸出的保持器電路，其中所述保持器 電路的輸出是再生性的并且在所述第 一 動(dòng)態(tài)節(jié)點(diǎn)的所述預(yù)充電階段 期間保持所述第一動(dòng)態(tài)節(jié)點(diǎn)的所述第一邏輯狀態(tài)，并且所述保持器 電路的所述輸出在所述第 一動(dòng)態(tài)節(jié)點(diǎn)的所述評(píng)估階段期間被從所述第一動(dòng)態(tài)節(jié)點(diǎn)解除耦合。
6. 根據(jù)權(quán)利要求2所述的可掃描鎖存器電路，還包括具有耦合 到所述第二動(dòng)態(tài)節(jié)點(diǎn)的輸入和輸出的保持器電路，其中所述保持器 電路的輸出是再生性的并且在所述第二動(dòng)態(tài)節(jié)點(diǎn)的所述預(yù)充電階段 期間保持所述第二動(dòng)態(tài)節(jié)點(diǎn)的所述第一邏輯狀態(tài)，并且所述保持器 電路的所述輸出在所述第二動(dòng)態(tài)節(jié)點(diǎn)的所述評(píng)估階段期間從所述第 二動(dòng)態(tài)節(jié)點(diǎn)解除耦合。
7. 根據(jù)權(quán)利要求1所述的可掃描鎖存器電路，其中所述靜態(tài)鎖 存器包括 第 一 靜態(tài)邏輯門，具有耦合到所述掃描時(shí)鐘信號(hào)的所述靜態(tài)鎖 存器的所述第二輸入、耦合到所述數(shù)據(jù)時(shí)鐘信號(hào)的所述靜態(tài)鎖存器 的所述第三輸入和耦合到所述靜態(tài)鎖存器的所述鎖存器輸出的第一 邏輯輸入以及具有邏輯輸出；以及第二靜態(tài)邏輯門，具有耦合到所述第 一動(dòng)態(tài)節(jié)點(diǎn)的所述靜態(tài)鎖 存器的所述第 一輸入、耦合到所述第 一靜態(tài)邏輯門的所述邏輯輸出 的第二邏輯輸入以及作為所述靜態(tài)鎖存器的所述鎖存器輸出而耦合的邏輯輸出。
8. 根據(jù)權(quán)利要求3所述的可掃描鎖存器電路，其中所述靜態(tài)鎖存器包括第 一靜態(tài)邏輯門，具有耦合到所述掃描時(shí)鐘信號(hào)的所述靜態(tài)鎖 存器的所述第二輸入、耦合到所述數(shù)據(jù)時(shí)鐘信號(hào)的所述靜態(tài)鎖存器 的所述第三輸入和耦合到所述靜態(tài)鎖存器的所述鎖存器輸出的第一 邏輯輸入以及具有邏輯輸出；以及第二靜態(tài)邏輯門，具有耦合到所述第 一動(dòng)態(tài)節(jié)點(diǎn)的所述靜態(tài)鎖 存器的所述第 一輸入、耦合到所述第二動(dòng)態(tài)節(jié)點(diǎn)的所述第四輸入、 耦合到所述第 一靜態(tài)邏輯門的所述邏輯輸出的第二邏輯輸入以及作 為所述靜態(tài)鎖存器的所述鎖存器輸出而耦合的邏輯輸出。
9. 根據(jù)權(quán)利要求7所述的可掃描鎖存器電路，其中所述第一靜 態(tài)邏輯門和第二靜態(tài)邏輯門具有NAND功能。
10. 根據(jù)權(quán)利要求8所述的可掃描鎖存器電路，其中所述第一 靜態(tài)邏輯門具有NAND功能而所述第二邏輯門具有NOR功能。
11. 一種中央處理單元(CPU),包括 用于處理數(shù)字?jǐn)?shù)據(jù)的數(shù)字處理電路；以及用于存儲(chǔ)數(shù)據(jù)和程序指令的存儲(chǔ)器，其中所述數(shù)字處理電路具 有至少一個(gè)可掃描鎖存器電路，所述可掃描鎖存器電路具有第 一 動(dòng)態(tài)邏輯門，具有耦合到數(shù)據(jù)時(shí)鐘信號(hào)的第 一 時(shí)鐘輸 入、耦合到掃描時(shí)鐘信號(hào)的第二時(shí)鐘輸入以及耦合到第 一動(dòng)態(tài) 節(jié)點(diǎn)的輸出，其中當(dāng)所述數(shù)據(jù)時(shí)鐘信號(hào)和所述掃描時(shí)鐘信號(hào)均 具有第 一邏輯狀態(tài)時(shí)所述第 一動(dòng)態(tài)節(jié)點(diǎn)被預(yù)充電為所述第 一邏 輯狀態(tài)，以及當(dāng)所述數(shù)據(jù)時(shí)鐘信號(hào)具有第二邏輯狀態(tài)而所述掃 描時(shí)鐘信號(hào)具有所述第一邏輯狀態(tài)時(shí)所述第一動(dòng)態(tài)節(jié)點(diǎn)被邏輯樹評(píng)估為多個(gè)第 一邏輯信號(hào)的第 一布爾組合；掃描鎖存器電路，具有耦合到掃描輸入信號(hào)的輸入以及具有 掃描輸出，其中當(dāng)所述掃描時(shí)鐘信號(hào)具有所述第 一 邏輯狀態(tài)時(shí) 所述掃描輸入信號(hào)的邏輯狀態(tài)被耦合到所述掃描輸出，而當(dāng)所 述掃描時(shí)鐘具有所述第二邏輯狀態(tài)時(shí)所述掃描輸出的邏輯狀態(tài) 被鎖存；掃描下拉樹，具有耦合到所述掃描輸出的第一輸入、耦合到 所述掃描時(shí)鐘的第二輸入以及耦合到所述第 一動(dòng)態(tài)節(jié)點(diǎn)的輸出 節(jié)點(diǎn)，其中所述掃描下拉樹在所述掃描時(shí)鐘具有所述第二邏輯 狀態(tài)時(shí)響應(yīng)于所述掃描輸出的邏輯狀態(tài)而將所述第 一 動(dòng)態(tài)節(jié),泉 評(píng)估為邏輯狀態(tài)；以及靜態(tài)鎖存器，具有耦合到所述第一動(dòng)態(tài)節(jié)點(diǎn)的第一輸入、耦 合到所述掃描時(shí)鐘信號(hào)的第二輸入、耦合到所述數(shù)據(jù)時(shí)鐘信號(hào) 的第三輸入、耦合到掃描路徑和數(shù)據(jù)路徑的鎖存器輸出，其中 當(dāng)所述掃描時(shí)鐘或者所述數(shù)據(jù)時(shí)鐘轉(zhuǎn)變到所述第二邏輯狀態(tài)時(shí) 響應(yīng)于所述第 一 動(dòng)態(tài)節(jié)點(diǎn)的邏輯狀態(tài)而將邏輯狀態(tài)設(shè)置成所述 鎖存器輸出，而當(dāng)所述掃描時(shí)鐘和所述數(shù)據(jù)時(shí)鐘均具有所述第 一邏輯狀態(tài)時(shí)保持所述鎖存器輸出的邏輯狀態(tài)。
12.根據(jù)權(quán)利要求11所述的CPU，還包括 第二動(dòng)態(tài)邏輯門，具有耦合到所述數(shù)據(jù)時(shí)鐘信號(hào)的第 一 時(shí)鐘輸 入、耦合到所述掃描時(shí)鐘信號(hào)的第二時(shí)鐘輸入以及耦合到第二動(dòng)態(tài) 節(jié)點(diǎn)的輸出，其中當(dāng)所述數(shù)據(jù)時(shí)鐘信號(hào)和所述掃描時(shí)鐘信號(hào)均具有 所述第一邏輯狀態(tài)時(shí)所述第二動(dòng)態(tài)節(jié)點(diǎn)被預(yù)充電為所述第一邏輯狀 態(tài)，以及當(dāng)所述數(shù)據(jù)時(shí)鐘信號(hào)具有所述第二邏輯狀態(tài)而所述掃描時(shí) 鐘信號(hào)具有所述第 一 邏輯狀態(tài)時(shí)所述第二動(dòng)態(tài)節(jié)點(diǎn)被邏輯樹評(píng)估為 多個(gè)第二邏輯信號(hào)的第二布爾組合。
13. 根據(jù)權(quán)利要求12所述的CPU,其中所述靜態(tài)鎖存器具有耦 合到所述第二動(dòng)態(tài)節(jié)點(diǎn)的第四輸入，以及當(dāng)所述掃描時(shí)鐘或者所述 數(shù)據(jù)時(shí)鐘轉(zhuǎn)變到所述第二邏輯狀態(tài)時(shí)響應(yīng)于所述第一動(dòng)態(tài)節(jié)點(diǎn)和所 述第二動(dòng)態(tài)節(jié)點(diǎn)的所評(píng)估邏輯狀態(tài)的第三布爾組合而將邏輯狀態(tài)設(shè) 置成所述鎖存器輸出，而當(dāng)所述掃描時(shí)鐘和所述數(shù)據(jù)時(shí)鐘均具有所 述第 一邏輯狀態(tài)時(shí)保持所述鎖存器輸出的邏輯狀態(tài)。
14. 根據(jù)權(quán)利要求13所述的CPU，其中所述鎖存器輸出耦合到 具有第 一緩沖器電路的所述掃描路徑，以及所述鎖存器輸出耦合到 具有隔離所述掃描路徑和所述數(shù)據(jù)路徑的第二緩沖器電路的所述數(shù) 據(jù)路徑。
15. 根據(jù)權(quán)利要求11所述的CPU,還包括具有耦合到所述第一 動(dòng)態(tài)節(jié)點(diǎn)的輸入和輸出的保持器電路，其中所述保持器電路的輸出 是再生性的并且在所述第 一 動(dòng)態(tài)節(jié)點(diǎn)的所述預(yù)充電階段期間保持所 述第一動(dòng)態(tài)節(jié)點(diǎn)的所述第一邏輯狀態(tài)，而所述保持器電路的所述輸 出在所述第 一動(dòng)態(tài)節(jié)點(diǎn)的所述評(píng)估階段期間從所述第 一動(dòng)態(tài)節(jié)點(diǎn)解 除耦合。
16. 根據(jù)權(quán)利要求12所述的CPU，還包括具有耦合到所述第二 動(dòng)態(tài)節(jié)點(diǎn)的輸入和輸出的保持器電路，其中所述保持器電路的輸出 是再生性的并且在所述第二動(dòng)態(tài)節(jié)點(diǎn)的所述預(yù)充電階段期間保持所 述第二動(dòng)態(tài)節(jié)點(diǎn)的所述第一邏輯狀態(tài)，而所述保持器電路的所述輸 出在所述第二動(dòng)態(tài)節(jié)點(diǎn)的所述評(píng)估階段期間從所述第二動(dòng)態(tài)節(jié)點(diǎn)解 除耦合。
17. 根據(jù)權(quán)利要求11所述的CPU,其中所述靜態(tài)鎖存器包括 第 一 靜態(tài)邏輯門，具有耦合到所述掃描時(shí)鐘信號(hào)的所述靜態(tài)鎖存器的所述第二輸入、耦合到所述數(shù)據(jù)時(shí)鐘信號(hào)的所述靜態(tài)鎖存器 的所述第三輸入和耦合到所述靜態(tài)鎖存器的所述鎖存器輸出的第一 邏輯輸入以及具有邏輯輸出；以及第二靜態(tài)邏輯門，具有耦合到所述第一動(dòng)態(tài)節(jié)點(diǎn)的所述靜態(tài)鎖 存器的所述第 一輸入、耦合到所述第 一靜態(tài)邏輯門的所述邏輯輸出 的第二邏輯輸入以及作為所述靜態(tài)鎖存器的所述鎖存器輸出而耦合 的邏輯輸出。
18. 根據(jù)權(quán)利要求13所述的CPU,其中所述靜態(tài)鎖存器包括 第 一 靜態(tài)邏輯門，具有耦合到所述掃描時(shí)鐘信號(hào)的所述靜態(tài)鎖存器的所述第二輸入、耦合到所述數(shù)據(jù)時(shí)鐘信號(hào)的所述靜態(tài)鎖存器 的所述第三輸入和耦合到所述靜態(tài)鎖存器的所述鎖存器輸出的第一 邏輯輸入以及具有邏輯輸出；以及第二靜態(tài)邏輯門，具有耦合到所述第 一動(dòng)態(tài)節(jié)點(diǎn)的所述靜態(tài)鎖 存器的所述第 一輸入、耦合到所述第二動(dòng)態(tài)節(jié)點(diǎn)的所述第四輸入、 耦合到所述第 一靜態(tài)邏輯門的所述邏輯輸出的第二邏輯輸入以及作 為所述靜態(tài)鎖存器的所述鎖存器輸出而耦合的邏輯輸出。
19. 根據(jù)權(quán)利要求17所述的CPU，其中所述第一靜態(tài)邏輯門和 第二靜態(tài)邏輯門具有NAND功能。
20. 根據(jù)權(quán)利要求18所述的CPU,其中所述第一靜態(tài)邏輯門具 有NAND功能而所述第二邏輯門具有NOR功能。
全文摘要
一種可掃描鎖存器，包括具有至少一個(gè)動(dòng)態(tài)邏輯門的邏輯前端，該動(dòng)態(tài)邏輯門具有執(zhí)行普通布爾邏輯運(yùn)算的邏輯樹。動(dòng)態(tài)邏輯門與掃描下拉邏輯樹相組合，該掃描下拉邏輯樹耦合到掃描保持鎖存器輸出以及動(dòng)態(tài)邏輯門的動(dòng)態(tài)節(jié)點(diǎn)。掃描時(shí)鐘和普通時(shí)鐘確定邏輯電路是在普通邏輯模式下還是在掃描測(cè)試模式下。靜態(tài)輸出鎖存器具有響應(yīng)于動(dòng)態(tài)節(jié)點(diǎn)邏輯狀態(tài)的至少一個(gè)輸入。響應(yīng)于掃描時(shí)鐘或者普通時(shí)鐘的邏輯狀態(tài)而由動(dòng)態(tài)邏輯門的邏輯樹或者掃描電路的掃描下拉邏輯樹來設(shè)置動(dòng)態(tài)節(jié)點(diǎn)的所評(píng)估狀態(tài)。
文檔編號(hào)H03K19/096GK101174831SQ20071016171
公開日2008年5月7日 申請(qǐng)日期2007年9月24日 優(yōu)先權(quán)日2006年10月31日
發(fā)明者D·F·溫德爾, H·C·恩戈, J·B·庫(kù)安格, J·D·沃諾克 申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司