專利名稱：半導(dǎo)體集成電路及其操作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及包含如所謂的MTCMOS的電路塊(第一電路塊)的半導(dǎo)體 集成電路，并且涉及用于激活該第一電路塊的操作方法，所述第一電路塊并 入了用于在非活動時段期間降低功耗的技術(shù)。
背景技術(shù)：
得益于近年來實現(xiàn)的增大的封裝密度和更精細的布線(patteming ),在降 低CMOS集成電路的源電壓方面已經(jīng)取得了很多進展。需要源電壓降低，不 但為了確保作為更精細布線的結(jié)果的可靠性，而且為了降低功耗。然而，降 低的源電壓導(dǎo)致MOS晶體管的較低的操作速度。結(jié)果，CMOS晶體管閾值 電壓必須被降低以提供改進的運行速度并確保足夠的操作余量。在現(xiàn)今的具 有例如100 nm或更小的最小特征尺寸的LSI的情況下，源電壓Vdd必須被 降低到大約1.0V。在此情況下，晶體管閾值電壓必須被降低到大約0.3V。
然而眾所周知，作為降低閾值電壓的結(jié)果的次閾值(sub-threshold)區(qū)域 的增加的漏電流是有問題的。因此如何降低此漏電流是關(guān)鍵。
考慮到上面的問題，除了包括例如通過降低寄生電容來改進泄漏特性和 提高操作速度的處理方法外，MTCMOS (多閾值互補金屬氧化物半導(dǎo)體)已 經(jīng)被提出為電路配置中的發(fā)明。
由MTCMOS組成的邏輯LSI包括邏輯電if各塊和開關(guān)晶體管。該邏輯電 路塊連接在虛擬源電壓供給線(下文中稱為"V-Vdd線")和虛擬基準電壓供 給線(下文中稱為"V-Vss線，，)之間。開關(guān)晶體管連接在V-Vdd線和源電壓 供給線(Vdd線)之間或V-Vss線和基準電壓供給線(Vss線)之間。當邏輯 電路塊活動時開關(guān)晶體管導(dǎo)通，而當邏輯電路塊不活動時開關(guān)晶體管截止。 可替代地，開關(guān)晶體管可以被提供在V-Vdd和Vdd線或V-Vss和Vss線之間。
開關(guān)晶體管比邏輯電路的邏輯晶體管具有更高的閾值電壓并且處理更大 的功率。由于此原因，該晶體管也被稱為電源選通晶體管。
在并入MTCMOS技術(shù)的邏輯電路塊中，根據(jù)組成邏輯電路塊的邏輯電路單元的操作狀態(tài)，在如V-Vdd或V-Vss線的虛擬電源線(virtual power line ) 中形成電勢差。電勢差改變邏輯電路的延遲特性，使得有必要例如通過增加 設(shè)計余量處理該改變。這限制了電路特性的改進。
為了克服這個缺陷，本實施例的申請人申請專利，該實施例用于為每個 邏輯電路提供開關(guān)晶體管。本實施例在日本專利申請公開No. 2005-18368U下 文中稱為專利文件1)中公開。

發(fā)明內(nèi)容
在專利文件1中描述的技術(shù)允許更容易地預(yù)測各MTCMOS單元的虛擬 電源線的電壓變化，提供最優(yōu)地設(shè)計余量的有效的裝置。
并入MTCMOS技術(shù)的邏輯電路塊經(jīng)由電源線(Vdd和Vss線)連接到 沒有并入MTCMOS技術(shù)的其它電路塊。因此，單獨為每個邏輯電路提供開 關(guān)晶體管不足以消除在其它電路塊上的MTCMOS單元的虛擬電源線的電勢 的影響。
圖1A和IB通過示意性電路示了并入MTCMOS技術(shù)的電路塊(下 文中稱為"第一電路塊")和沒有并入MTCMOS技術(shù)的其它電路塊(下文中 稱為"第二電路塊")之間的接連關(guān)系，在并入MTCMOS技術(shù)的電路塊中， 開關(guān)晶體管被提供在V-Vss和Vss線之間。
圖IA和IB中的電路示了并入MTCMOS技術(shù)的第一電路塊CBl。 甚至當使用該半導(dǎo)體集成電路的系統(tǒng)正在運行時，該第一電路塊CB1也不總 是導(dǎo)通(不總是被供電)。而是當沒有被使用時，相同的塊CB1為截止和不 活動的。相同的塊包括邏輯電路單元LCCa、 LCCb和LCCc。邏輯電路單元 LCCa、 LCCb和LCCc在V-Vss和Vdd線之間連接。V-Vss線只在第一電路 塊CB1中提供。電源選通晶體管PGTr (開關(guān)晶體管)提供在V-Vss和Vss 線之間以控制V-Vss和Vss線之間的連接和斷開連接。相同的晶體管PGTr 由如CPU(未示出)的控制部分控制。為了中斷漏電流，相同的晶體管PGTr 具有比組成邏輯電路單元LCCa、 LCCb和LCCc的邏輯晶體管更高的闞值電 壓。
相反，至少當系統(tǒng)正在運行時，第二電路塊CB2 (和控制電路)必須總 是導(dǎo)通(總是被供電)。因此，在相同的塊CB2中，組成第二電路塊CB2的 邏輯電路單元LCC2提供在Vdd和Vss線之間，而沒有電源選通晶體管PGTr的中介。更具體地，在第二電路塊CB2中不提供V-Vss線。邏輯電路單元LCC2 直接連接到Vss線。
Vdd和Vss線連接到提供在半導(dǎo)體集成電路中的電源墊(power pad )(未 示出)。例如，這些線從在裝配期間提供在裝配襯底上的系統(tǒng)電源供電。在此 時，Vdd線連接到源電壓Vdd、和維持在基準電壓Vss (例如，GND電勢) 的Vss線。
圖1A和1B還圖示了分別當?shù)谝浑娐穳KCB1為不活動和重新激活時的電流。
當相同的塊CB1不活動時，漏電流I( leak(漏))流過邏輯電if各單元LCCa、 LCCb和LCCc。如果相同的塊CB1在長的時間段保持不活動，則因為電源選 通晶體管PGTr截止，所以V-Vss線的電勢可以上升接近源電壓Vdd。應(yīng)該注 意到，如果具有高閾值電壓的電源選通晶體管也提供在邏輯電路單元LCCa、 LCCb以及LCCc和Vdd線之間，則漏電流將流過各邏輯電路單元不是完全 不可能，盡管可能與當沒有這種晶體管提供時相比有較小量級。因此，V-Vss 線的電勢將上升接近源電壓Vdd不是完全不可能。
如果在此條件下第一電路塊CB1被重新激活，則如圖1B中所示電源選 通晶體管PGTr導(dǎo)通。這使得在V-Vss線中積聚的電荷經(jīng)由該電源選通晶體管 PGTr被放電，導(dǎo)致沖流(rush current)流入Vss線。該電流將在下文中寫為 或稱為沖流I (rush (沖))。
在應(yīng)用MTCMOS技術(shù)的電源選通設(shè)計中，設(shè)計電源選通晶體管使得沖 流I (rush)將不對其它外圍電路不利影響是關(guān)鍵，當電源選通塊(第一電路 塊CB1);故重新激活時該沖流I (rush)將流動。例如，在圖IB中顯示的示 例中，必須防止最靠近第一電路塊CB1的第二電路塊CB2的邏輯電路單元 LCC2由于基準電壓的變化而故障。
在調(diào)查中，本實施例的申請人不能發(fā)現(xiàn)任何與消除低電平源電壓的變化 對外圍電路的影響有關(guān)的技術(shù)，該低電平源電壓的變化由并入MTCMOS技 術(shù)的電路的重新激活導(dǎo)致，該外圍電路沒有并入MTCMOS技術(shù)。
然而，通常可能通過釆用足夠的時間導(dǎo)通電源選通晶體管PGTr，控制沖 流I (rush)的峰值水平(level)為不對外圍電路的操作有不利影響的水平， 該外圍電路沒有并入MTCMOS技術(shù)。
圖2A是示意性地圖示當電源選通晶體管PGTr被瞬時導(dǎo)通時、沖流I(rush)隨時間的變化。圖2B是示意性地圖示當電源選通晶體管PGTr被緩 慢地導(dǎo)通時、沖流I (rush)隨時間的變化。
控制電源選通晶體管PGTr的導(dǎo)通時間，使得可能導(dǎo)致圖2A中的沖流I (rush)的高峰值水平低于由如圖2B中所示的虛線代表的目標水平。
然而，緩慢地導(dǎo)通電源選通晶體管PGTr花費更多時間。因此，這種控 制技術(shù)不可應(yīng)用于必須快速地重新激活的電路。
根據(jù)本實施例的半導(dǎo)體集成電路在相同半導(dǎo)體襯底上具有第一和第二電
路塊、電源線開關(guān)部分和被適配來控制電源線開關(guān)部分的控制電路。
第一電路塊并入了例如所謂MTCMOS技術(shù)以確保在非活動期間降低的 功耗。更具體地，第一電路塊包括開關(guān)晶體管(電源選通晶體管)，其當電路 塊為非活動時截止，而當電路塊為活動時導(dǎo)通。被適配來提供預(yù)定功能的其 內(nèi)部電路(例如，邏輯電路單元)被連接到保持為低電平源電壓的第一電源 線。
第二電路塊沒有并入MTCMOS技術(shù)，例如因為它必須一直被導(dǎo)通。更 具體地，被適配為提供預(yù)定功能的內(nèi)部電路被連接到保持為低電平源電壓的 第二電源線。
電源線開關(guān)部分連接在第 一和第二電源線之間。
控制電路控制電源線開關(guān)部分，使得第 一和第二電源線在比開關(guān)晶體管 導(dǎo)通更晚的時刻連接到 一起，或在比開關(guān)晶體管導(dǎo)通更長的時間段上逐漸地 連接到一起。
根據(jù)如上所述配置的半導(dǎo)體集成電路，當?shù)谝浑娐穳K為非活動時開關(guān)晶 體管截止。因此，例如由于內(nèi)部電路的漏出(off-leak)電流，在內(nèi)部電^各中 要被保持在低電平源電壓的各節(jié)點和內(nèi)部配線(例如，各虛擬電源線)可以 上升接近高電平源電壓。當?shù)?一 電路塊下一次被激活并且開關(guān)晶體管導(dǎo)通時， 作為電勢上升的結(jié)果積聚在各節(jié)點和內(nèi)部配線內(nèi)的電荷，將經(jīng)由導(dǎo)通的開關(guān) 晶體管被瞬時地放電到第一電源線。這導(dǎo)致第一電源線的電勢瞬時地上升。 如果在第一電源線上提供低阻抗放電路徑，則電勢將只暫時上升，并且峰值 電勢電平將不顯著地上升。然而，如果沒有提供足夠的放電路徑，則峰值電 勢電平將高，并且電勢下降將相對緩慢。不管是否提供足夠的放電路徑，電 勢峰值都出現(xiàn)在第 一電源線中。
在本實施例中，電源線開關(guān)部分被布置在其中出現(xiàn)電勢峰值的第 一電源線和第二電路塊一側(cè)的第二電源線之間。此外，控制電路控制電源線開關(guān)部 分，使得相同的部分在比開關(guān)晶體管導(dǎo)通更晚的時刻導(dǎo)通，或在比開關(guān)晶體 管導(dǎo)通更長的時間段上逐漸地導(dǎo)通。如果使得電源線開關(guān)部分比開關(guān)晶體管更晚導(dǎo)通，則在第 一 電源線的電 勢已經(jīng)足夠降低而不是當該電勢處于其峰值時，第 一 電源線被連接到第二電 源線。另一方面，如果電源線開關(guān)部分導(dǎo)通需要的時間擴展到多于開關(guān)晶體管 導(dǎo)通需要的時間，則電源線開關(guān)部分的連接阻抗(在連接時第一和第二電源 線之間的阻抗)將逐漸地下降。因此，第一電源線的電勢峰值例如經(jīng)由其連 接阻抗相對高的電源線開關(guān)部分被轉(zhuǎn)移到第二電源線，因此削弱該峰值電平。因此，第一電源線的峰值電勢電平完全沒有轉(zhuǎn)移到第二電源線或在已經(jīng) 被削弱后轉(zhuǎn)移到第二電源線。結(jié)果，該電勢峰值將不會不利地影響第二電路 塊的操作。應(yīng)該注意到，當開關(guān)晶體管導(dǎo)通時，第一電路塊被快速地激活。其原因 是當?shù)?一 電路塊被激活時，該相同塊的內(nèi)部電路變?yōu)椴僮鞯摹８鶕?jù)本實施例的半導(dǎo)體集成電路的操作方法是包括第 一和第二電路塊的 半導(dǎo)體集成電路的操作方法。該第一電路塊能夠通過開關(guān)晶體管控制第一電 源線到其內(nèi)部電路的連接，該第一電源線維持低電平源電壓。開關(guān)晶體管當 電路塊為非活動時截止，而當電路塊為活動時導(dǎo)通。第二電路塊具有直接連 接到第二電源線的其內(nèi)部電路，該第二電源線維持低電平源電壓。當?shù)谝浑?路塊被激活時，第 一和第二電源線在比開關(guān)晶體管導(dǎo)通更晚的時刻連接到一 起，或在比開關(guān)晶體管導(dǎo)通更長的時間段上逐漸地連接到一起。


圖1A和1B是用于描述在一個電路塊并入而另一個沒有并入MTCM0S 技術(shù)的兩個電路塊之間、經(jīng)由Vss線的電勢干擾的示意性電路圖；圖2A和2B是比較當電源選通晶體管被瞬時地導(dǎo)通時和當相同的晶體管 以受控制的方式被緩慢地導(dǎo)通時、沖流隨時間的改變的圖；圖3是根據(jù)本實施例的實施例的半導(dǎo)體集成電路的方塊配置圖；圖4A和4B是類似于圖1A和1B中所示的電路圖的、用于描述第一實 施例的操作的電路圖；圖5是根據(jù)第一和第二實施例的流程圖；圖6A是圖示流過電源選通晶體管的沖流隨時間的改變的圖，并且圖6B 是圖示第二電源線的電勢隨時間的改變的圖；圖7是圖示當沒有提供足夠的放電路徑時、第一電源線的電勢隨時間的 改變的圖；圖8A是根據(jù)第二實施例的沖流控制晶體管的配置圖，并且圖8B是阻抗 的改變的示例性圖；以及圖9是圖示第二電源線電勢隨時間的改變的圖，其顯示通過阻抗控制實 現(xiàn)的效果。
具體實施方式
本實施例提供優(yōu)點在于由并入MTCMOS技術(shù)的電路的激活導(dǎo)致的低 電平源電壓的變化，不對沒有并入MTCMOS技術(shù)的外圍電路產(chǎn)生不利影響， 并且該并入MTCMOS技術(shù)的電路能夠被快速地激活。參照各附圖，將以包括一些并入了 MTCMOS技術(shù)而另外的沒有并入 MTCMOS技術(shù)的各電路塊的半導(dǎo)體集成電路(IC)為例，在下面描述本實施 例的優(yōu)選實施例。<<第一實施例》圖3是根據(jù)本實施例的實施例的半導(dǎo)體集成電路的方塊配置圖。在圖3中示意性圖示的半導(dǎo)體集成電^各1具有安排在相同半導(dǎo)體襯底上 的多個電路塊(在此情況下為四塊)。更具體地，四塊(即，兩個第一電路塊CBll和CB12、第二電路塊CB2 和控制電路塊(CONT) 2)被安排在如圖3中所示的相同半導(dǎo)體襯底上。兩 個第一電路塊CB11和CB12并入了 MTCMOS技術(shù)，而第二電路塊CB2沒 有?？刂齐娐穳K(CONT) 2控制第一和第二電路塊。與圖1A和1B中所示的第一電路塊CB1 —樣，第一電路塊CBll和CB12 的每個具有任意數(shù)目的邏輯電路單元LCCa、 LCCb、 LCCc等。此外，第一 電路塊CB11和CB12的每個至少具有V-Vss線作為虛擬電源線。任意數(shù)目的 邏輯電路單元LCCa、 LCCb、 LCCc等連接在V-Vss和Vdd線之間。電源選 通晶體管PGTr連接在用作第一電源線的Vss線和V-Vss線之間。電源選通晶 體管PGTr的數(shù)目不限于每個第一電路塊一個。而是，可以為每個第一電路塊提供多個電源選通晶體管PGTr。電源選通晶體管PGTr的選通電壓由控制電路塊2通過由圖3中的虛線 表示的路徑控制。這允許控制電路塊2相互獨立地控制第一電路塊CBll和 CB12的去激活和重新激活。如圖3中所示，多個電源墊3d和電源墊3s提供在半導(dǎo)體集成電路1的 外圍部分中。電源墊3d供應(yīng)高電平源電壓Vdd。電源墊3s供應(yīng)用作低電平 源電壓的基準電壓Vss。應(yīng)該注意到，除了電源墊外信號I/0墊和其它組件也 提供在半導(dǎo)體集成電路1的外圍部分中。然而，除了電源墊的各組件在圖3 中未顯示。被適配為供應(yīng)低電平源電壓(基準電壓Vss)的電源墊3s優(yōu)選地為第一 電路塊CB11和CB12的每個提供。這旨在提供快速放電路徑，并且其詳細的 描述將在隨后給出。連接到電源墊3d的電源線(Vdd線)具有允許將源電壓Vdd供應(yīng)到第 一電路塊CB11和CB12、第二電路塊CB2和控制電路塊2的配線模式。連 接到電源墊3s的電源線(Vss線)具有允許將基準電壓Vss供應(yīng)到此的配線 模式。在圖3中所示的配線模式的情況下，Vdd和Vss線以如此方式布置以便 圍繞每個電路塊。在這個示例中，Vss線布置為接近于每個電路塊，而Vdd 線布置在Vss線的外側(cè)。然而，Vss和Vdd線可以與上面相反地安排。一個電源線開關(guān)部分提供在并入MTCMOS技術(shù)的電路塊(第一電路塊 CB11或CB12)、和沒有并入MTCMOS技術(shù)的電路塊(第二電路塊CB2或 控制電路塊2 )之間，并且一個在并入MTCMOS技術(shù)各電路塊之間。更具體地，電源線開關(guān)部分SWrccl提供在圍繞第一電路塊CB11布置的 Vdd和Vss線、以及圍繞第二電路塊CB2布置的Vdd和Vss線之間。類似地， 電源線開關(guān)部分SWrcc2提供在圍繞第一電路塊CB11布置的Vdd和Vss線、 以及圍繞控制電3各塊2布置的Vdd和Vss線之間。電源線開關(guān)部分SWrcc3 提供在圍繞第一電路塊CB11布置的Vdd和Vss線、以及圍繞第一電路塊 CB12布置的Vdd和Vss線之間。電源線開關(guān)部分SWrccl、 SWrcc2和SWrcc3的每一個包括兩個子部分， 一個被適配為控制各Vdd線之間的連接，而另 一個被適配為控制各Vss線之 間的連接。每個子部分可以由 一個或多個P或N溝道晶體管組成。如果每個子部分由多個晶體管組成，則P和N溝道晶體管可以并聯(lián)連接 以形成傳輸選通?？商娲兀瑑蓚€或更多相同溝道類型的晶體管可以并聯(lián)連 接以形成多個級。電源線開關(guān)部分SWrccl、SWrcc2和SWrcc3的每個通過實線連接到如圖 3中所示的控制電路塊2，以控制晶體管選通電壓?？刂齐娐穳K2具有對應(yīng)于 "控制電路"的功能性部分。該功能性部分(控制電路)能夠各自獨立地控 制電源線開關(guān)部分SWrccl 、 SWrcc2和SWrcc3。圖4A和4B以其中電源線開關(guān)部分SWrccl的每個子部分包括單個晶體 管的情況為示例，圖示了第一電路塊CBll、第二電路塊CB2和其連接部分。圖4A和4B與圖1A和1B相同，除了提供了電源線開關(guān)部分SWrccl。 相同的組件由相同的參考標號表示，并且共同配置的描述將被省略。電源線開關(guān)部分SWrccl包括沖流控制晶體管RCCTrl和控制晶體管 RCCTr2。沖流控制晶體管RCCTrl控制各Vss線之間的連接?？刂凭w管 RCCTr2控制各Vdd線之間的連接。本示例中的沖流控制晶體管RCCTrl和控制晶體管RCCTr2是NMOS晶 體管，其具有共同的柵極并且由控制電路塊2控制。接下來將參照圖4A和4B以及圖5中的流程圖，描述根據(jù)本實施例的半 導(dǎo)體集成電路1的操作方法(MTCMOS電路塊的激活方法)。在圖5所示的步驟ST1中，第一電路塊CB11(即，MTCMOS電路塊) 是不活動的。因此，電源選通晶體管PGTr截止。此時，如圖4A所示，V-Vss 線從Vss線(第一電源線41)斷開。結(jié)果，根據(jù)邏輯電路單元LCCa、 LCCb 和LCCc的泄漏特性，漏電流I (leak (漏))從用作電源的Vdd線流動。這 導(dǎo)致V-Vss線的電勢上升。如果第一電路塊CB11在長的時間段保持非活動， 則V-Vss線的電勢可以上升接近源電壓Vdd。同樣在步驟ST1中，沖流控制晶體管RCCTrl和控制晶體管RCCTr2都 截止(SWrccl;截止)。因此，在第二電路塊CB2—側(cè)的Vss線(第二電源 線42)從在第一電路塊CB11—側(cè)的Vss線(第一電源線41)電斷開。第 一 電路塊CB11被激活，并且電源選通晶體管PGTr根據(jù)粒制電路塊2 的指令導(dǎo)通(步驟ST2)。然后，控制電路塊2檢查以確定第一電路塊CB11 (即，電源選通電路塊(PGB))是否是活動的(步驟ST3)。當確認第一電 路塊CB11活動時，控制電路塊2導(dǎo)通電源線開關(guān)部分SWrccl (步驟ST4 )。如上所述，在本實施例中，控制電路塊2導(dǎo)通電源選通晶體管PGTr,稍 后導(dǎo)通電源線開關(guān)部分SWrccl。當電源選通晶體管PGTr導(dǎo)通時，如圖4B 中所示，積聚在V-Vss線中的電荷經(jīng)由導(dǎo)通的電源選通晶體管PGTr、第一電 源線41 ( Vss線)和電源墊3s放電為沖流I ( rush )。圖6A圖示流過電源選通晶體管PGTr的電流隨時間的變化。圖6B圖示 第二電源線42的電勢隨時間的變化。如圖6A中所示，例如在時刻Tl電源線開關(guān)部分SWrccl設(shè)置為導(dǎo)通， 時刻Tl從電源選通晶體管PGTr導(dǎo)通時的時刻T0延遲預(yù)定的延遲時間Td。 因此，在沖流I(rush)已經(jīng)被充分地放電后，第一和第二電源線41和42連 接。結(jié)果，沖流I沒有導(dǎo)致第二電源線42的電勢的任何變化。如圖6B中所 示，即使電勢改變，這個改變也將保持足夠小于由虛線表示的、其中第二電 路塊CB2的操作被不利地影響的電平L。另一方面，根據(jù)第一電路塊CB11被激活的速度，電源選通晶體管PGTr 在圖5中所示的步驟ST2中被瞬時地導(dǎo)通。這是激活的開始。因此，第一電 路塊CB11被快速激活。應(yīng)該注意到，如果電源墊3s沒有連接到第一電源線41,則圖6A中顯示 的沖流I (rush)將充電第一電源線41的配線電容。結(jié)果，如圖7中所示第 一電源線41的電勢經(jīng)常在到達峰值一次后相對緩慢地會聚到給定電勢。在此 情況下，只需要增加延遲時間Td,以便當?shù)谝浑娫淳€41的電勢足夠低時在 時刻Tl導(dǎo)通電源線開關(guān)部分SWrccl。這至少確?；跊_流I (rush)的第一 電源線41的峰值電勢將不會轉(zhuǎn)移到第二電源線42,有效地防止了第二電路 塊CB2的故障。應(yīng)該注意到，即使如上所述電源線開關(guān)部分SWrccl隨后導(dǎo)通，當電源 選通晶體管PGTr導(dǎo)通時開始第一電路塊CB11的激活的事實也保持不變。應(yīng) 該注意到，如果沒有提供足夠的放電路徑，則在V-Vss線的電勢下降之前可 能存在輕微延遲。因此，控制電路塊2可能需要更多時間以確定第一電路塊 CB11在步驟ST3中是否是活動的。然而，第一電路塊CBll能夠比電源選通 晶體管PGTr逐漸打開充分更快地被激活。在第一電路塊CB11被重新激活之前，控制電路塊2應(yīng)該首先關(guān)閉在穩(wěn) 定狀態(tài)下導(dǎo)通的電源線開關(guān)部分SWrccl,然后從步驟ST1開始執(zhí)行圖5中所 示的處理。此外，在重新激活期間的上述操作和控制在兩個其他情況下執(zhí)行。這些情況是當使用電源線開關(guān)部分SWrccl、以保持控制電路塊2的操作不受第一 電路塊CB12的重新激活的影響時，以及當以不對其它塊產(chǎn)生不利影響的方 式、重新激活提供在電源線開關(guān)部分SWrcc3 —側(cè)的兩個第一電路塊CB11和 CB12之一時。<<第二實施例〉>本實施例說明了重新激活方法的另外的示例、以及因此適于其的電源線 開關(guān)部分的配置示例。因此，第一實施例的各配置、流程圖和描述(即，圖 3中的整體配置、圖4A和4B中除了電源線開關(guān)部分外的各組件、圖5中的 流程圖以及其描述)將是可適用的。圖8A圖示了電源線開關(guān)部分的部分(沖流控制晶體管RCCTrl )的配置。 圖8B示意性地圖示了沖流控制晶體管RCCTrl的阻抗的改變。如圖8A所示，根據(jù)本實施例的沖流控制晶體管RCCTrl (對應(yīng)于圖3中 的電源線開關(guān)部分SWrccl、 SWrcc2、 SWrcc3的Vss線連接部分)具有N片 (N > 2 )晶體管(在本示例中的NMOS晶體管TR1到TRn),其并聯(lián)連接在 MTCMOS電路塊一側(cè)的第一電源線41、和沒有并入MTCMOS技術(shù)的電路塊 一側(cè)的第二電源線42之間。多個NMOS晶體管TR1到TRn的柵極能夠由控 制電路塊2相互獨立地控制。上述沖流控制晶體管RCCTrl能夠纟皮表示為可變電阻元件，其隨時間改 變第 一和第二電源線41和42的各端子之間的阻抗Z(原始電阻)。更具體地， 控制電路塊2通過減小沖流控制晶體管RCCTrl中的N片NMOS晶體管TR1 到TRn的總的導(dǎo)通電阻，順序減小阻抗Z。為了減小總的導(dǎo)通電阻，控制電 路塊2順序增加NMOS晶體管TR1到TRn中要被導(dǎo)通的晶體管的數(shù)目。應(yīng)該注意到，NMOS晶體管TR1到TRn可以被形成為具有不同的柵極 寬度，使得阻抗Z能夠通過其組合來改變。在此情況下，與其中各晶體管具 有相同柵極寬度的情況相比，阻抗能夠用更少數(shù)目的晶體管以各種方式改變。 另一方面，阻抗可以與電源選通晶體管PGTr的導(dǎo)通同時地開始改變，或在電 源選通晶體管PGTr的導(dǎo)通稍后開始改變。結(jié)果，與流過第一電源線41 (虛線)的沖流I (rush)的峰值永平相比， 流進第二電源線42 (實線)的電流的峰值水平減小，有效地防止了沒有并入 MTCMOS技術(shù)的電路塊的故障。根據(jù)上述第一和第二實施例，電源線開關(guān)部分SWrccl、 SWrcc2、 SWrcc3 各自提供在半導(dǎo)體集成電路1中必須的電路塊之間。相同的部分SWrccl、 SWrcc2、 SWrcc3每個包括連接在第一和第二電源線41和42之間的沖流控制 晶體管RCCTrl。這消除了緩慢地導(dǎo)通電源選通晶體管PGTr的需要。此外， 即使具有低導(dǎo)通電阻的電源選通晶體管PGTr瞬時打開，沖流I (rush)的影 響也將不會轉(zhuǎn)移到第二電源線42。并且即使任何影響被轉(zhuǎn)移，這種影響也將 被抑制為其中沒有并入MTCMOS技術(shù)的電路塊的操作將不會被不利地影響 的水平。因此，本實施例通過快速導(dǎo)通電源選通晶體管PGTr,允許并入MTCMOS 技術(shù)的電路塊在短時間段中的激活，同時防止由于經(jīng)由Vss線的電勢干擾而 造成的沒有并入MTCMOS技術(shù)的電路塊的故障。本領(lǐng)域的技術(shù)人員應(yīng)該理解，取決于設(shè)計需要和其它因素，可以出現(xiàn)各 種修改、組合、子組合和更替，只要它們在權(quán)利要求及其等價物的范圍內(nèi)。相關(guān)申請的交叉引用本發(fā)明包含涉及于2007年5月11日向日本專利局提交的日本專利申請 JP 2007-126865的主題，在此通過引用合并其全部內(nèi)容。
權(quán)利要求
1. 一種半導(dǎo)體集成電路，在相同的半導(dǎo)體襯底上包括第一電路塊，包括開關(guān)晶體管，該開關(guān)晶體管在所述第一電路塊為非活動時截止，而在所述第一電路塊為活動時導(dǎo)通，所述第一電路塊包括被適配為提供各預(yù)定功能的內(nèi)部電路，所述內(nèi)部電路連接到維持為低電平源電壓的第一電源線；第二電路塊，包括被適配為提供各預(yù)定功能的內(nèi)部電路，所述內(nèi)部電路連接到維持為低電平源電壓的第二電源線；電源線開關(guān)部分，連接在第一和第二電源線之間；以及控制電路，被適配為控制所述電源線開關(guān)部分，使得所述第一和第二電源線在比所述開關(guān)晶體管導(dǎo)通更晚的時刻連接到一起，或在比所述開關(guān)晶體管導(dǎo)通更長的時間段上逐漸地連接到一起。
2. 如權(quán)利要求1所述的半導(dǎo)體集成電路，其中所述第 一電源線包括被適配為連接所述第一電源線到外部電源的電源塾。
3. 如權(quán)利要求1所述的半導(dǎo)體集成電路，其中所述電源線開關(guān)部分包括在所述第 一和第二電源線之間并聯(lián)連接的多個 晶體管，并且當所述開關(guān)晶體管導(dǎo)通時或從稍后的時刻開始，所述控制電路以步進的 方式增加所述多個晶體管中要被導(dǎo)通的晶體管的數(shù)目。
4. 如權(quán)利要求1所述的半導(dǎo)體集成電路，其中 所述控制電路在激活所述第一電路塊前關(guān)閉所述電源線開關(guān)部分。
5. 如權(quán)利要求1所述的半導(dǎo)體集成電路，其中 提供包括相互鄰近的兩個第一電路塊的多個所述第一電路塊， 被適配為連接或斷開所述第一電源線的所述電源線開關(guān)部分，提供在所述相互鄰近的兩個第 一電路塊的所述第 一電源線之間，并且所述控制電路控制所述電源線開關(guān)部分，使得所述第一電源線在比要被 激活的第 一 電路塊中的開關(guān)晶體管導(dǎo)通更晚的時刻連接到 一起，或在更長的時間段上逐漸地連接到 一起。
6. —種半導(dǎo)體集成電路的操作方法，所述半導(dǎo)體集成電路包括:第一電路塊，其內(nèi)部電路到維持在低電平源電壓的第一電源線的連接能 夠由開關(guān)晶體管控制，所述開關(guān)晶體管在所述第一電路塊為非活動時截止，而在所述第一電路塊為活動時導(dǎo)通；以及第二電路塊，其內(nèi)部電路直接連接到維持在低電平源電壓的第二電源線，其中當所述第一電路塊為活動時，所述第一和第二電源線在比所述開關(guān)晶體 管導(dǎo)通更晚的時刻連接到一起，或在更長的時間段上逐漸地連接到一起。
全文摘要
一種在相同襯底上的半導(dǎo)體集成電路及其操作方法，包括第一電路塊，該第一電路塊包括開關(guān)晶體管，該開關(guān)晶體管在所述第一電路塊為非活動時截止，而在所述第一電路塊為活動時導(dǎo)通，所述第一電路塊包括被適配為提供各預(yù)定功能的內(nèi)部電路，所述內(nèi)部電路連接到維持為低電平源電壓的第一電源線；第二電路塊，包括被適配為提供各預(yù)定功能的內(nèi)部電路，所述內(nèi)部電路連接到維持為低電平源電壓的第二電源線；電源線開關(guān)部分，連接在第一和第二電源線之間；以及控制電路，被適配為控制所述電源線開關(guān)部分，使得所述第一和第二電源線在比所述開關(guān)晶體管導(dǎo)通更晚的時刻連接到一起，或在比所述開關(guān)晶體管導(dǎo)通更長的時間段上逐漸地連接到一起。
文檔編號H03K19/003GK101304250SQ20081009705
公開日2008年11月12日 申請日期2008年5月12日 優(yōu)先權(quán)日2007年5月11日
發(fā)明者加茂篤司, 宇津喜真 申請人:索尼株式會社